KR20030019852A - 반도체장치의 제조방법 - Google Patents

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KR20030019852A
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groove
cavity
resin
semiconductor device
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KR1020020042839A
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하야시다테츠야
카사이노리히코
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가부시키가이샤 히타치세이사쿠쇼
히타치 홋카이 세미콘덕터 가부시키가이샤
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Abstract

MAP방식 반도체장치의 제조상의 코스트 저감.
주면에 반도체칩을 소정 간격으로 매트릭스 모양으로 탑재한 기판을 성형금형의 하금형과 상금형과의 사이에 끼워 몰드 클램핑하여, 상기 기판의 주면측에 형성되는 캐비티 내에 게이트에서 절연성의 수지를 주입함과 동시에, 캐비티 내의 공기를 에어밴트에서 추출하여 상기 각 반도체칩을 덮는 일괄밀봉체를 형성하고, 그후 기판의 이면에 범프전극을 형성하며, 이어서 상기 일괄밀봉체와 기판을 종횡으로 절단하여 복수의 반도체장치를 제조하는 반도체장치의 제조방법으로서, 에어밴트는 기판에 설치된 홈으로 형성한다. 홈은 기판에 고정된 반도체칩의 각 칩열영역의 연장상에 각각 설치하며, 각 칩열간영역의 연장상에는 설치하지 않는다. 홈 폭은 반도체칩의 폭보다도 짧게 되어 있다.

Description

반도체장치의 제조방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 주면에 종횡으로 복수의 반도체칩(반도체 소자)을 정렬배치 탑재한 기판의 주면측을 절연성의 수지로 일괄밀봉(Block Molding)하여 밀봉체(패키지)로 덮어, 그후 상호 중첩하는 기판 및 밀봉체를 종횡으로 분할하여 복수의 반도체장치를 제조하는 기술(MAP : Matrix Array Packaging method)에 적용하는 유용한 기술에 관한 것이다.
다기능·고밀도화에 적응하는 반도체장치의 패키지 형태로서, BGA(Ball Grid Array)나 CSP(Chip Saiz Package) 등이 알려져 있다. 이들 BGA나 CSP 등의 제조에서의 일수법으로서, 배선기판을 준비한 후, 배선기판의 주면의 소정 개소에 반도체칩(반도체소자)를 탑재함과 동시에, 이 반도체칩의 전극과 배선기판의 주면의 배선을 도전성의 와이어로 접속하고, 그후 배선기판의 주면측을 절연성의 밀봉수지로 덮으며, 또한 배선기판의 이면에 각 배선에 접속되는 돌기전극(범프전극)을 설치하여 반도체장치를 제조하는 방법이 알려져 있다.
또, 반도체장치의 제조 코스트의 저감을 목적으로서, 제품형성영역이 종횡으로 격자모양으로 설치되는 매트릭스 모양의 배선기판을 이용하며, 이 매트릭스 배선기판의 각 제품형성영역에 소정의 반도체칩을 탑재하고, 그후 반도체칩의 전극과 배선기판의 주면의 배선을 도전성의 와이어로 접속하며, 이어서 매트릭스 배선기판의 주면측 전체를 절연성의 밀봉수지로 덮고(일괄밀봉방식 : Block Molding), 또한배선기판의 이면에 각 배선에 접속되는 돌기전극(범프전극)을 설치하며, 그후 매트릭스 배선기판과 밀봉수지에 의한 일괄밀봉체를 종횡으로 절단하여 복수의 반도체장치를 제조하는 방법(MAP방식)이 채용되고 있다.
일괄밀봉방식을 포함한 일반적인 트랜스퍼 몰딩에서는, 수지가 주입되는 캐비티나, 이 캐비티에 연통하는 게이트나 에어밴트는 성형금형에 의해 형성된다.
일괄밀봉방식에서, 에어밴트가 일렬로 줄지어 있는 반도체칩 열의 연장상에 대응하여 설치되어 있지 않은 경우, 캐비티 내를 흐르는 수지(레진)의 흐름이 미묘하게 변화하여, 수지흐름에 접하지 않게 되는 반도체칩 테두리에 기포(보이드)가 잔류하거나, 수지의 미충전이 발생하기 쉽다는 것을 본 발명자는 확인하였다.
도22 내지 도24는 본 발명에 앞서 검토한 일괄밀봉방식에 관한 모식도이다. 도22에 나타내는 바와 같이, 주면(도면에서는 상면)에 반도체칩(10)을 정렬배치 탑재한 기판(20)은, 성형금형(30)의 하금형(30B)과 상금형(30A)과의 사이에 협지(몰드 클램핑)됨으로써, 캐비티(31) 및 이 캐비티(31)에 연통하는 게이트(32) 그리고 에어밴트(37)가 형성된다. 즉, 일반적으로 상금형(30A) 및/또는 하금형(30B)의 맞닺는 면(파팅면)에는 캐비티(31) 및 게이트(32) 그리고 에어밴트(37)를 형성하기 위한 오목부가 형성되어 있다.
MAP방식에서는, 기판(20)의 주면측에는 기판(20)의 주면에 고정된 모든 반도체칩(10)을 포함하는 몰드공간(캐비티)을 형성하게 된다. 그리고, 이 캐비티(31)의 일측에는 녹은 수지(레진)(8)를 캐비티(31) 내로 안내하는 유로로서의 게이트(32)가 줄지어 복수개 형성됨과 동시에, 게이트(32)와는 반대측이 되는 캐비티(31)의 다른 일측(타측)에는 캐비티(31) 내로 유입한 수지(8)에 의해 압출되는 공기(9)를 캐비티(31)의 밖으로 안내하는 유로로서의 에어밴트(37)가 줄지어 복수개 설치되어 있다.
도23 및 도24는, 기판(20)에 대해 형성되는 캐비티(31), 게이트(32) 및 에어밴트(37)와, 기판(20)의 주면에 탑재된 반도체칩(10)과의 배치관계를 나타내는 모식도이다. 도22, 도23 및 도24에 있어서는, 기판(20)과 이 기판(20)에 배치되는 반도체칩(10)과 배치관계를 나타내는 것이며, 반도체칩(10)의 전극과 기판(20)의 배선을 전기적으로 접속하는 와이어는 생략되어 있다.
도23은 기포발생이나 미충전발생을 억제할 수 있는 반도체칩 배열과 에어밴트와의 위치관계를 나타내는 것이다. 도23에는, 방형모양의 기판(20)의 장변 및 단변에 따라 반도체칩(10)이 격자모양으로 배열배치 탑재되어 있다. 동 도면에서는 3행4열로 합계 12개의 반도체칩(10)이 배치된 예를 나타낸다. 즉, 캐비티(31)의 일측에 설치된 게이트(32)에서, 게이트(32)와 반대위치가 되는 캐비티(31)의 타측에 설치된 에어밴트(37)를 잇는 열방향에는 3개의 반도체칩(10)이 배치되어 있다.
그리고, 각 반도체칩 열에 대응하여 에어밴트(37)가 배치되어 있다. 각 반도체칩 열사이의 영역(칩열간영역)은, 수지의 유로가 되는 공간이 넓고, 수지의 흐름을 방해하는 요철이 존재하지 않으므로, 칩열간영역을 흐르는 수지의 유속은 칩열영역(각 반도체칩이 배치되는 영역과, 상기 수지가 주입되는 방향에 따라 배열되는 칩열에서의 각 칩간의 영역을 맞춘 영역)보다도 빠르게 되며, 그만큼 에어밴트(37)가 줄지어 있는 기판(20)의 종단에 빠르게 도달한다. 그래서, 에어밴트(37)를 칩열간영역의 연장상에서 벗어나, 각 칩열영역의 연장상에 대응시켜 배치한다.
도24는 도23에 나타내는 성형금형(30)에 반도체칩의 배열이 다른 기판(20)을 몰드 클램핑한 모식도이다. 이 예의 기판(20)은, 그 주면에 7열4행으로 반도체칩(10)을 정렬배치 탑재한 것이다. 에어밴트(37)는 성형금형(30)에 의해 형성되므로, 에어밴트(37)의 위치는 각 칩열영역의 연장상에 대응한 것은 아니며, 칩열간영역의 연장상에 배치되는 에어밴트는 칩열간영역을 지나 캐비티의 종단에 수지가 도달한 시점에서, 수지에 의해 막혀 기능하지 않게 되며, 또, 칩열간영역의 연장상에 에어밴트가 없는 부분에서는, 인접하는 칩열간영역을 지나는 수지가 캐비티의 종단에 도달한 시점에서 남겨진 공기를 휘감아서 기포를 발생한다.
이와 같은 문제를 해결하기 위해, 이와 같이 칩열에 대응하도록 에어밴트를 형성하기 위해서는, 성형금형을 각 기판에 대응시켜 준비할 필요가 있으며, 몰드 코스트가 높게 되어, MAP방식에서 제조한 반도체장치의 코스트를 인상하게 된다.
본 발명의 목적은, 몰드 코스트를 저감할 수 있는 MAP방식의 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 반도체장치의 제조 코스트의 저감을 도모할 수 있는 MAP방식의 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면에서 명백하게 될 것이다.
도1은 본 발명의 일실시형태(실시형태 1)인 반도체장치의 제조방법에서의 절연성 수지에 의한 일괄밀봉상태를 나타내는 모식적 단면도,
도2는 상기 일괄밀봉상태시의 기판 주면의 반도체칩의 배치관계와, 칩열과 에어밴트와 게이트의 배치관계를 나타내는 모식도,
도3은 상기 일괄밀봉상태시의 다른 기판에서의 반도체칩의 배치관계와, 칩열과 에어밴트와 게이트의 배치관계를 나타내는 모식도,
도4는 본 실시형태 1의 반도체장치의 제조방법에서 이용하는 기판에서의 에어밴트 형성용의 각종 구조의 홈을 나타내는 모식적 단면도,
도5는 본 실시형태 1의 반도체장치의 제조방법에서 이용하는 기판에서의 에어밴트 형성용의 홈의 다른 배치예를 나타내는 모식적 평면도,
도6은 본 실시형태 1인 반도체장치의 개략 구성을 나타내는 모식적 평면도 및 모식적 단면도,
도7은 도6(B)의 일부를 확대한 모식적 단면도,
도8은 본 실시형태의 반도체장치의 제조에 이용하는 기판의 모식적 평면도,
도9는 도8의 일부를 확대한 모식적 평면도,
도10은 도9의 b-b선에 따른 모식적 단면도,
도11은 주면에 반도체칩을 고정한 상기 기판의 일부를 나타내는 모식적 단면도,
도12는 상기 반도체칩의 전극패드와 기판의 접속부를 와이어로 접속한 상기 기판의 일부를 나타내는 모식적 단면도,
도13은 일괄밀봉용의 성형금형에 몰드 클램핑된 기판을 나타내는 모식적 단면도,
도14는 상기 성형금형의 상금형의 개략 구성을 나타내는 모식적 평면도,
도15는 상기 성형금형의 하금형의 개략 구성을 나타내는 모식적 평면도,
도16은 상기 성형금형의 몰드 클램핑 상태를 나타내는 모식적 단면도,
도17은 주면측에 수지밀봉체를 형성한 상기 기판의 모식적 단면도,
도18은 이면에 돌기모양전극을 형성한 상기 기판의 모식적 단면도,
도19는 다이싱 시트에 붙인 상기 수지밀봉체 및 상기 기판을 분할한 상태를 나타내는 모식적 단면도,
도20은 본 발명의 다른 실시형태(실시형태 2)인 반도체장치의 제조방법에 의해 제조된 반도체장치를 나타내는 모식적 단면도,
도21은 본 발명의 다른 실시형태(실시형태 3)인 반도체장치의 제조방법에 의해 제조된 반도체장치를 나타내는 모식적 단면도,
도22는 본 발명에 앞서 검토한 반도체장치의 제조방법에서의 절연성 수지에 의한 일괄밀봉상태를 나타내는 모식적 단면도,
도23은 본 발명에 앞서 검토한 상기 일괄밀봉상태시의 기판 주면의 반도체칩의 배치관계와, 칩열과 에어밴트와 게이트의 양호한 배치관계를 나타내는 모식도,
도24는 본 발명에 앞서 검토한 상기 일괄밀봉상태시의 다른 기판에서의 반도체칩의 배치관계와, 칩열과 에어밴트와 게이트의 바람직하지 않은 배치관계를 나타내는 모식도,
도25는 도2의 B-B'선에 따른 단면도,
도26은 본 발명의 다른 실시형태에서의 일괄밀봉상태시의 기판 주면의 반도체칩의 배치관계와, 칩열과 에어밴트와 게이트의 배치관계를 나타내는 모식도,
도27은 도26의 D-D'선에 따른 단면도,
도28은 본 발명의 다른 실시형태에서의 일괄밀봉상태시의 기판 주면의 반도체칩의 배치관계와, 칩열과 에어밴트와 게이트의 배치관계를 나타내는 모식도,
도29는 도28의 E-E'선에 따른 단면도이다.
(부호의 설명)
1A,1B,1C반도체장치
2기판(배선기판)
2X일주면
2Y다른주면(이면)
3접속부(랜드)
4수지막
5전극패드(랜드)
6수지막
7홈
8수지(레진)
9공기
10반도체칩
10X일주면
11전극패드(본딩패드)
12접착층
13와이어(본딩와이어)
14수지밀봉체
15돌기모양전극
17절연층
18도체층
20기판(배선기판)
20a모재
22제품형성영역
23칩 탑재영역
24B보이드
25다이싱 시트(dicing sheet)
30성형금형
30A상금형
30B하금형
30AP평탄면
31캐비티(밀봉영역)
32게이트
33서브런너
34메인런너
35컬(cull)
36연결런너
37에어밴트
38포트(pot)
39기판탑재영역
40반도체칩
41전극패드
42접착층
50반도체칩
50X주면
51전극패드
52수지(언더필수지)
53돌기모양전극
55,56반도체칩
본원에서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다.
(1) 제품형성영역이 정렬배치되어, 상기 제품형성영역의 주면 및 반대면이 되는 이면에 각각 소정 패턴의 배선을 가지며, 상기 주면 및 이면의 배선은 상기 주면에서 상기 이면에 걸쳐 관통하는 도체에 의해 전기적으로 연결되는 구조가 되는 기판을 준비하는 공정과,
상기 기판의 주면의 각 제품형성영역에 반도체칩을 각각 고정하는 공정과,
상기 반도체칩의 상면의 전극과 상기 기판의 주면의 배선을 도전성의 접속수단으로 전기적으로 접속하는 공정과,
상기 기판을 트랜스퍼 몰딩장치의 성형금형의 하금형과 상금형과의 사이에 끼워 몰드 클램핑하여, 상기 기판의 주면측에 형성되는 캐비티와, 이 캐비티에 연통하는 게이트 및 에어밴트를 형성하고, 그후 상기 캐비티 내에 상기 게이트에서 녹은 절연성의 수지를 주입함과 동시에 상기 캐비티 내의 공기를 상기 에어밴트에서 상기 캐비티 밖으로 압출하여 상기 기판의 주면측에 상기 각 반도체칩 및 상기 각 접속수단을 덮는 단일의 수지로 형성되는 일괄밀봉체를 형성하는 공정과,
상기 기판의 이면의 배선부분에 돌기전극을 형성하는 공정과,
서로 중첩되는 상기 기판 및 상기 일괄밀봉체를 소정 개소에서 종횡으로 분할하여 복수의 반도체장치를 형성하는 공정을 가지는 반도체장치의 제조방법으로서,
상기 기판의 주연(周緣)부분에 상기 기판 테두리에 도달하는 홈을 부분적으로 설치하여 두고, 상기 성형금형의 하금형과 상금형에 상기 기판을 끼워 몰드 클램핑했을때 상기 홈이 상기 에어밴트를 형성하도록 하는 것을 특징으로 한다.
상기 기판의 배선은 상기 반도체장치를 제조하기 위한 제품형성영역을 복수개 가지며, 이들 제품형성영역은 정렬배치되어 있다. 상기 홈은 상기 제품형성영역에 고정된 반도체칩의 각 칩열영역의 연장상에 각각 설치하며, 각 칩열간영역의 연장상에는 설치하지 않는다. 상기 홈은 상기 기판을 구성하는 모재의 표면에 설치하는 물질을 선택적으로 설치하고, 설치하지 않는 영역과 그 양측에 설치하는 부분으로 상기 홈을 형성한다. 상기 홈의 폭은 반도체칩의 폭보다도 작고(예컨대, 홈의 폭은 반도체칩의 폭의 대략 절반), 또한 홈의 깊이는 50㎛ 전후이다. 상기 홈의 내단(內端)은 상기 캐비티의 테두리에서 100㎛에서 1㎜ 정도 캐비티 내에 위치하고 있다. 상기 밀봉용 수지에 포함되는 필러(filler)의 최대 입경(粒徑)은 상기 에어밴트의 높이보다도 크다.
상기 (1)의 수단에 의하면, (a) 에어밴트는 기판에 설치한 홈으로 형성할 수 있다. 따라서, 에어밴트를 성형금형으로 설치할 필요가 없으며, 성형금형의 범용화(공통화)를 도모할 수 있다. 이 결과, 반도체장치의 제조 코스트의 저감을 달성할 수 있다.
(b) 기판에서의 칩배열에 대응하여 홈을 설치할 수 있음과 동시에, 이 홈은 제품형성영역에 고정된 반도체칩의 각 칩열영역의 연장상에 각각 설치하며, 각 칩열간영역의 연장상에는 설치하지 않는 구조로 할 수 있으므로, 캐비티 내에서의 수지의 흐름을 적정(適正)하게 하는 것이 가능하게 되며, 기포의 발생이나 수지의 미충전이 발생하기 어렵게 된다. 따라서, 품질이 높은 밀봉체 형성이 가능하게 되며, 반도체장치의 제조 코스트의 저감을 달성할 수 있다.
(c) 상기 홈은 상기 기판을 구성하는 모재의 표면에 설치하는 물질을 선택적으로 설치하고, 설치하지 않는 영역과 그 양측의 설치하는 부분으로 형성하므로, 정확 또 용이하게 형성할 수 있을 뿐만 아니라, 기판 코스트도 낮게 억제할 수 있다.
(d) 상기 밀봉용 수지에 포함되는 필러의 최대 입경은 상기 에어밴트의 높이보다도 크게 되므로, 기포를 포함하는 수지를 확실하게 캐비티의 밖으로 안내할 수 있음과 동시에, 필요이상으로 수지가 에어밴드에서 유출하지 않도록 할 수 있으며, 수지의 소비의 낭비를 해소할 수 있음과 동시에, 트랜스퍼 몰딩공정에서의 수지의 주입압력을 높여, 수지중에 미충전부나 큰 기포가 발생하는 것을 막을 수 있다.
이하, 도면을 참조하여 본 발명의 실시형태를 상세하게 설명한다. 또한, 발명의 실시형태를 설명하기 위한 전도면에 있어서, 동일기능을 가지는 것은 동일부호를 붙여, 그 반복의 설명은 생략한다.
(실시형태 1)
도1 내지 도19는 본 발명의 일실형태(실시형태 1)인 MAP방식의 반도체장치의 제조방법에 관한 도면이다. 또, 도1 내지 도5는 본 발명을 모식적으로 나타내는 도면이다.
도1은 본 실시형태 1의 반도체장치의 제조방법에서의 일괄밀봉상태를 나타내는 모식도이며, 도2의 A-A'선에 따른 단면도이다. 즉, 도1은 도22에 대응하는 도면이며, 성형금형(30)의 하금형(30B)과 상금형(30A)과의 사이에 기판(20)이 몰드 클램핑된 도면이다. 기판(20)의 주면(도면에서는 상면)에는 복수의 반도체칩(10)이 격자모양으로 종횡으로 정렬배치 탑재되어 있다. 도1 내지 도3 및 도5는 도22내지 도24와 마찬가지로 기판(20)과 이 기판(20)에 배치되는 반도체칩(10)과의 배치관계를 과장적으로 나타내는 것이며, 반도체칩(10)의 전극과 기판(20)의 배선을 전기적으로 접속하는 도전성의 와이어(예컨대, 금선)은 생략되어 있다.
본 실시형태 1에서는, 성형금형(30)에 의해 캐비티(31)와, 이 캐비티(31)에 연통하는 게이트(32)를 형성하지만, 캐비티(31)에 연통하는 에어밴트(37)는 기판(20)의 주면에 설치된 홈(7)을 주로 하여 형성된다. 즉, 에어밴트(37)는 기판(20)의 주면에 설치한 홈(7)과, 이 홈(7)을 막는 상금형(30A)의 평탄한 파팅(parting)면에 의해 형성된다.
상금형(30A)의 하금형(30B)과 대면하는 파팅(사이에 끼우는 면)면은, 게이트(32)를 구성하는 홈이 복수개 설치되는 다른 동일평면상에 위치하는 면(평탄면)이 되며, 그 동일 평면상에 위치하는 평탄면(30AP)이 몰드 클램핑시 기판(20)의 주면에 접촉하는 구조로 되어 있다. 따라서, 상기 평탄면(30AP)은 상기 홈(7)을 막지않고 덮듯이 위치하므로 홈(7)과의 사이에 에어밴트(37)를 형성하게 된다. 이것에 의해, 확실하게 게이트(32) 및 에어밴트(37)가 형성된다.
또, 홈(7)의 내단은 캐비티(31)의 테두리보다도 캐비티 내에 위치하고 있다. 예컨대, 홈(7)의 내단은 캐비티(31)의 테두리에서 100㎛에서 1㎜ 정도 캐비티 내에 위치하고 있다. 이것에 의해, 확실하게 에어밴트(37)가 형성된다.
홈(7)은 캐비티(31)를 사이에 두고 게이트(32)와 반대가 되는 측에 설치되어 있다. 이것에 의해, 게이트(32)에서 수지(8)를 주입한 경우에, 수지의 충전이 가장 늦은 부분에 에어밴트(37)를 설치하는 것이 가능하게 된다.
도2는 일괄밀봉상태의 기판 주면의 반도체칩의 배치관계와, 칩열과 에어밴트와 게이트의 배치관계를 나타내는 모식도이다. 도2에는, 방형모양의 기판(20)의 장변 및 단변에 따라 반도체칩(10)이 격자모양으로 정렬배치 탑재되어 있다. 동 도면에서는 4행7열로 합계 28개의 반도체칩(10)이 기판(20)의 주면에 배치된 예를 나타낸다.
이 구성에서는, 캐비티(31)의 일측에 설치된 게이트(32)에서, 게이트(32)와 반대위치가 되는 캐비티(31)의 다른 일측(타측)에 설치된 에어밴트(37)를 잇는 열방향에는 4개의 반도체칩(10)이 배치되게 된다.
기판(20)은 도시는 하지 않지만, 주면 및 그 반대면이 되는 이면에 각각 소정 패턴의 배선을 가지며, 상기 주면 및 이면의 배선은 상기 주면에서 상기 이면에 걸쳐 관통하는 도체에 의해 전기적으로 연결하는 배선기판구조로 되어 있다. 또, 상기 소정 패턴의 배선은 반도체장치를 제조하기 위한 제품형성영역을 복수 가지고 있다. 제품형성영역은 격자모양으로 종횡으로 정렬 형성되어 있다. 기판(20)은 도2에 나타내는 바와 같이, 사각형 모양으로 되어 있음과 동시에 도시하지 않는 제품형성영역도 사각형 모양으로 되어 있다. 그리고, 제품형성영역의 일변은 기판(20)의 일변과 평행하게 되어 있다.
반도체칩(10)은, 특히 한정되지 않지만 제품형성영역의 중앙에 탑재된다. 그리고, 도시는 하지 않지만 반도체칩(10)의 전극과 반도체칩(10)의 주위에 배치되는 배선은 도전성의 와이어(금선)로 접속된다.
홈(7)은 제품형성영역에 고정된 반도체칩(10)의 각 칩열영역의 연장상에 각각 설치되어 있다. 이것에 의해, 트랜스퍼 몰딩시 각 반도체칩 열에 대응하여 에어밴트(37)가 배치되게 된다.
성형금형의 몰드 클램핑 상태에서는, 각 반도체칩 열사이의 영역(칩열간영역)은 도25에 기재되어 있는 바와 같이 수지의 유로가 되는 공간의 높이도 높고, 또 수지의 흐름을 방해하는 요철이 존재하지 않으므로, 칩열간영역을 흐르는 수지의 유속은 칩열영역보다도 빠르게 되어, 그만큼 에어밴트(37)가 줄지어 있는 기판(20)의 종단(이 예에서는 장변)에 빠르게 도달한다. 그래서, 에어밴트(37)(홈(7))를 칩열간영역(c)의 연장상에서 벗어나, 각 칩열의 연장상에 대응시켜 배치함으로써, 칩열간영역(c)의 공기의 배기저항을 크게 하여, 칩열간영역(c)을 흐르는 수지(8)와 칩열영역을 흐르는 수지(8)의 유속의 차를 작게 할 수 있다. 상술하면, 칩열영역의 중심선(f)의 연장선상에 홈(7)의 중심선(g)이 일치하도록 홈(7)이 배치되어 있다(도2 참조).
또, 도2에 나타내는 바와 같이, 홈(7)의 폭(b)은 반도체칩(10)의 폭(a)보다도 작게 되어 있다. 예컨대, 홈(7)의 폭은 반도체칩(10) 폭의 대략 절반이다. 밀봉용 수지는 예컨대 열경화성의 에폭시 수지를 이용한다. 이 밀봉용 수지에 포함되는 필러의 최대 입경은 에어밴트(37)의 높이보다도 크게 되며, 필요이상으로 에어밴트(37)에서 수지가 유출하지 않도록 밀봉용 수지의 낭비를 없애도록 배려되어 있음과 동시에, 트랜스퍼 몰딩공정에서의 수지(8)의 주입압력을 높여, 수지중에 미충전부나 큰 기포가 발생하는 것을 막을 수 있다. 따라서, 예컨대, 홈(7)의 깊이는 50㎛ 전후이다.
게이트(32)는 도2에 나타내는 바와 같이, 다수 조밀하게 줄지어 배치되며, 캐비티(31)의 폭 전영역에 균일하게 수지(8)가 공급되도록 되어 있다. 즉, 게이트(32)의 배열피치는 반도체칩(10)의 배열피치보다도 작게 되어 있다.
본 실시형태 1에 의하면, 기판(20)의 크기가 소정치수 범위에 있는 경우, 동일의 성형금형(30)을 사용하여 각각의 기판(20)에 대해서 일괄밀봉이 가능하다. 도2 및 도3에 나타내는 기판(20)은, 예컨대 외형치수가 같다. 도2에 나타내는 기판(20)은 4행7열로 합계 28개의 반도체칩(10)이 배치된 협피치 배열품이며, 도3에 나타내는 기판(20)은 3행4열로 합계 12개의 반도체칩(10)이 배치된 광피치 배열품이다.
캐비티(31)나 게이트(32)는 성형금형(30)에 의해 형성되지만, 에어밴트(37)는 주로 기판(20)에 설치한 홈(7)에 의해 형성된다. 그리고, 각 기판(20)에 설치되는 홈(7)은 제품형성영역에 고정된 반도체칩(10)의 각 칩열영역의 연장상에 각각 설치되어 있으므로, 기포나 수지의 미충전이 일어나기 어려운 일괄밀봉이 가능하게 된다.
다음에, 기판(20)에 설치하는 홈(7)의 각 구조예에 대해서, 도4를 참조하면서 설명한다. 도4(A) 내지 도4(E)는 본 발명에 의해 형성하는 홈(7)의 예(5예)를 나타내는 모식도이다. 홈(7)은 기판(20)을 구성하는 모재의 표면에 설치하는 물질을 선택적으로 설치하고, 설치하지 않는 영역과 그 양측의 설치하는 부분으로 홈(7)을 형성하는 것이다.
도4(A)는, 기판(20)을 구성하는 모재(20a)의 표면에 설치하는 절연층(예컨대, 솔더레지스트)(17)을 설치하는 부분과 설치하지 않는 부분에 의해 홈(7)을 형성한 예이다. 다시말하면, 모재(20a)와, 이 모재(20a) 상에 소정간격 떨어뜨려 형성한 절연층(17)에 의해 홈(7)을 형성하는 것이다. 절연층(17)은, 예컨대 25 ~ 30㎛의 두께로 형성한다. 이 구조에서는, 성형금형의 몰드 클램핑에 의해 절연층(17)은 짓눌려져 홈(7)은 10㎛ 정도의 깊이의 에어밴트(37)로 변한다. 홈(7)의 폭은 적절하게 결정한다.
도4(B)는, 기판(20)을 구성하는 모재(20a)의 표면에 설치하는 도체층(18)을 설치하는 부분과 설치하지 않는 부분에 의해 홈(7)을 형성한 예이다. 다시말하면, 모재(20a)와 이 모재(20a) 상에 소정간격 떨어뜨려 형성한 도체층(18)에 의해 홈(7)을 형성하는 것이다. 도체층으로서의 동층(銅層)은, 예컨대 25 ~ 30㎛의 두께로 형성한다. 이 구조에서는, 성형금형의 몰드 클램핑에 의해 동층은 짓눌려져 홈(7)은 10㎛ 정도의 깊이의 에어밴트(37)로 변한다. 홈(7)의 폭은 적절하게 결정한다.
도4(C)는, 기판(20)을 구성하는 모재(20a)의 표면에 설치하는 도체층(18)을 설치하는 부분과 설치하지 않는 부분과, 상기 도체층(18) 상에 중첩하여 형성한 절연층(17)에 의해 홈(7)을 형성한 예이다. 절연층(17)의 끝은 도체층(18)의 끝에서 내측으로 들어간 구조로 되어 있다. 이 예에서도 홈(7)의 폭, 도체층(18) 및 절연층(17)의 두께는 적절하게 결정한다.
도4(D)는, 기판(20)을 구성하는 모재(20a)의 표면에 설치하는 도체층(18)을 설치하는 부분과 설치하지 않는 부분과, 상기 도체층(18) 상에 중첩하여 형성한 절연층(17)에 의해 홈(7)을 형성한 예이다. 절연층(17)의 끝은 도체층(18)의 끝에서 돌출하여 직접 모재(20a) 상에 연재하고 있다. 이 예에서도 홈(7)의 폭, 도체층(18) 및 절연층(17)의 두께는 적절하게 결정한다.
도4(E)는, 기판(20)을 구성하는 모재(20a)의 표면에 설치하는 도체층(18)을 설치하는 부분과 설치하지 않는 부분과, 상기 도체층(18) 상은 물론이며 모재(20a)상에도 설치하는 절연층(17)에 의해 홈(7)을 형성한 예이다. 이 예에서는, 도체층(18)의 두께가 대략 홈(7)의 깊이가 된다. 이 예에서도 도체층(18) 및 절연층(17)의 두께, 홈(7)의 폭은 적절하게 결정한다.
도5는 본 실시형태 1의 반도체장치의 제조방법에서 이용하는 기판에서의 에어밴트 형성용의 홈의 다른 배치예를 나타내는 모식적 평면도이다. 이 예에서는, 홈(7)을 캐비티(31)를 사이에 두고 게이트(32)와 반대가 되는 측에 설치함과 동시에, 홈(7)을 양측에도 설치한 예이다. 양측에서는 게이트(32)와는 반대측이 되는 캐비티(31)의 타측에 치우친 부분에 배치하며, 게이트(32)에서 주입되는 수지(8)의 유속의 차를 보다 작게 하는 효과가 있다. 이것에 의해, 기포발생이나 수지의 미충전발생을 억제할 수 있다. 본 예는 홈(7)의 사각형 모양의 캐비티(31)의 게이트(32)가 설치되는 변을 제외하고 다른 3변에 설치하는 예이다.
다음에, 도6 내지 도19를 참조하면서, 본 실시형태 1의 보다 구체적인 반도체장치의 제조에 대해서 설명한다. 본 실시형태에서는, BGA형의 반도체장치에 본 발명을 적용한 예에 대해서 설명한다.
도6은 본 발명의 실시형태 1인 반도체장치의 개략 구성을 나타내며, 도6(A)는 수지밀봉체를 제거한 상태의 모식적 평면도, 도6(B)는 도6(A)의 a-a선에 따른 모식적 단면도이다. 도7은 도6(B)의 일부를 확대한 모식적 단면도이다.
도6 및 도7에 나타내는 바와 같이, 본 실시형태의 반도체장치(1A)는 주로, 기판(배선기판)(2), 반도체칩(10), 복수의 와이어(본딩와이어)(13), 수지밀봉체(14) 및 복수의 돌기모양전극(15) 등을 가지는 구성으로 되어 있다. 반도체칩(10) 및 복수의 와이어(13)는, 수지밀봉체(14)에 의해 밀봉되어 있다.
반도체칩(10)은, 기판(2)의 서로 대향하는 일주면(칩 탑재면)(2X) 및 다른 주면(이면)(2Y) 중의 일주면(2X)에 접착층(12)을 개재하여 접착 고정되어 있다. 반도체칩(10)의 평면형상은 방형모양으로 형성되며, 본 실시형태에서는 예컨대 정방형으로 형성되어 있다. 반도체칩(10)은, 예컨대 단결정 실리콘으로 이루어지는 반도체기판과, 이 반도체기판의 회로형성면 상에서 절연층, 배선층의 각각을 복수 단 적층한 다층배선층과, 이 다층배선층을 덮듯이 하여 형성된 표면보호막을 가지는 구성으로 되어 있다. 표면보호막으로서는 예컨대 폴리이미드 수지가 이용되고 있다.
반도체칩(10)에는, 집적회로로서 예컨대 제어회로가 내장되어 있다. 이 제어회로는, 주로 반도체기판의 회로형성면에 형성된 트랜지스터 소자 및 배선층에 형성된 배선에 의해 구성되어 있다.
반도체칩(10)의 서로 대향하는 일주면(회로형성면)(10X) 및 다른 주면(이면) 중의 일주면(10X)에는, 반도체칩(10)의 외(外)주위의 각 변에 따라 복수의 전극패드(본딩패드)(11)가 형성되어 있다. 이 복수의 전극패드(11)의 각각은, 반도체칩(10)의 다층배선층 중 최상층의 배선층에 형성되며, 제어회로를 구성하는 트랜지스터 소자와 전기적으로 접속되어 있다. 복수의 전극패드(11)의 각각은, 예컨대 알루미늄(Al)막 또는 알루미늄 합금막 등의 금속막으로 형성되어 있다.
기판(2)은, 상세하게 도시되어 있지 않지만, 절연층, 도체층의 각각을 순차 적층한 다층배선구조로 되어 있다. 각 절연층은 예컨대 유리섬유에 에폭시계의 수지를 함침시킨 유리에폭시 기판으로 형성되며, 각 도체층은 예컨대 동(Cu)으로 이루어지는 금속막으로 형성되어 있다. 기판(2)의 평면형상은 방형모양으로 형성되며, 본 실시형태에서는 예컨대 정방형으로 형성되어 있다.
기판(2)의 일주면(2X)에는, 그 최상층의 도체층에 형성된 배선의 일부분으로 이루어지는 복수의 접속부(랜드)(3)가 배치되어 있다. 또, 기판(2)의 일주면(2X)에는, 그 최상층의 도체층에 형성된 배선을 보호하는 수지막(4)이 형성되어 있다. 이 수지막(4)에는, 접속부(3)의 표면을 노출하는 개구가 형성되어 있다.
기판(2)의 이면(2Y)에는, 그 최하층의 도체층에 형성된 배선의 일부분으로 이루어지는 복수의 전극패드(랜드)(5)가 배치되어 있다. 또, 기판(2)의 이면(2Y)에는, 그 최하층의 도체층에 형성된 배선을 보호하는 수지막(6)이 형성되어 있다. 이 수지막(6)에는 전극패드(5)의 표면을 노출하는 개구가 형성되어 있다. 수지막(4 및 6)은, 예컨대 에폭시계의 수지 또는 폴리이미드계의 수지로 형성되어 있다.
복수의 돌기모양전극(15)은, 기판(2)의 이면(2Y)에 배치된 복수의 전극패드(5)에 각각 고착되어, 전기적으로 또 기계적으로 접속되어 있다. 돌기모양전극(15)은 예컨대 Pb-Sn 조성의 땜납재로 이루어지는 볼모양 범프로 형성되어 있다.
수지밀봉체(14)의 평면형상은 방형모양으로 형성되며, 본 실시형태에서는 예컨대 정방형으로 형성되어 있다. 수지밀봉체(14)는 저응력화를 도모하는 목적으로서, 예컨대 페놀계 경화제, 실리콘고무 및 다수의 필러(예컨대 실리카) 등이 첨가된 에폭시계의 열경화성 절연수지로 형성되어 있다. 수지밀봉체(14)는 폴리이미드계의 열경화성 절연수지로 형성해도 좋다.
반도체칩(10)의 일주면(10X)에 배치된 복수의 전극패드(11)는, 본딩와이어(13)을 통해서 기판(2)의 일주면(2X)에 배치된 복수의 접속부(3)에 각각 전기적으로 접속되어 있다. 본딩와이어(13)로서는, 예컨대 금(Au) 와이어를 이용하고 있다. 본딩와이어(13)의 접속방법으로서는, 예컨대 열압착에 초음파 진동을 병용한 볼 본딩(네일헤드본딩)법을 이용하고 있다.
수지밀봉체(14) 및 기판(2)의 외형사이즈는 거의 동일하게 되어 있으며, 수지밀봉체(14) 및 기판(2)의 측면은 면일(面一)로 되어 있다. 본 실시형태의 반도체장치(1A)의 제조에 있어서는, 후에 상세하게 설명하지만, 기판의 일주면에 소정의 간격을 두고 실장된 복수의 반도체칩(10)을 수지로 일괄밀봉하고, 그후, 각 반도체칩(10)마다(각 제품형성영역 마다) 수지밀봉체 및 기판을 동시에 분할하여 제조하는 방법이 채용되어 있다.
다음에, 본 실시형태 1의 반도체장치(1A)의 제조방법에 대해서 설명한다. 도8은 본 실시형태의 반도체장치(1A)의 제조에 이용되는 기판(배선기판)(20)의 모식적 평면도이고, 도9는 도8의 일부를 확대한 모식적 평면도이며, 도10은 도9의 b-b선에 따른 모식적 단면도이다.
도8 내지 도10에 나타내는 바와 같이, 기판(배선기판)(20)의 평면형상은 방형모양으로 형성되며, 본 실시형태에서는 예컨대 장방형으로 형성되어 있다. 기판(20)의 일주면(칩 탑재면)(20X)에는, 복수의 제품형성영역(22)이 소정의 간격을 두고 행렬형태로 배치되어 있다. 각 제품형성영역(22)에는 칩 탑재영역(23)이 배치되며, 그 주위에 복수의 접속부(3)가 배치되어 있다(도8에서는 생략). 제품형성영역(22)의 부분이 최종적으로 절단 분할되어 도6에 나타내는 반도체장치(1A)의 기판(2)이 된다.
따라서, 각 제품형성영역(22)의 구성은, 기판(2)과 동일한 구성으로 되어 있다. 즉, 기판(20)의 일주면(20X)에는 그 전면에 걸쳐 수지막(4)이 형성되며, 일주면(20X)과 대향하는 다른 주면(이면)에는 그 전면에 걸쳐 수지막(6)이 형성되어 있다. 또한, 각 제품형성영역(22)은, 기판(20)을 분할하기 위한 분리영역을 통해서 서로 떨어진 상태로 배치되어 있다. 또, 제품형성영역(22)은 사각형 모양으로 되며, 일변은 기판(20)의 일변에 평행하게 되어 있다.
반도체장치(1A)의 제조에 있어서는, 기판(20)의 일주면(20X)에 트랜스퍼 몰딩에 의해 일정 두께의 수지밀봉체(일괄밀봉체)가 형성된다. 이 일괄밀봉체를 형성하는 캐비티(밀봉영역)(31)는, 도8에서 이점쇄선 프레임으로 나타내고 있다.기판(20)의 소정 폭의 테두리 부분을 제외하고 기판(20)의 일주면(20X)측은 일괄밀봉체로 덮히게 된다. 따라서, 각 제품형성영역(22)은, 수지밀봉체가 형성되는 밀봉영역(캐비티)(31) 중에 배치되게 된다.
한편, 이것이 본 발명의 특징의 하나이지만, 기판(20)의 일주면(20X)에서, 칩 탑재영역(23)의 각 열의 연장상에 에어밴트를 구성하기 위한 홈(7)이 설치되어 있다. 본 실시형태에서는 기판(20)의 일주면(20X)에는 칩 탑재영역(23)이 n열4행의 매트릭스 모양으로 배치되어 있다. 따라서, 홈(7)은 n열의 각 열의 연장선상에 설치되며, 또 밀봉영역(31)의 약간 내측에서 기판(20)의 테두리에 걸쳐 설치되어 있다. 도9 및 도10에 홈(7)을 보다 상세하게 나타내고 있다.
도8에서 홈(7)은 장방형의 기판(20)의 하변(장변)에 설치되어 있다. 또, 홈(7)은 전술의 도1 내지 도4의 조건의 홈(7)으로 되어 있다. 즉, 홈(7)의 중심선(g)은 칩 탑재영역(23)의 열 중심선(f)과 일치하고 있다. 홈(7)의 폭은 반도체칩의 폭보다도 좁고, 예컨대 반도체칩의 폭의 절반으로 되어 있다. 칩 탑재영역(23)은 반도체칩의 폭과 같으므로, 홈(7)의 폭은 칩 탑재영역(23) 폭의 절반의 폭으로 되어 있다. 따라서, 당연한 것이지만, 칩 탑재영역 열과 칩 탑재영역 열과의 사이의 칩열간영역의 연장선 상에는 홈(7)이 존재하지 않게 된다. 또, 도8 내지 도10에 나타내는 바와 같이, 홈(7)의 내단은 밀봉영역(캐비티)(31)의 약간 내측으로 되어 있다. 예컨대, 홈(7)의 내단은 캐비티(31)의 테두리에서 100㎛에서 1㎜ 정도 캐비티 내에 위치하고 있다. 또 홈(7)의 깊이는 50㎛ 정도이다.
또, 홈(7)은, 도4(A) 내지 (E)에 나타내는 어느 구성을 채용해도 좋으나, 예컨대 도4(D)에 나타내는 도체층(18)과 절연층(17)을 모두 제거하여 홈(7)을 형성한 구조로 형성되어 있다.
이와 같은 기판(20)에서, 도11에 나타내는 바와 같이, 접착층(12)에 의해 반도체칩(10)을 각 칩 탑재영역(23)에 고정한다. 즉, 기판(20)의 일주면(20X)의 각 제품형성영역의 칩 탑재영역에 예컨대 에폭시계의 열경화성 수지로 이루어지는 접착층(12)을 형성하고, 그후, 각 칩 탑재영역에 접착층(12)을 개재하여 반도체칩(10)을 탑재하며, 그후, 열처리를 시행하여 접착층(12)을 경화시켜, 도11에 나타내는 바와 같이, 각 칩 탑재영역에 반도체칩(10)을 접착 고정한다. 이 접착고정에 있어서는 기판(20)을 예컨대 150℃ 정도로 가열하여 행한다.
다음에, 도12에 나타내는 바와 같이, 각 반도체칩(10)의 전극패드(본딩패드)(11)와, 이것에 대응하는 기판(20)의 일주면(20X)의 접속부(랜드)(3)를 도전성의 와이어(본딩와이어)(13)로 전기적으로 각각 접속한다. 와이어로서는, 예컨대 금선을 사용한다. 이 와이어본딩에서, 기판(20)은 예컨대 125℃ 정도로 가열되어 본딩성능을 양호하게 시킨다.
다음에, 도13에 나타내는 바와 같이, 트랜스퍼 몰딩장치의 성형금형(30)에 칩본딩 및 와이어본딩이 종료한 기판(20)을 몰드 클램핑한다. 성형금형(30)은, 도14 및 도15에 나타내는 바와 같은 구조로 되어 있다. 도14는 성형금형(30)을 구성하는 상금형(30A)의 개략 구성을 나타내는 모식적 평면도이며, 도15는 성형금형(30)을 구성하는 하금형(30B)의 개략 구성을 나타내는 모식적 평면도이고, 도16은 성형금형(30)의 몰드 클램핑 상태를 나타내는 모식적 단면도이다.
도14 내지 도16에 나타내는 바와 같이, 성형금형(30)은 캐비티(31), 복수의 게이트(32), 복수의 서브런너(33), 복수의 메인런너(34), 복수의 컬(35), 연결런너(36), 복수의 포트(38) 및 기판탑재영역(39) 등을 구비하고 있다. 31 내지 36의 각 구성부는, 도14에 나타내는 바와 같이 상금형(30A)에 설치되며, 38 및 39의 각 구성부는, 도15에 나타내는 바와 같이 하금형(30B)에 설치되어 있다.
복수의 에어밴트(37)는, 게이트(32)가 배치된 캐비티(31)의 일측과는 반대가 되는 일측(타측)에 따라 배치된다. 즉, 에어밴트(37)는, 도16에 나타내는 바와 같이, 기판(20)의 주연에 설치되는 홈(7)과 상금형(30A)의 파팅면에 의해 형성된다. 또, 기판(20)의 전 주연을 오목부로 이루어지는 기판탑재영역(39)으로 규정하는 구조로 되는 것과, 홈(7)이 에어밴트를 구성할 필요가 있기 때문에, 도13, 도14 및 도16에 나타내는 바와 같이, 상금형(30A)의 파팅면에는 상금형(30A)에 부착된 기판(20)의 각 홈(7)에 연통하는 공통 에어밴트부분(37a)이 설치되어 있다. 즉, 도13에 나타내는 바와 같이, 기판탑재영역(39)에 기판(20)을 탑재하여 몰드 클램핑을 행함으로써, 캐비티(31)와 공용 에어밴트부분(37a)은 기판(20)의 홈(7)을 통해서 연통하도록 된다.
공용 에어밴트부분(37a)을 가지는 성형금형 구성은 칩 탑재영역(23)의 배열이 다른 것이라도, 기판(20)의 외형치수가 같은 것이라면 사용할 수 있으며, 성형금형의 범용성이 떨어지는 것은 아니다. 또한, 도13에서 와이어는 생략되어 있다.
또, 도14에 나타내는 바와 같이, 서브런너(33), 다시말하면, 게이트(32)는 캐비티(31)의 전폭에 걸쳐 균일하게 수지를 공급할 수 있도록, 반도체칩의 배열피치, 즉, 칩 탑재영역(23)의 배열피치보다도 조밀하게 다수 설치되어 있다. 따라서, 예컨대 게이트(32)의 피치는 반도체칩(10)의 일변보다도 짧은 길이이다.
이와 같은 성형금형(30)에 있어서, 예컨대 에폭시 수지계의 수지(8)는 포트(38)에서 컬(35), 메인런너(34), 서브런너(33) 및 게이트(32)를 통해서 캐비티(31)의 내부에 주입된다. 복수의 게이트(32)는 캐비티(31)의 내부의 전역에 걸쳐 수지를 균일하게 충전한다. 게이트(32)는 캐비티(31)의 서로 대응하는 2개의 장변 중의 한쪽의 장변에 따라 조밀하게 복수 배치되어 있으므로, 수지는 캐비티(31)의 한쪽의 장변측에서 다른쪽의 장변측으로 향해 균일하게 주입된다.
밀봉용 수지에 포함되는 필러의 최대 입경은 에어밴트(37)의 높이보다도 크게 되며, 필요이상으로 수지(8)가 에어밴트(37)에서 유출하지 않도록 배려되어 있다.
트랜스퍼 몰딩장치에 의한 일괄밀봉에 의해, 도17에 나타내는 바와 같이, 기판(20)의 일주면(20X)측은 일정 두께의 수지밀봉체(일괄밀봉체)(24)로 덮힌다.
다음에, 도18에 나타내는 바와 같이, 기판(20)의 이면에 배치된 전극패드(5)의 표면상에 돌기모양전극(15)을 예컨대 볼공급법으로 형성한다.
다음에, 도19에 나타내는 바와 같이, 일괄밀봉방식으로 형성한 수지밀봉체(24)가 다이싱 시트(25)와 서로 마주하는 상태로 다이싱 시트(25)에 기판(20)을 접착 고정하며, 그후, 도시하지 않는 다이싱 장치로 밀봉수지체(24) 및 기판(20)을 각 반도체칩(10)마다(각 제품형성영역) 동시에 분할한다. 이 분할에 의해 기판(20)은 기판(2)이 되며, 수지밀봉체(24)는 수지밀봉체(14)가 된다. 이어서,다이싱 시트(25)와 수지밀봉체(14)를 분리함으로써, 도6(B)에 나타내는 바와 같은 반도체장치(1A)를 다수 제조할 수 있다.
본 실시형태 1에 의하면 이하의 효과를 가진다.
(1) 에어밴트(37)는 기판(20)에 설치한 홈(7)으로 형성할 수 있다. 따라서, 에어밴트(37)를 성형금형(30)으로 설치할 필요가 없어지며, 성형금형(30)의 범용성(공용화)을 도모할 수 있다. 이 결과, 반도체장치(1A)의 제조 코스트의 저감을 달성할 수 있다.
(2) 기판(20)에서의 칩배열에 대응하여 홈(7)을 설치할 수 있음과 동시에, 이 홈(7)은 제품형성영역(22)에 고정된 반도체칩(10)의 각 칩열영역의 연장상에 각각 설치하며, 각 칩열간영역의 연장상에는 설치되어 있지 않으므로, 기포의 발생이나 수지의 미충전이 발생하기 어렵게 된다. 따라서, 품질이 높은 밀봉체 형성이 가능하게 되며, 반도체장치(1A)의 제조 코스트의 저감을 달성할 수 있다.
(3) 홈(7)은 기판(20)을 구성하는 모재의 표면에 설치하는 물질을 선택적으로 설치하고, 설치하지 않는 영역과 그 양측의 설치하는 부분으로 형성하므로, 정확 또 용이하게 형성할 수 있을 뿐만 아니라, 제조 코스트도 낮게 억제할 수 있다.
(4) 밀봉용 수지(8)에 포함되는 필러의 최대 입경은 에어밴트(37)의 높이보다도 크게 되므로, 기포를 포함하는 수지를 확실하게 캐비티(31)의 밖으로 안내할 수 있음과 동시에, 필요이상으로 수지(8)가 에어밴트(37)에서 유출하지 않도록 할 수 있어, 수지의 소비의 낭비를 해소할 수 있다.
(5) 기판(20)의 장변에 따라, 에어밴트(37)를 설치하지 않는 영역, 즉 모재의 표면에 물질을 선택적으로 설치하는 영역을 복수 개소 형성함으로써, 상기 모재가 성형금형(30)의 상금형(30A)에 접촉하여, 기판(20)의 주변부에서의 휘어짐이나 들뜸, 또 이것에 따라 에어밴트(37)가 막힌다는 문제의 발생을 막을 수 있어, 밀봉수지체(14) 중에 미충전부나 기포가 방생하는 것을 막을 수 있다.
(실시형태 2)
도20은 본 발명의 다른 실시형태(실시형태 2)인 반도체장치의 제조방법에 의해 제조된 반도체장치를 나타내는 모식적 단면도이다.
본 실시형태 2의 반도체장치(1B)는 기판(2)의 주면에 복수의 반도체칩을 중첩하여 탑재한 것이다. 따라서, 기판(2)에서의 배선패턴은 그것에 대응할 수 있는 패턴으로 되어 있다.
반도체장치(1B)는, 기판(2)의 일주면(2X) 상에 접착층(12)을 통해서 반도체칩(10)을 접착 고정함과 동시에, 반도체칩(10)의 일주면(10X)에 첩착층(42)을 통해서 반도체칩(40)을 접착 고정하는 구조로 되어 있다. 반도체칩(42)은 반도체칩(10)보다도 작은 평면 사이즈로 형성되어 있다. 반도체칩(40)의 일주면에 배치된 전극패드(41)는 기판(20)의 일주면(2X)에 형성된 접속부(3)에 와이어(본딩와이어)(43)를 통해서 전기적으로 접속되어 있다. 반도체칩(10, 40)은 수지밀봉체(41)에 의해 밀봉되어 있다.
이 반도체장치(1B)는 실시형태 1의 제조에 있어서, 기판(20)의 각 칩 탑재영역(23)에 반도체칩(10) 및 반도체칩(40)을 중첩하여 고정하는 것을 특징으로 한다. 즉, 실시형태 1의 기판(20)에 있어서, 기판(20)의 칩 탑재영역(23)에 접착층(12)을통해서 반도체칩(10)을 접착 고정한 후, 반도체칩(10)의 일주면(10X)에 접착층(42)을 통해서 반도체칩(40)을 접착 고정한다. 이 경우, 반도체칩(42)은 반도체칩(10)보다도 작고, 반도체칩(40)을 반도체칩(10)상에 고정하는 경우, 반도체칩(10)의 전극패드(본딩패드)(11)가 반도체칩(40)에 의해 덮지 않고 노출시킨다.
다음에, 반도체칩(10)의 전극패드(11)와 기판(20)의 접속부(3)을 와이어(13)로 접속함과 동시에, 반도체칩(40)의 전극패드(11)와 기판(20)의 접속부(3)를 와이어(13)로 접속한다.
다음에, 실시형태 1과 마찬가지로 기판(20)의 일주면(2X)측을 일괄밀봉에 의해 수지밀봉체(24)를 형성한 후, 기판(20)의 이면의 전극패드(5) 상에 돌기모양전극(15)을 형성하고, 이어서 기판(20)과 수지밀봉체(24)를 분할하여 기판(2)과 수지밀봉체(14)로 하여, 도20에 나타내는 바와 같은 반도체장치(1B)를 복수 제조한다.
본 실시형태 2에 의하면, 반도체장치(1B)는 멀티칩 모듈(MCM) 구조로 되므로, 반도체장치로서의 기능의 향상을 도모할 수 있다.
또, 본 실시형태 2에 의하면, 예컨대 상기 실시형태 1에 기재된 반도체장치(1A)와 같은 정도의 장치(제품) 높이를 실현하기 위해서는, 같은 수지밀봉체(14) 두께중에 적층한 칩을 밀봉하기 위해, 예컨대 도시와 같이 역본딩법을 채용하여 와이어 루프 높이를 낮게 함과 동시에, 상층의 반도체칩(40)의 주면에서 수지밀봉체(14) 표면까지의 두께를 얇게 할 필요가 있다.
그러나, 이와 같은 구성에서 일괄밀봉법을 채용하면, 캐비티(31)의 상면과 반도체칩(40)의 주면과의 거리가 점점 가까워져, 이것에 따라 칩열영역에서의 수지(8)의 유동저항이 크게 되기 때문에, 칩열영역과 칩열간영역에서의 수지의 주입속도의 차가 상당히 크게 되어, 칩열영역의 연장방향에서의 미충전영역이 더욱 발생하기 쉽게 된다. 따라서, 본 발명에 의거하는 에어밴트(37)의 배치의 적용은 더욱 중요하게 된다.
(실시형태 3)
도21은 본 발명의 다른 실시형태(실시형태 3)인 반도체장치의 제조방법에 의해 제조된 반도체장치를 나타내는 모식적 단면도이다.
본 실시형태 3의 반도체장치(1C)도 실시형태 2와 마찬가지로 기판(2)에 복수의 반도체칩을 중첩하여 탑재한 것이다. 따라서, 기판(2)에서의 배선패턴은 그것에 대응할 수 있는 패턴으로 되어 있다.
본 실시형태 3의 반도체장치(1C)는, 기판(2)의 주면에 복수의 반도체칩을 중첩하여 탑재한 예이지만, 실시형태 2와는 달리, 기판(2)에 페이스 다운 본딩에 의해 직접 고정하는 반도체칩(50)과, 이 반도체칩(50) 상에 중첩하여 고정되는 반도체칩(10)을 가진다.
즉, 반도체칩(50)은, 반도체칩(50)의 주면(50X)에 설치한 전극패드(51)에 중첩하여 형성한 돌기모양전극(53)을 기판(2)의 일주면(2X)에 설치한 접속부(랜드)(3A)에 페이스 다운 본딩하여 전기적 고정과 기계적 고정이 행해지는 것이다. 반도체칩(50)과 기판(2)과의 대면부분이며, 돌기모양전극(53)에서 벗어나는 간극은 절연성의 수지(언더필 수지)(52)로 매워져 있다.
또, 반도체칩(10)은 반도체칩(50) 상에 접착층(12)을 통해서 고정되며, 반도체칩(10)의 전극패드(본딩패드)(11)가 상면을 향하도록 된다. 이 때문에, 와이어본딩이 가능하게 되며, 반도체칩(10)의 전극패드(11)와 기판(2)의 접속부(랜드)(3)는 실시형태 1과 마찬가지로 와이어(13)로 접속되어 있다. 기판(2)의 주면측에는 수지밀봉체(14)에 의해 밀봉되어 있다.
이 반도체장치(1C)는, 그 제조방법에 있어서, 기판(20)의 각 칩 탑재영역(23)에 반도체칩(50)을 페이스 다운 본딩함과 동시에, 반도체칩(50)과 기판(2)과의 대면부분을 절연성의 수지(언더필 수지)(52)로 매운다. 이 페이스 다운 본딩에 의해, 반도체칩(50)의 전극패드(51)는 돌기모양전극(53)을 통해서 기판(2)의 접속부(랜드)(3)에 전기적으로 접속된다.
또, 반도체칩(50) 상에 반도체칩(10)을 반도체칩(10)의 전극패드(본딩패드)(11)가 위를 향하도록 하여 접착층(12)을 통해서 고정한다. 그후, 전극패드(본딩패드)(11)와 기판(2)의 접속부(랜드)(3)를 도전성의 와이어(13)로 전기적으로 접속한다.
이 상단의 반도체칩(10)의 고정에 있어서는, 하단의 반도체칩(50)은 반도체칩(10)의 단순한 지지체가 되는 것만으로 좋으며, 실시형태 2와 같이 전극패드(51)를 노출시킬 필요가 없으므로, 위가 되는 반도체칩(10)을 아래가 되는 반도체칩(50)보다도 작게 할 필요가 없기 때문에, 큰 사이즈의 반도체칩을 중첩하여 조립할 수 있다. 따라서, 반도체장치(1C)의 고기능화를 달성할 수 있다.
칩본딩 및 와이어본딩이 종료한 후, 실시형태 1과 마찬가지로 일괄밀봉을 행하여 수지밀봉체(24)를 형성하고, 또한 기판(20)의 이면의 전극패드(5) 상에 돌기모양전극(15)을 형성하며, 이어서 기판(20)과 수지밀봉체(24)를 분할하여 기판(2)과 수지밀봉체(14)로 하여, 도21에 나타내는 바와 같은 반도체장치(1C)를 복수 제조한다.
본 실시형태 3에 의하면, 반도체장치(1C)는 멀티칩 모듈(MCM) 구조가 되므로, 반도체장치로서의 기능의 향상을 도모할 수 있다. 또, 상기 실시형태 2와 마찬가지로, 칩열영역에서의 수지(8)의 유동저항은 크게 되므로, 본 발명에 의거하는 에어밴트(37)의 배치의 적용은 더욱 필수적이 된다.
이상 본 발명자에 의해 행해진 발명을 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다. 예컨대 실시형태에서는 기판(20)으로서 가라에포(glass fabric-based epoxy resin) 기판을 이용한 예에 대해서 설명했지만, 본 발명은 기판(20)으로서 BT수지로 이루어지는 기판을 이용한 경우에 있어서도 유효하다.
본 발명은 적어도 일괄밀봉을 채용하는 반도체장치의 제조기술에는 적용할 수 있다.
본 발명에서 기판(20)에 형성하는 홈(7)은, 에어밴트로서 기능하도록 외부에 개방한 개구부이면 기판(20)의 단부에까지 연결되어 있지 않아도 좋으며, 예컨대 캐비티(31) 안에서 공용 에어밴트 부분(37a) 안까지 연결되어 있으며, 상기 공용 에어밴트 부분(37a)의 내부에서 종단하여 있어도 공용 에어밴트 부분(37a)을 통하여 외부에 개방하여 있으면 좋다.
일괄밀봉법에 있어서는, 도26 및 도27에 기재되어 있는 바와 같이, 반도체칩의 상부 및 측부를 밀봉하는 이외에, 플립칩법에 의해 실장한 반도체칩(55)의 칩주면과 기판(20)과의 사이를 수지(8)에 의해 동시에 충전하는 것도 가능하다. 그러나, 이때에도 칩열영역에서의 수지(8)의 유동저항은 칩열간영역의 그것에 비해 크므로, 본 발명에 의거한 에어밴트(37)의 배치의 적용이 유효하다.
본 발명은, 도28 및 도29에 기재되어 있는 바와 같이, 각 제품형성영역마다 복수의 반도체칩(56)이 기판(20) 주면상에 줄지어 배치되어 있는 구성을 가지는 MCM형 반도체장치에 적용할 수도 있다. 또, 이와 같은 경우에는, 각 제품형성영역 내에 줄지어 있는 반도체칩(56)의 사이에 영역이 형성되어 있는 경우가 있지만, 이와 같은 각 제품형성영역 내에서의 반도체칩(56)의 간격이 되는 영역은, 제품의 소형화를 추구하는 경우에는 상기 제품형성영역을 사이에 두는 분리영역을 포함하는 칩열간영역과 비교하여 좁게 형성할 필요가 있다.
이와 같이, 폭이 좁은 반도체칩(56)의 간격이 되는 영역에 대해서는, 칩열간영역과 비교하여 수지(8)의 유동저항이 크고, 상기 문제가 되는 영역의 배후에 미충전이나 기포가 발생하는 경우가 있다. 이와 같은 경우에는, 상기 간격이 되는 영역과, 상기 영역에 인접하여 배치되는 반도체칩(56)을 포함하여 수지(8)의 유동저항이 되는 집합체(반도체칩 집합체)로 간주하여, 도29에 기재되어 있는 바와 같이 상기 반도체칩 집합체 배열영역의 연장상에 에어밴트(37)를 배치하는 것이 수지(8)의 미충전이나 기포의 발생을 막기 위해 필요하게 된다.
본 발명에서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 하기와 같다.
(1) MAP방식에서 에어밴트를 형성하는 홈은 기판에 설치하므로, 반도체칩 열에 대응한 위치에 에어밴트를 형성할 수 있기 때문에, 몰드시 기포발생이나 미충전 발생이 일어나지 않고 수율이 향상하는 결과 반도체장치의 제조 코스트의 저감을 달성할 수 있다.
(2) MAP방식에서 에어밴트는 기판에 설치한 홈으로 형성할 수 있으므로, 종래와 같이 에어밴트용의 홈을 성형금형에 설치하지 않아도 좋게 되며, 성형금형의 범용성이 높게 되어 몰드 코스트의 저감을 달성할 수 있다. 따라서, 제조된 반도체장치의 코스트의 저감도 달성할 수 있다.

Claims (24)

  1. 복수의 제품형성영역이 정렬배치되어, 상기 제품형성영역의 주면 및 반대면이 되는 이면에 각각 배선을 가지며, 상기 주면 및 이면의 배선은 상기 주면에서 상기 이면에 걸쳐 관통하는 도체에 의해 전기적으로 연결되는 구조가 되는 기판을 준비하는 공정과,
    상기 기판의 주면의 각 제품형성영역에 반도체칩을 각각 고정하여, 상기 각 반도체칩의 상면의 전극과 상기 기판의 주면의 배선을 도전성의 접속수단으로 전기적으로 접속하는 공정과,
    상기 기판을 트랜스퍼 몰딩장치의 형성금형의 하금형과 상금형과의 사이에 끼워 몰드 클램핑하여, 상기 기판의 주면측에 형성되는 캐비티와, 이 캐비티에 연통하는 게이트 및 에어밴트를 형성하고, 그 후 상기 캐비티 내에 상기 게이트에서 녹은 절연성의 수지를 주입함과 동시에 상기 캐비티 내의 공기를 상기 에어밴트에서 상기 캐비티 밖으로 압출하여 상기 기판의 주면측에 상기 각 반도체칩 및 상기 각 접속수단을 덮는 단일의 수지로 형성되는 일괄밀봉체를 형성하는 공정과,
    상호 중첩되는 상기 기판 및 상기 일괄밀봉체를 소정 개소에서 종횡으로 분할하여 복수의 반도체장치를 형성하는 공정을 가지는 반도체장치의 제조방법으로서,
    상기 기판의 주연부분에 상기 기판 테두리에 도달하는 홈을 부분적으로 설치하여 두고, 상기 성형금형의 하금형과 상금형에 상기 기판을 끼워 몰드 클램핑했을때 상기 홈이 상기 에어밴트를 형성하도록 하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 상금형의 상기 기판에 접촉하는 파팅면은 상기 게이트 부분을 제외한 동일 평면상에 위치하는 면이 되며, 이 동일 평면상에 위치하는 면은 상기 몰드 클램핑시 상기 기판의 주면에 접촉하여, 상기 홈에 의해 상기 에어밴트를 구성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 홈의 내단은 상기 캐비티의 테두리보다도 캐비티 내에 위치해 있는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 홈의 내단은 상기 캐비티의 테두리에서 100㎛에서 1㎜정도 캐비티 내에 위치해 있는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 제품형성영역은 종횡으로 복수 배열되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 기판은 사각형 모양으로 됨과 동시에, 상기 제품형성영역도 사각형 모양이 되며, 상기 제품형성영역의 일변은 상기 기판의 일변과 평행하게 되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 5 항에 있어서,
    상기 홈은 상기 제품형성영역에 고정된 반도체칩의 각 칩열영역의 연장상에 각각 설치하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 5 항에 있어서,
    상기 홈은 상기 제품형성영역에 고정된 반도체칩의 각 칩열간영역의 연장상에는 설치하지 않은 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 5 항에 있어서,
    상기 홈의 폭은 반도체칩의 폭보다도 작은 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 홈의 폭은 반도체칩의 폭의 대략 절반인 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 1 항에 있어서,
    상기 홈의 깊이는 50㎛ 전후인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 1 항에 있어서,
    상기 홈은 상기 캐비티를 사이에 두고 상기 게이트와 반대가 되는 측에 설치하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 1 항에 있어서,
    상기 홈은 사각형 모양의 상기 캐비티의 상기 게이트가 설치되는 변을 제외하고 다른 3변에 설치하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 1 항에 있어서,
    상기 접속수단은 도전성의 와이어에 의한 접속인 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 1 항에 있어서,
    상기 각 제품형성영역에는 복수의 반도체칩을 탑재하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 각 제품형성영역에 복수의 반도체칩을 중첩하여 탑재하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 1 항에 있어서,
    상기 홈은 상기 기판을 구성하는 모재의 표면에 설치하는 물질을 선택적으로 설치하여, 설치하지 않는 영역과 그 양측의 설치하는 부분으로 상기 홈을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 홈은 상기 기판을 구성하는 모재의 표면에 설치하는 도체층을 설치하는 부분과 설치하지 않는 부분에 의해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 홈은 상기 기판을 구성하는 모재의 표면에 설치하는 절연층을 설치하는 부분과 설치하지 않는 부분에 의해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 17 항에 있어서,
    상기 홈은 상기 기판을 구성하는 모재의 표면에 설치하는 도체층을 설치하는 부분과 설치하지 않은 부분과, 또한 상기 배선을 덮는 절연층을 설치하는 부분과 설치하지 않는 부분에 의해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 17 항에 있어서,
    상기 홈은 상기 기판을 구성하는 모재의 표면에 설치하는 도체층을 설치하는 부분과 설치하지 않은 부분과, 또한 상기 도체층을 포함하여 상기 기판 주면에 설치되는 상기 절연층의 움푹패인 부분에 의해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 1 항에 있어서,
    상기 밀봉용 수지에 포함되는 필러의 최대 입경은 상기 에어밴트의 높이보다도 큰 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 밀봉용 수지는 에폭시계의 수지 또는 폴리이미드계의 수지인 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 1 항에 있어서,
    상기 게이트의 배열피치는 상기 반도체칩의 배열피치보다도 작은 것을 특징으로 하는 반도체장치의 제조방법.
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