CN111508848A - 电子封装件及其制造方法 - Google Patents
电子封装件及其制造方法 Download PDFInfo
- Publication number
- CN111508848A CN111508848A CN201910089706.2A CN201910089706A CN111508848A CN 111508848 A CN111508848 A CN 111508848A CN 201910089706 A CN201910089706 A CN 201910089706A CN 111508848 A CN111508848 A CN 111508848A
- Authority
- CN
- China
- Prior art keywords
- conductive
- flexible substrate
- chip
- electronic package
- base material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 163
- 239000004020 conductor Substances 0.000 claims abstract description 92
- 239000000463 material Substances 0.000 claims abstract description 42
- 239000011241 protective layer Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 12
- 238000005520 cutting process Methods 0.000 claims description 7
- 230000005693 optoelectronics Effects 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims 1
- 238000004100 electronic packaging Methods 0.000 abstract description 5
- 238000002161 passivation Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 6
- 239000012790 adhesive layer Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 229920000620 organic polymer Polymers 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000002861 polymer material Substances 0.000 description 4
- -1 Polyethylene Polymers 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004677 Nylon Substances 0.000 description 2
- 239000004698 Polyethylene Substances 0.000 description 2
- 239000006087 Silane Coupling Agent Substances 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229920002313 fluoropolymer Polymers 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920001778 nylon Polymers 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920000728 polyester Polymers 0.000 description 2
- 229920000573 polyethylene Polymers 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- 239000004793 Polystyrene Substances 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000004811 fluoropolymer Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000009477 glass transition Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 239000012815 thermoplastic material Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Wire Bonding (AREA)
Abstract
本发明揭露一种电子封装件及其制造方法。制造方法包括：置备软性基材于刚性载板上，其中软性基材具有第一表面及第二表面；形成多个导电线路于第一表面；形成多个导通部于软性基材；设置多个导电材料填充于这些导通部，并使各导电材料与第一表面上的导电线路电性连接，且使各导电材料沿第二表面的截面积与各导通部沿第二表面的截面积相同；设置多个芯片于软性基材上，使各芯片通过各导电线路与各导电材料电性连接；设置至少一个保护层覆盖这些芯片，且将各芯片及其对应的保护层定义为堆叠结构；移除刚性载板；以及使两两堆叠结构彼此分离。
Description
技术领域
本发明涉及一种电子封装件及其制造方法，特别涉及一种具有较低成本、薄型化与应用弹性的电子封装件及其制造方法。
背景技术
传统的光电封装装置的制造，都是以金属基印刷电路板(Metal Core PCB,MCPCB)、热塑性塑料(PPA)、热固性环氧树酯(EMC)或BT树脂衬底作为光电封装装置的衬底使用，但此类型的衬底其厚度较厚且平整性不佳，除完成的光电封装产品的厚度较厚外，在对应较小芯片的封装工艺上易造成芯片电性连接的质量问题与成本增加。
发明内容
本发明利用软性基材作为最终电子封装件的衬底以实现超薄的电子封装件，而有利于薄型化及柔性电子装置的产品需求。
为达上述目的，依据本发明的一种电子封装件的制造方法，该制造方法包括：置备软性基材于刚性载板上，其中软性基材具有第一表面及与第一表面相反的第二表面，软性基材的第二表面接触刚性载板；形成多个导电线路于软性基材的第一表面上；形成多个导通部于软性基材，其中这些导通部由软性基材的第一表面延伸至第二表面；设置多个导电材料，使这些导电材料分别对应填充于这些导通部，并使各导电材料与软性基材的第一表面上的导电线路电性连接，且使各导电材料沿软性基材的第二表面的截面积与各导通部沿软性基材的第二表面的截面积相同；设置多个芯片于软性基材上，使各芯片通过各导电线路与各导电材料电性连接；设置至少一个保护层于软性基材上并覆盖这些芯片，且将各芯片及其对应的至少一个保护层定义为堆叠结构；移除刚性载板；以及使两两堆叠结构彼此分离。
在一个实施例中，在设置保护层于软性基材上并覆盖这些芯片的步骤中：设置单一保护层于软性基材上并覆盖全部芯片，且定义各芯片及其对应的部分保护层为堆叠结构；以及，在使两两堆叠结构彼此分离的步骤中：沿各堆叠结构外围切割软性基材及其保护层。
在一个实施例中，在设置保护层于软性基材上并覆盖这些芯片的步骤中：设置多个保护层于软性基材上并分别对应覆盖这些芯片，且定义各芯片及其对应的各保护层为堆叠结构；以及，在使两两堆叠结构彼此分离的步骤中：沿各堆叠结构外围切割软性基材。
在一个实施例中，在形成导通部的步骤中，进一步包括：通过激光照射软性基材的第一表面以形成导通部。
在一个实施例中，置备软性基材于刚性载板的步骤，与形成多个导通部于软性基材的步骤互相对换。
在一个实施例中，形成多个导电线路于软性基材的第一表面的步骤，与使这些导电材料分别对应填充于这些导通部的步骤互相对换。
在一个实施例中，使导电材料突出于第一表面且覆盖部分的导电线路。
在一个实施例中，形成多个电性连接垫对应于这些导电线路上，使各芯片通过各电性连接垫及各导电线路与各导电材料电性连接。
在一个实施例中，移除刚性载板的步骤，与使这些堆叠结构彼此分离的步骤互相对换。
在一个实施例中，还包括：电性连接导电材料至驱动电路板，其中驱动电路板设置于软性基材的第二表面。
为达上述目的，依据本发明的一种电子封装件，其搭配驱动电路板，电子封装件包括软性基材、导电线路、导电材料、芯片以及保护层。软性基材具有导通部，导通部连通软性基材的第一表面以及与第一表面相反的第二表面。导电线路设置于软性基材的第一表面上。导电材料设置于导通部，其中导电材料与导电线路电性连接，且导电材料在软性基材的第二表面的截面积与导通部在第二表面的截面积相同。芯片设置软性基材上，其中芯片通过导电线路与导电材料电性连接。保护层设置于软性基材上并覆盖芯片。
在一个实施例中，导电材料突出于第一表面且覆盖部分的导电线路。
在一个实施例中，导电线路在第一表面覆盖导电材料。
在一个实施例中，进一步包括：电性连接垫，其设置于导电线路上，其中芯片通过电性连接垫及导电线路与导电材料电性连接。
在一个实施例中，芯片包含光电芯片、热电芯片、压电芯片或感测芯片。
在一个实施例中，芯片是以引线键合或倒装芯片键合设置于软性基材上。
在一个实施例中，进一步包括黏着层，其设置于软性基材的第一表面上，其中芯片通过黏着层黏着于软性基材。
在一个实施例中，导通部位于软性基材的内部。
在一个实施例中，导通部位于软性基材的周缘。
在一个实施例中，驱动电路板设置于软性基材的第二表面，且驱动电路板与导电材料电性连接。
承上所述，在本发明的电子封装件与其制造方法中，通过将导电材料填充于软性基材的导通部，使导电材料与软性基材的第一表面上的导电线路电性连接，并使导电材料沿软性基材的第二表面的截面积与导通部沿软性基材的第二表面的截面积相同，再设置芯片于软性基材上，使芯片通过导电线路与导电材料电性连接，再将软性基材上的导电材料、导电线路和芯片封装在一起，以通过导电线路与导通部的导电材料使位于软性基材上表面的芯片可电性连接至软性基材的下表面，由此，可以利用软性基材作为电子封装件的衬底，以实现超薄的电子封装件而满足薄型化或柔性的电子装置的产品需求。
附图说明
图1为本发明优选实施例的一种电子封装件的制造方法的流程示意图。
图2A至图2H分别为本发明一个实施例的电子封装件的制造过程示意图。
图2I为本发明另一实施例的电子封装件的制造过程示意图。
图2J为本发明另一实施例的电子封装件的示意图。
图3A至图3D分别为本发明又一实施例的电子封装件的制造过程示意图。
图4A至图4H分别为本发明又一实施例的电子封装件的制造过程示意图。
图4I为本发明又一实施例的电子封装件的示意图。
图5A为本发明一个实施例的电子封装件与驱动电路板配合应用的示意图。
图5B为本发明一个实施例的多个电子封装件与驱动电路板配合应用的示意图。
具体实施方式
以下将参照相关附图，说明依据本发明优选实施例的电子封装件及其制造方法，其中相同的组件将以相同的附图标记加以说明。
以下所述特定的组件或排列方式仅用以举例而非本揭露的限定。此外，在不同实施例中可能使用重复的标号或标示，仅为了简单清楚地叙述，不代表所讨论的不同实施例和/或结构之间具有关连性。再者，当述及第一材料位于第二材料上或之上时，包括第一材料与第二材料直接接触的情形。或者，也可能间隔有一个或更多其它材料的情形，在此情形中，第一材料与第二材料之间可能不直接接触。
图1为本发明优选实施例的一种电子封装件的制造方法的流程示意图。如图1所示，电子封装件的制造方法可包括：置备软性基材于刚性载板上，其中软性基材具有第一表面及与第一表面相反的第二表面，软性基材的第二表面接触刚性载板(步骤S01)；形成多个导电线路于软性基材的第一表面上(步骤S02)；形成多个导通部于软性基材，其中这些导通部由软性基材的第一表面延伸至第二表面(步骤S03)；设置多个导电材料，使这些导电材料分别对应填充于这些导通部，并使各导电材料与软性基材的第一表面上的导电线路电性连接，且使各导电材料沿软性基材的第二表面的截面积与各导通部沿软性基材的第二表面的截面积相同(步骤S04)；设置多个芯片于软性基材上，使各芯片通过各导电线路与各导电材料电性连接(步骤S05)；设置至少一个保护层于软性基材上并覆盖这些芯片，且将各芯片及其对应的至少一个保护层定义为堆叠结构(步骤S06)；移除刚性载板(步骤S07)；以及使两两堆叠结构彼此分离(步骤S08)。
先提醒的是，上述的步骤并不是一定要按照步骤S01至步骤S08的顺序进行，用户可视工艺与产品的设计需求来改变其顺序，例如步骤S01与步骤S03的顺序可以对换；步骤S02与步骤S04的顺序可以对换；步骤S07与步骤S08的顺序可以对换；或其他，本发明不限制。
以下，请参照图1并配合图2A至图2H，以详细说明上述的每一个步骤。其中，图2A至图2H分别为本发明一个实施例的电子封装件的制造过程示意图。
首先，如图2A所示，进行步骤S01：置备软性基材11于刚性载板10上，其中软性基材11具有第一表面S1及与第一表面S1相反的第二表面S2，第二表面S2接触刚性载板10。刚性载板10可为可透光或是不可透光材料制成，例如但不限于为玻璃板、陶瓷板、金属板或石英板，本实施例是以玻璃板为例。另外，软性基材11具有可挠性，并可包含有机高分子材料，有机高分子材料的玻璃转换温度(Glass Transition Temperature,Tg)可介于摄氏200度至摄氏600度之间，优选的温度范围例如可介于摄氏300度至摄氏500度之间，借助如此高的玻璃转换温度，可使软性基材11在后续的工艺中，特性不会被破坏。有机高分子材料可为热塑性材料，例如为聚酰亚胺(PI)、聚乙烯(Polyethylene,PE)、聚氯乙烯(Polyvinylchloride,PVC)、聚苯乙烯(PS)、压克力(丙烯，acrylic)、氟化聚合物(Fluoropolymer)、聚酯纤维(polyester)或尼龙(nylon)。本实施例的软性基材11的材料是以聚酰亚胺(PI)为例。
软性基材11例如可以胶合或涂布方式设置，并经固化(热固化或光固化)后形成于刚性载板10上。在一些实施例中，可先在刚性载板10上涂布黏着材料(图未绘示)，再贴合软性基材11在黏着材料上经层压、固化后而成。其中，黏着材料可例如但不限于环氧树脂胶或硅烷偶联剂(Silane coupling agent,SCA)。在一些实施例中，若以涂布方式设置软性基材11，则可直接将有机高分子材料涂布在刚性载板10上，经固化后在刚性载板10上直接形成一层软性基材11，不需要黏着层。
接着，如图2B所示，在本实施例中，不先进行步骤S02，而是先进行步骤S03：形成多个导通部H于软性基材11，其中这些导通部H是由软性基材11的第一表面S1延伸至第二表面S2。如图2B所示，本实施例是在软性基材11上形成多个导通部H，且这些导通部H分别为通孔为例。在此步骤中，可通过激光由软性基材11的第一表面S1照射软性基材11而形成贯通软性基材11的上、下表面的多个通孔(导通部H)。
接着，如图2C所示，再进行步骤S04：设置多个导电材料12，使这些导电材料12分别对应填充于这些导通部H，并使各导电材料12与软性基材11的第一表面S1上的导电线路13电性连接，且使各导电材料12沿软性基材11的第二表面S2的截面积与各导通部H沿软性基材11的第二表面S2的截面积相同。特别注意的是，此时，因第一表面S1上尚未设置导电线路(因步骤S02尚未执行)，因此，导电材料12尚未与导电线路电性连接。在本实施例中，如图2C所示，在垂直软性基材11的第一表面S1的方向上，导电材料12与软性基材11的高度h相同，导电材料12在软性基材11的第二表面S2的截面积与导通部H在第二表面S2的截面积相同(前述两者的截面积都以宽度w借代标示)，而且导电材料12在软性基材11的第一表面S1的截面积也与导通部H在第一表面S1的截面积相同。换言的，本实施例的导电材料12是填满整个导通部H(通孔)，使得软性基材11的第二表面S2因刚性载板10的缘故而成为平坦表面外，导通部H内的导电材料12也与软性基材11的第一表面S1形成平坦表面，由此，达到薄型化的目的。在不同的实施例中，导电材料12也可以没有填满整个导通部H，并不限制。导电材料12例如但不限于铜胶、银胶、锡膏或各向异性导电胶(ACP)等材料填入这些导通部H经固化而成为导电组件。
接着，再进行步骤S02：形成多个导电线路13于软性基材11的第一表面S1上。在此，是使导电线路13与导通部H对应设置且分别与导电材料12电性连接。如图2D所示，是在每一个导通部H上形成对应的导电线路13(图2D显示有4个导通部H对应4个导电线路13)，并使各导电线路13与各导通部H内的导电材料12直接接触而电性连接。为了使导电线路13和导通部H内的导电材料12电性连接，在垂直软性基材11的上表面(第一表面S1)的方向上，导电线路13必须与导通部H有至少部分的重叠。本实施例的导电线路13在第一表面S1上是以完全覆盖在导通部H上而与导电材料12重叠为例。导电线路13的材料例如但不限于为铜、银或金，或其组合，或其他适合导电的金属或合金材料。
为了使后续设置的芯片14可与导电线路13电性连接，如图2D所示，本实施例的制造方法进一步可包括步骤：形成多个电性连接垫P于对应的这些导电线路13上，之后，再使各芯片14通过各电性连接垫P及各导电线路13与各导电材料12电性连接(图2E)。在此，是在各导电线路13上形成对应的电性连接垫P。电性连接垫P的厚度可较厚，例如可介于2～20微米之间。为了制作较厚的电性连接垫P，在一些实施例中，可使用例如薄膜、电镀、化镀、印刷或蒸镀加剥离成型(Lift-off patterning)等工艺来制作；以印刷工艺为例，可以一次或多次的方式印刷而形成较厚的电性连接垫P。值得一提的是，若导电线路13的厚度较厚时(例如大于或等于5微米)，则可不必设置电性连接垫P，直接以导电线路13代替电性连接垫P的功能。
接着，设置多个芯片14于软性基材11上，使各芯片14通过(各电性连接垫P、)各导电线路13与各导电材料12电性连接(步骤S05)。如图2E所示，本实施例是在软性基材11上设置多个芯片14，并使各芯片14的电极E1、E2分别通过两电性连接垫P、以及各电性连接垫P对应的导电线路13与导电材料12电性连接为例。在此，芯片14与导电线路13的键合方式可例如可为倒装芯片键合(flip chip bonding)或引线键合(wire bonding)，或其他适合的键合方式。芯片14可例如但不限于包含光电芯片、热电芯片、压电芯片或感测芯片。其中，光电芯片可包含但不限于为发光二极管芯片(LED chip)、微发光二极管芯片(micro LED chip)或是其他的光电芯片，而感测芯片可包含红外线感测芯片、超音波感测芯片、温度感测芯片或影像传感器(image sensor)。本实施例中的芯片14可为光电芯片(例如为LED或MicroLED)，并且使用倒装芯片键合方式设置在电性连接垫P上，以通过电性连接垫P、导电线路13与导电材料12电性连接为例。在一些实施例中，例如可通过加热方式熔化材料为锡球或金凸块(Au bump)等导电材料，或者利用铜胶、银胶或各向异性导电胶(ACP)等材料，使芯片14的两电极E1、E2分别与两导电线路13电性连接。在此实施例中，芯片14的电极E1、E2可经由各个电性连接垫P、导电线路13及导通部H内的导电材料12而由软性基材11的第一表面S1电性导通至软性基材11的第二表面S2。
之后，再设置至少一个保护层15于软性基材11上并覆盖芯片14，且将各芯片14及其对应的至少一个保护层15可定义为堆叠结构S(步骤S06)。如图2F所示，本实施例是设置单一保护层15于软性基材11上并覆盖全部芯片14，且定义芯片14及其对应的部分保护层15为一个堆叠结构S(图2F显示有两个堆叠结构S)。保护层15还可覆盖导电线路13与部分的软性基材11的上表面，以保护芯片14、导电线路13与软性基材11，避免被异物或水气侵入而破坏其特性。在此，保护层15可利用树脂转注成型(Resin Transfer Molding)或是密封胶点胶覆盖在芯片14与软性基材11上。
最后，再使两两堆叠结构S彼此分离(步骤S08)。在此，是沿各堆叠结构S外围切割软性基材11及其保护层15，以得到多个堆叠结构S(图2G)。在本实施例中，如图2F至图2H所示，是在两个导通部H(或两个导电线路13)之间切割软性基材11及保护层15而得到多个堆叠结构S(图2G)后，再分别移除各堆叠结构S的刚性载板10(步骤S07)，以得到多个电子封装件1(图2H)；在不同的实施例中，也可在使两两堆叠结构彼此分离的步骤S08之前(图2F)，先移除刚性载板10(步骤S07)，之后再进行切割(分离)步骤S08，一样可得到如图2H所示的多个电子封装件1。再说明的是，在本实施例的电子封装件1中，导通部H是位于软性基材11的内部，这里所指的“内部＂是表示，只要导通部H不在软性基材11的周缘，都可称为软性基材11的“内部＂。
承上，如图2H所示，本实施例的电子封装件1包括软性基材11、导电线路13、导电材料12、芯片14以及保护层15。软性基材11具有导通部H(图2H显示有2个)，导通部H连通软性基材11的第一表面S1与相反的第二表面S2，且导通部H位于软性基材11的内部；导电线路13(图2H显示有2个)设置于软性基材11的第一表面S1上；导电材料12(图2H显示有2个)设置于导通部H，其中导电材料12与导电线路13电性连接，且导电材料12在软性基材11的第二表面S2的截面积与导通部H在第二表面S2的截面积相同；另外，芯片14设置软性基材11上，芯片14是通过电性连接垫P、导电线路13与导电材料12电性连接；保护层15设置于软性基材11上并覆盖芯片14。此外，电子封装件1的其他技术特征可参照上述的说明，在此不再赘述。
图2I为本发明另一实施例的电子封装件的制造过程示意图。在不同的实施例中，如图2I中，在设置保护层15于软性基材11上并覆盖这些芯片14的步骤S06中，是设置多个保护层15(图2I显示有2个)于软性基材11上并分别对应覆盖这些芯片14，且定义各芯片14及其对应的各保护层15分别为堆叠结构S；并且，在使两两堆叠结构S彼此分离的步骤S08中，是沿各堆叠结构S外围切割软性基材11，以得到多个堆叠结构S，之后再移除刚性载板10(步骤S07)；或者，也可先移除刚性载板10之后，再沿各堆叠结构S外围切割软性基材11，以得到多个电子封装件1。
另外，在不同的实施例中，如图2J所示，其为本发明另一实施例的电子封装件的示意图。在上述使两两堆叠结构S彼此分离的步骤S08中，也可在导通部H的对应位置处，例如导通部H的上方由上往下切割软性基材11及保护层15，以得到不同实施例中的电子封装件1b。在图2J的电子封装件1b中，导通部H是位于软性基材11的周缘。因此，芯片14一样可通过电性连接垫P、导电线路13与位于软性基材11侧边的导电材料12而电性连接至软性基材11的下表面(第二表面S2)。
在一些实施例中，电子封装件的制造方法进一步可包括：电性连接导电材料12至驱动电路板，其中驱动电路板设置于软性基材11的第二表面S2。在此，驱动电路板可设置于软性基材11的下表面(即第二表面S2)。驱动电路板可包含至少一个驱动芯片及驱动电路，且驱动芯片可通过驱动电路并经由导通部H的导电材料12与导电线路13而驱动芯片14。在一些实施例中，驱动电路板可例如利用表面贴装技术(Surface Mount Technology,SMT)，或利用各向异性导电膏(anisotropic conductive paste,ACP)等方式，贴附以电性连接至导电材料12。
请参照图3A至图3D所示，其分别为本发明又一实施例的电子封装件的制造过程示意图。
如图3A所示，在本实施例中，在进行设置多个芯片14的步骤S05之前，可先在两导电线路13之间的对应位置设置黏着层16于软性基材11的第一表面S1上，使芯片14可以通过黏着层16黏着于软性基材11，之后，再通过引线键合工艺，使芯片14可通过导电线路13而与导电材料12电性连接，之后，再进行步骤S06的保护层15设置步骤(图3B)以及步骤S08的分离步骤(图3C)。如图3B至图3D所示，本实施例是在切割软性基材11及保护层15的步骤S08而得到多个堆叠结构S(图3C)后，再分别移除各封装件的刚性载板10(步骤S07)，以得到多个电子封装件1b(图3D)；在不同的实施例中，也可在分离步骤S08之前，先移除刚性载板10，之后，一样可得到如图3D所示的多个电子封装件1b；或者，可在导通部H的对应位置处，例如导通部H的正上方往下切割软性基材11及保护层15，以得到不同实施例中的电子封装件(未绘示)。此外，电子封装件1b与其制造方法的其他技术特征可参照上述的电子封装件1及其制造方法，与其变化方式，在此不再赘述。
图4A至图4H分别为本发明又一实施例的电子封装件的制造过程示意图，而图4I为本发明又一实施例的电子封装件的示意图。
在本实施例的电子封装件1c的制造方法中，如图4A所示，先进行步骤S01：置备软性基材11于刚性载板10上；接着，如图4B所示，形成多个导电线路13于软性基材11的第一表面S1上(步骤S02)；之后，如图4C所示，再形成多个导通部H于软性基材11(步骤S03)；接着，如图4D所示，进行步骤S04：设置多个导电材料12’，使这些导电材料12’分别对应填充于这些导通部H，并使各导电材料12’与软性基材11的第一表面S1上的导电线路13电性连接，且使各导电材料12’沿软性基材11的第二表面S2的截面积与各导通部H沿软性基材11的第二表面S2的截面积相同。在本实施例中，是使导电材料12’突出于第一表面S1且覆盖部分的导电线路13而使导电材料12’与导电线路13电性连接；之后，再形成电性连接垫P于对应的导电线路13上。若导电线路13的厚度较厚，例如大于或等于5微米时，则可不必设置电性连接垫P，直接以导电线路13代替电性连接垫P的功能；接着，再进行芯片14的设置步骤S05(图4E)、保护层15的设置步骤S06(图4F)、刚性载板10的移除步骤S07(图4G)与分离(切割)步骤S08，以得到图4H的多个电子封装件1c，或得到图4I的多个电子封装件1d。
在切割的步骤S08中，如前述，可两个导通部H(或两个导电线路13)之间切割软性基材11及保护层15而得到多个电子封装件1c；或者，可由导通部H的正上方往下切割软性基材11及保护层15，以得到多个电子封装件1d。此外，在本实施例的电子封装件1c、1d中，芯片14与导电线路13也可应用引线键合的方式电性连接，本发明不限制。
请参照图5A所示，其为本发明一个实施例的电子封装件1与驱动电路板2配合应用的示意图。
电子封装件1可搭配驱动电路板2，驱动电路板2可为软性电路板或硬性电路板，并可设置于软性基材11背向芯片14的一侧，以通过导电材料12、导电线路13使驱动电路板2可与芯片14电性连接。在本实施例中，驱动电路板2是设置且面对软性基材11的第二表面S2，并具有驱动电路22与基材23，驱动电路板2通过对应于导通部H的连接垫21(图5A显有二个连接垫21)与驱动电路22电性连接。其中，基材23可为软性基材或硬性基材，而驱动电路22可包含至少一个驱动芯片与连接线路，并设置在基材23面对电子封装件1的表面上，使得驱动电路22的驱动芯片可通过其连接线路、连接垫21、导通部H内的导电材料12及导电线路13而与芯片14电性连接，以通过驱动电路22驱动电子封装件1的芯片。
请参照图5B所示，其为本发明一个实施例的多个电子封装件1与驱动电路板2a配合应用的示意图。
本实施例的驱动电路板2a可包含驱动电路22及基材23，基材23可为软性基材或硬性基材，而驱动电路22可包含至少一个驱动芯片与连接电路，并设置在基材23面对多个电子封装件1的表面上，使得驱动电路22的驱动芯片可通过连接电路与对应的连接垫21(图5B显示有四个)、导通部H内的导电材料12及导电线路13与对应的电子封装件1的芯片14电性连接，以通过驱动电路22驱动多个电子封装件1。
多个电子封装件1可分隔设置在驱动电路板2a上，可依客户端的需求，而排列成直行、或横列、或行与列的矩阵状，或是排列成多边形、圆形、椭圆形或不规则状，且分别与驱动电路板2a的驱动电路22电性连接。在一些实施例中，多个电子封装件1可组成行与列排列的矩阵状，而驱动电路22可包含驱动芯片、薄膜晶体管、扫描线、信号线(或数据线)或连接电路，以成为一个主动矩阵式(AM)电子装置，例如但不限于为主动矩阵式LED显示器、主动矩阵式micro LED显示器或主动矩阵式传感器阵列。
因此，设计者可自行设计所需的驱动电路板2a的线路与尺寸，再将多个电子封装件1电性连接上去，即可完成电子装置。在一些实施例中，电子装置可包含多个电子封装单元，每一个电子封装单元可具有三个电子封装件1，三个电子封装件1可形成三个次像素，三个次像素中的三个芯片14可分别为红色、蓝色与绿色的LED、Mini LED或Micro LED，以形成全彩的像素单元，使得多个前述的电子封装单元可构成全彩的LED、Mini LED或Micro LED显示器，且通过驱动电路板2a驱动这些电子封装件1显示影像，以构成前述的电子装置。当然，在不同的实施例中，也可小于或大于3个电子封装件1组合成一个电子封装单元，本发明并不限制；或者，电子装置可包含多个电子封装单元，每一个电子封装单元包含单一个电子封装件，而此单一电子封装件中可包含三个芯片，这些芯片可分别为红色、绿色与蓝色的LED、Mini LED或Micro LED，本发明都不限制。再一提的是，上述的电子封装件1a、1b、1c或1d一样可与前述的驱动电路板2(或2a)配合应用，以通过驱动电路板2(或2a)驱动电子封装件1a、1b、1c或1d，具体方式可参照上述，在此不再多作说明。
因此，本案的电子封装件1、1a、1b、1c、1d不仅较薄，而且，电子封装件的衬底为软性基材，适合搭配软性的驱动电路板以制作柔性的电子装置。
综上所述，在本发明的电子封装件与其制造方法中，可通过将软性基材暂时贴附于刚性载板上，将导电材料填充在软性基材的至少一个导通部内，使导电材料与软性基材的第一表面上的导电线路电性连接，并使导电材料沿软性基材的第二表面的截面积与导通部沿软性基材的第二表面的截面积相同，再设置芯片于软性基材上，使芯片通过导电线路与导电材料电性连接，再将软性基材上的导电材料、导电线路和芯片封装在一起，以通过导电线路与导通部的导电材料使位于软性基材上表面的芯片可电性连接至软性基材的下表面，最后再将刚性载板移除，由此可以实现薄型化的电子封装单元；由于电子封装单元的衬底为软性基材，故搭配软性驱动电路板所制作的柔性电子装置除了具有较薄的特性外，还可达到较高的柔曲性。
以上所述仅为举例性，而非为限制性。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于随附的权利要求中。
Claims (20)
1.一种电子封装件的制造方法，其特征在于，包括：
置备软性基材于刚性载板上，其中所述软性基材具有第一表面及与所述第一表面相反的第二表面，所述软性基材的所述第二表面接触所述刚性载板；
形成多个导电线路于所述软性基材的所述第一表面上；
形成多个导通部于所述软性基材，其中所述导通部由所述软性基材的所述第一表面延伸至所述第二表面；
设置多个导电材料，使所述导电材料分别对应填充于所述导通部，并使各所述导电材料与所述软性基材的所述第一表面上的所述导电线路电性连接，且使各所述导电材料沿所述软性基材的所述第二表面的截面积与各所述导通部沿所述软性基材的所述第二表面的截面积相同；
设置多个芯片于所述软性基材上，使各所述芯片通过各所述导电线路与各所述导电材料电性连接；
设置至少一个保护层于所述软性基材上并覆盖所述芯片，且将各所述芯片及其对应的所述至少一个保护层定义为堆叠结构；
移除所述刚性载板；以及
使两两堆叠结构彼此分离。
2.如权利要求1所述的制造方法，其特征在于，
在设置所述保护层于所述软性基材上并覆盖所述芯片的步骤中：
设置单一保护层于所述软性基材上并覆盖全部芯片，且定义各所述芯片及其对应的部分保护层为所述堆叠结构；以及
在使两两堆叠结构彼此分离的步骤中：
沿各所述堆叠结构外围切割所述软性基材及其所述保护层。
3.如权利要求1所述的制造方法，其特征在于，
在设置所述保护层于所述软性基材上并覆盖所述芯片的步骤中：
设置多个保护层于所述软性基材上并分别对应覆盖所述芯片，且定义各所述芯片及其对应的各所述保护层为所述堆叠结构；以及
在使两两堆叠结构彼此分离的步骤中：
沿各所述堆叠结构外围切割所述软性基材。
4.如权利要求1所述的制造方法，其特征在于，
在形成所述导通部的步骤中，进一步包括：
通过激光照射所述软性基材的所述第一表面以形成所述导通部。
5.如权利要求1所述的制造方法，其特征在于，
置备所述软性基材于所述刚性载板的步骤，与形成多个导通部于所述软性基材的步骤互相对换。
6.如权利要求5所述的制造方法，其特征在于，
形成多个导电线路于所述软性基材的所述第一表面的步骤，与使所述导电材料分别对应填充于所述导通部的步骤互相对换。
7.如权利要求6所述的制造方法，其特征在于，
使所述导电材料突出于所述第一表面且覆盖部分的所述导电线路。
8.如权利要求1所述的制造方法，其特征在于，进一步包括：
形成多个电性连接垫于对应的所述多个导电线路上，使各所述芯片通过各所述电性连接垫及各所述导电线路与各所述导电材料电性连接。
9.如权利要求1所述的制造方法，其特征在于，
移除所述刚性载板的步骤，与使所述堆叠结构彼此分离的步骤互相对换。
10.如权利要求1所述的制造方法，其特征在于，还包括：
电性连接所述导电材料至驱动电路板，其中所述驱动电路板设置于所述软性基材的所述第二表面。
11.一种电子封装件，其搭配驱动电路板，所述电子封装件的特征在于，包括：
软性基材，具有导通部，所述导通部连通所述软性基材的第一表面以及与所述第一表面相反的第二表面；
导电线路，设置于所述软性基材的所述第一表面上；
导电材料，设置于所述导通部，其中所述导电材料与所述导电线路电性连接，且所述导电材料在所述软性基材的所述第二表面的截面积与所述导通部在所述第二表面的截面积相同；
芯片，设置所述软性基材上，其中所述芯片通过所述导电线路与所述导电材料电性连接；以及
保护层，设置于所述软性基材上并覆盖所述芯片。
12.如权利要求11所述的电子封装件，其特征在于，所述导电材料突出于所述第一表面且覆盖部分的所述导电线路。
13.如权利要求11所述的电子封装件，其特征在于，所述导电线路在所述第一表面覆盖所述导电材料。
14.如权利要求11所述的电子封装件，其特征在于，进一步包括：
电性连接垫，设置于所述导电线路上，其中所述芯片通过所述电性连接垫及所述导电线路与所述导电材料电性连接。
15.如权利要求11所述的电子封装件，其特征在于，所述芯片包含光电芯片、热电芯片、压电芯片或感测芯片。
16.如权利要求11所述的电子封装件，所述芯片是以引线键合或倒装芯片键合设置于所述软性基材上。
17.如权利要求11所述的电子封装件，其特征在于，进一步包括：
黏着层，设置于所述软性基材的所述第一表面上，其中所述芯片通过所述黏着层黏着于所述软性基材。
18.如权利要求11所述的电子封装件，其特征在于，所述导通部位于所述软性基材的内部。
19.如权利要求11所述的电子封装件，其特征在于，所述导通部位于所述软性基材的周缘。
20.如权利要求11所述的电子封装件，其特征在于，所述驱动电路板设置于所述软性基材的所述第二表面，且所述驱动电路板与所述导电材料电性连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910089706.2A CN111508848A (zh) | 2019-01-30 | 2019-01-30 | 电子封装件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910089706.2A CN111508848A (zh) | 2019-01-30 | 2019-01-30 | 电子封装件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111508848A true CN111508848A (zh) | 2020-08-07 |
Family
ID=71873952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910089706.2A Pending CN111508848A (zh) | 2019-01-30 | 2019-01-30 | 电子封装件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111508848A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030045030A1 (en) * | 2001-08-31 | 2003-03-06 | Hitachi, Ltd. | Method of manufacturing a semiconductor device |
| US20030198032A1 (en) * | 2002-04-23 | 2003-10-23 | Paul Collander | Integrated circuit assembly and method for making same |
| TWI254429B (en) * | 2005-06-02 | 2006-05-01 | Ind Tech Res Inst | Flexible flip chip package structure |
| US20130095586A1 (en) * | 2011-10-13 | 2013-04-18 | Eui-seok Kim | Method of cutting light emitting element packages employing ceramic substrate, and method of cutting multilayered object |
| US20150076683A1 (en) * | 2012-04-26 | 2015-03-19 | Hana Micron Co., Ltd. | Integrated Circuit Device Packages And Methods for Manufacturing Integrated Circuit Device Packages |
-
2019
- 2019-01-30 CN CN201910089706.2A patent/CN111508848A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030045030A1 (en) * | 2001-08-31 | 2003-03-06 | Hitachi, Ltd. | Method of manufacturing a semiconductor device |
| US20030198032A1 (en) * | 2002-04-23 | 2003-10-23 | Paul Collander | Integrated circuit assembly and method for making same |
| TWI254429B (en) * | 2005-06-02 | 2006-05-01 | Ind Tech Res Inst | Flexible flip chip package structure |
| US20130095586A1 (en) * | 2011-10-13 | 2013-04-18 | Eui-seok Kim | Method of cutting light emitting element packages employing ceramic substrate, and method of cutting multilayered object |
| US20150076683A1 (en) * | 2012-04-26 | 2015-03-19 | Hana Micron Co., Ltd. | Integrated Circuit Device Packages And Methods for Manufacturing Integrated Circuit Device Packages |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI700753B (zh) | 晶片封裝體及其製造方法 | |
| EP3503182B1 (en) | Electronic device and manufacturing method thereof | |
| US7663231B2 (en) | Image sensor module with a three-dimensional die-stacking structure | |
| US6833612B2 (en) | Flip-chip image sensor packages | |
| JP5690466B2 (ja) | 半導体チップパッケージの製造方法 | |
| CN107041137A (zh) | 多芯片模块及其制法 | |
| TW201810443A (zh) | 連接電子組件至基板 | |
| US9754982B2 (en) | Packaging module and substrate structure thereof | |
| TW202015261A (zh) | 發光元件封裝結構及其製造方法 | |
| WO2006095676A1 (ja) | 光通信モジュールおよびその製造方法 | |
| CN107275318A (zh) | 半导体封装装置及其制造方法 | |
| US20010004128A1 (en) | Semiconductor package and manufacturing method thereof | |
| US20100230792A1 (en) | Premolded Substrates with Apertures for Semiconductor Die Packages with Stacked Dice, Said Packages, and Methods of Making the Same | |
| US10727260B2 (en) | Image sensor packaging method, image sensor package and lens module | |
| US20110083322A1 (en) | Optical device and method for manufacturing the same | |
| TWI559464B (zh) | 封裝模組及其基板結構 | |
| US20210057572A1 (en) | Semiconductor device package and method of manufacturing the same | |
| CN111508848A (zh) | 电子封装件及其制造方法 | |
| JP7134923B2 (ja) | 電子装置 | |
| CN112582283B (zh) | 半导体封装方法及半导体封装结构 | |
| JP2013110288A (ja) | サイドビュー型発光装置及びその製造方法 | |
| KR100726504B1 (ko) | 고체 촬상 장치 및 그 제조 방법 | |
| JP2003110945A (ja) | カメラモジュール | |
| CN112436019A (zh) | 半导体设备封装和其制造方法 | |
| US11997888B2 (en) | Semiconductor device package and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200807 |