CN107041137A - 多芯片模块及其制法 - Google Patents

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    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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Abstract

在多芯片模块(MCM)中，“超级”芯片(110N)贴附至多个“平面”芯片(110F’)(“超级”以及“平面”芯片可以为任何芯片)上。超级芯片位于布线板(WB)上方，但位于至少一些平面芯片(110F)下方。平面芯片重叠于超级芯片上。更进一步，平面芯片的低速IO可藉由长形直接连接件(例如接合线(例如BVAs)或焊料堆叠)以连接WB；这些连接件可与超级芯片并列设置。这些连接件可以为长的，所以超级芯片并不需要薄化。此外，如果省略基板穿孔(TSV)，制造产量为高的且制造成本低。提供结合短及长形直接连接件的其它结构，以取得期望的物理以及电性特性。

Description

多芯片模块及其制法
技术领域
本发明有关于一种集成电路，特别是一种多芯片模块(MCMs)。
相关申请的交叉引用
本申请于要求2014年9月5日提交的美国临时申请案第62/046,395号的优先权，其以引用方式并入本文。
背景技术
下列文件关于集成电路，可作为本案的先前技术文献：
尚未授权的美国专利公开案2009/0267238(2009年10月29日；发明人Joseph 等人)。
尚未授权的美国专利公开案2012/0020027(2012年1月26日；发明人Dungan 等人)。
多芯片模块(MCM)为多个元件之一组件，其包含至少一集成电路(IC)，使得此组件可使用作为一单一半导体集成电路。常见的(非多芯片)半导体集成电路可制作成晶圆或形成于晶圆上的晶粒(单晶IC)，并在后续制程中(当切割芯片时) 将晶粒与晶圆分离；在一晶圆上可同时制造出多个IC。IC、可能的离散电路以及其他可能的元件(例如非半导体封装基板，其包含印刷电路板、中介层以及其他相似元件等)可组装于MCM上。在本发明中，单字“晶粒(die)”以及“芯片 (chip)”为同义词。
第1图绘示MCM包含多个晶粒110(110F.1与110F.2等)贴附至封装基板 120上，举例来说，封装基板120可为布线板(WB)或中介层，布线板(WB)例如印刷电路板(PCB)。WB 120具有互连多个晶粒的互连线(图中未显示)。MCM 可结合不同形态的晶粒以及第1图所绘示的形态的晶粒。在此示例中，120包含一CPU(中央处理单元)110F.1；一IVR晶粒(交谈式语音辨识器)110F.2；一音频芯片110F.3，其可包含麦克风及/或扩音器及/或音频讯号处理电路；一电源管理集成电路(PMIC)110F.4；致动器晶粒110F.5；一射频(RF)通讯晶粒110F.6；一图形处理单元(GPU)110F.7；一光学晶粒110F.8(例如光转换器及/或处理电路)、一固态硬碟(SSD)110F.9；随机读取存储器(RAM)110F.10；数位讯号处理器 (DSP)110F.11；感测芯片110F.12(例如光学感测器、压力感测器或其他型态的感测器)。在本发明中，我们将CPU、IVR以及其他显示于图式中的晶粒称为“功能晶粒(function die)”。
为了降低制造成本，WB可使用有机材料(例如绝缘聚合物)及/或陶瓷及/或玻璃及/或复合材料制造。此类WB可使用模制、印刷或其他技术便宜地制造。例如，WB可以为积层陶瓷、有机材料或复合材料层的叠层，每一层上具有一起形成一互连网的复数个导电线，此互连网互连至贴附至晶粒上的WB的接触垫 (图中未显示)。此类WB的制造成本较由硅制造的WB便宜。然而，最小尺寸的有机、陶瓷或复合WB通常大于硅芯片的尺寸。特别是，最小互连线的宽度以及互连线之间的相隔距离可能为硅芯片的1000倍。这样事实的部分原因在于，许多有机材料、陶瓷材料以及复合材料无法像抛光硅芯片一样平坦，亦即它们具有一粗糙表面；因此，造成光刻较不精准。更进一步，此类WB时常使用较光刻粗略且便宜的方法图案化，例如网版印刷法(screen printing)或雷射剥离法 (laser ablation)。此外，导电物或其他元件的厚度可大于硅芯片。为了方便参照，我们将这类WB称为“粗糙WB”。除非另有说明，否则“WB”用语包含粗糙以及非粗糙(例如半导体或玻璃)WB。
因此，粗糙WB电路尺寸较大，且在导电线、焊球以及其他元件之间具有较大间距。硅或玻璃WB提供较密集但成本较昂贵的封装电路(具有较小间距)。
有鉴于粗糙WB的缺点，可藉由在至少一些芯片以及粗糙WB之间使用一硅中介层补强粗糙WB。因此，一些芯片贴附至硅中介层上，而非WB。硅中介层的顶部上具有用于贴附至芯片上的接触垫，硅中介层的底部上具有用于贴附至WB上的其它接触垫。中介层具有用于连接顶部接触垫以及底部接触垫的基板穿孔(through-substrate via,TSV)。然而，TSV制造成本昂贵，特别是，如果中介层具有一定厚度，难以制造TSV。但薄中介层容易断裂及扭曲而难以处理，进而导致制程复杂化，在作业中，一旦产生压力即可能造成MCM断裂。
发明内容
此段落为概述本发明的部分特征，而其他特征可在后续段落中叙述。
根据实施例，提供密集的封装组件，以减少或省略TSV的使用。特别是，在实施例中，我们使用仅在一侧上具有接触垫的芯片，而非传统中介层。为了方便参照，我们将此芯片称为“超级芯片(super chip)”，即使实际上可能是一般芯片，许多芯片仅在一侧上具有接触垫(IO)。(我们交替地使用“接触垫”、“IO”以及”输入/输出”用语，以对应能够贴附到其他电路元件上的一芯片的复数个接触垫；这些用语可使用于仅有输入的接触垫或仅有输出的接触垫，亦即除了一接触垫同时使用于输入以及输出外，其他接触垫仅使用作为输入端或输出端。)
在实施例中，超级芯片贴附至多个其它芯片上；为了方便参照，我们将这些芯片称为“平面”芯片；任何芯片皆可以为一平面芯片。为了方便参照，我们假设超级芯片以及平面芯片叠置于一可能的粗糙WB上。在实施例中，超级芯片仅在顶部上具有IO，平面芯片叠置于超级芯片上并在贴附至超级芯片的IO 上的底部上具有IO。更进一步，至少一平面芯片重叠超级芯片，亦即这些平面芯片延伸至超级芯片外，并具有藉由“直接”连接件相互连接的复数个额外底部IO；复数个IO藉由“直接”连接件相互连接，我们意指一电性连接件并非为任何其它集成电路(例如芯片)或任何WB的一部分。直接连接件可以为一离散导线、一堆叠焊料或一突出于芯片或WB外的柱体(可能为铜柱)，或是复数个柱体及/或复数个导线及/或复数个堆叠焊料及/或复数个其它导电元件之一组合物，直接连接件并非为任何其它集成电路或WB的一部分(不同于TSV，例如，TSV为集成电路或WB之一部分)。“直接连接件”用语也包含一覆晶型连接件，例如薄焊料层、导电高分子粘胶或扩散接合件。直接连接可被包覆至一模制化合物(例如固化有机高分子树脂)内。
我们将使用适用于直接连接件的“贴附”用语，此直接连接件不包含不连续的非焊接线。例如，如果两个IO藉由薄焊料层或扩散接合件接合在一起，则称此接合为“贴附”。此外，当描述任何结构(例如芯片以及WB)的接合时，可能是藉由介电质粘胶进行接合，“贴附”是为通用的接合技术，不受限于导电结构。
在实施例中，超级芯片叠置于平面芯片上，超级芯片的底部上具有IO。部分IO贴附至平面芯片上，超级芯片的其它底部IO位于延伸至平面芯片外的超级芯片之一部分上并直接连接WB。
如果各芯片仅在其一侧上具有IO，则不需要TSV。然而，在实施例中使用具有TSV的芯片。
为了方便参照，一芯片的IO贴附至另一芯片上称为“型态A”，IO直接连接WB则称为“型态B”。在实施例中，WB连接件(针对形态B型IO)为长的，例如焊料堆叠或接合线。这些连接件的长度大于超级芯片或平面芯片的厚度。
关于本文所使用的技术用语，超级芯片为在一侧上具有贴附至不同芯片上的IO的任何芯片。超级芯片的另一侧上也可具有IO，并可或不可具有TSV。贴附至一超级芯片上的至少一平面芯片将延伸至超级芯片外。平面芯片的两侧上可具有或不可具有IO，平面芯片可具有或不可具有TSV。更进一步，一芯片可同时为平面芯片以及超级芯片。例如，如果平面芯片位于两超级芯片下方并贴附至其上，则此平面芯片亦为超级芯片，而覆盖的超级芯片相对于下方芯片为平面芯片。一芯片可能不是超级芯片，也不是平面芯片；例如如果一芯片仅贴附至一WB上，则此芯片不是超级芯片，也不是平面芯片。
在实施例中，超级芯片仅使用于将复数个平面芯片相互连接，相似于尚未授权的美国专利公开案2009/0267238(Joseph等人)所揭露的桥接芯片(bridge chip)，通过引用将其并入于本文中。此外，请见尚未授权的美国专利公开案 2012/0020027(Dungan等人)，通过引用将其并入于本文中。
芯片可以为硅或其它半导体材料。在实施例中，超级芯片在贴附至超级芯片上的平面芯片的复数个IO之间提供快速互连。因此，在实施例中，针对部分芯片，我们将这些IO划分成具有高速以及低速需求的两个独立类别。为了按路线发送高速讯号，我们避免使用一粗糙WB；因此，高速IO较佳为型态A，贴附至其它芯片的高速IO上。特别是，平面芯片的高速IO可贴附至超级芯片的高速IO上，使得在这些IO上的讯号可在平面芯片之间传输，或藉由超级芯片处理，以达到高速以及其它电性需求(例如低电压或低功率需求)。低速IO(例如接地电压、供电、参考电压以及其它直流讯号或慢速的交流讯号)可以为形态B，亦即贴附至粗糙WB上并可能通过粗糙WB互连接，以取得粗糙WB的较低成本的优势。
如上所述，在实施例中，超级芯片位于WB上方，但位于平面芯片下方。平面芯片的低速IO藉由与超级芯片并列设置的长形连接件直接连接WB；此连接件的长度可大于超级芯片的厚度。长形连接件可以为接合线(例如下述的焊孔阵列(Bond Via array,BVA))、焊料堆叠或穿膜通孔(Through Mold Via,TMV)。长形连接件可用于低速及/或需要较高电压或电源，但无论如何对应的讯号须具有低速及/或较高电压或电源者，因此符合长形连接件。如果这样的需求允许增加这些连接线的长度，则可制造较厚的超级芯片。例如，在实施例中，硅超级芯片(即基于硅基板)具有至少300微米、400微米、500微米、650微米或700微米的厚度。实施例中，例如，超级芯片不具有TSV，超级芯片以市面上部分标准尺寸制造，单晶硅晶圆(monocrystalline silicon wafer)没有经过薄化。由于较大的厚度以及不须TSV与薄化制程，所以生产量增加且制造成本降低。在除了硅，其他半导体材料可使用于提供相同或相似的效益。
同样地，如果超级芯片叠置于平面芯片上，且直接连接WB的超级芯片的 IO为低速及/或高电压或电源者，则其连接至WB的直接连接件可以为长的，所以平面芯片可为厚的。
在实施例中，部分或所有长形连接件必须为垂直的，亦即各长形连接件沿着垂直于WB及/或芯片的一直线延伸。而，连接件沿其长度方向的厚度通常可以针对焊料堆叠而改变。也可使用非垂直的直接连接件，例如倾斜的直接连接件。连接件可以为非垂直的，例如弯曲的。然而，越短的直接连接件可提供较高的讯号传输速度。
在实施例中，下方芯片--超级芯片或平面芯片—设置于WB上的一凹槽内，以缩短上方芯片的WB连接件长度。
超级芯片可以为任何芯片，例如第1图的芯片110F。例如，在一系统中具有通讯连接感测器、资料库以及其他可能元件的一控制器，此控制器可以为一超级芯片，其连接感测器芯片、资料库储存管理芯片以及其他装置的芯片。这些芯片中的任何一个也可直接连接一粗糙WB。芯片的IO划分成低速IO以及高速IO。例如，当缓慢IO可连接WB时，平面芯片的高速IO不须使用WB即可连接控制器。控制器也可具有连接WB的缓慢IO(例如用于电源以及地面)。
更进一步，实施例提供一种组合MCM的新制作方法。本发明并非贴附各芯片至WB上，而在实施例中，复数个芯片一起组成一重组晶圆，亦即藉由一模制化合物将彼此相邻的多个芯片固定在一起，以组成一晶圆。额外的芯片可贴附至此重组晶圆上。具有额外芯片的重组晶圆可切割成分离的复数个模块，各模块可贴附至一WB上。视需要，其它芯片可接着再贴附至组件上。
除了所附权利要求书所界定的之外，本发明不限于上述的特征和优点。
附图说明
第1图为根据习知技术的多芯片模块(MCM)的俯视图。
第2A图为根据本发明的实施例的在MCM内的多个芯片的平面示意图。
第2B图以及第2C图为根据本发明的实施例的MCM的平面示意图。
第3A-1图、第3A-2图、第3B-1图、第3B-2图、第3C图、第3D图、第 3E图、第4A图、第4B图、第4C图、第5图以及第6A图分别绘示根据本发明的实施例的MCM的垂直剖面图。
第6B图为根据本发明的实施例的MCM的平面示意图。
第6C图、第7A图以及第7B-1图分别绘示根据本发明的实施例的MCM的平面示意图。
第7B-2图为根据本发明的实施例的MCM的平面示意图。
第8A图、第8B图、第8C图、第8D图、第9A图、第9B图、第9C图、第9D图、第9E图、第10A图、第10B图、第11A图、第11B图、第11C图、第12A图、第12B图、第12C图以及第12D图分别绘示根据本发明的实施例的在制程中的MCM的垂直剖面图。
第13图为根据本发明的实施例的健康监控系统的方块图。
第14图为根据本发明的实施例的气体辨识安全系统的方块图。
第15图为根据本发明的实施例的气体辨识安全系统的方块图。
第16图为根据本发明的实施例的系统的方块图。
具体实施方式
在此所述的实施例所揭示者藉以具体说明本发明，且文中虽通过特定的术语进行说明，当不能以此限定本发明的专利范围。
第2A图以及第2B图系绘示多芯片模块(MCM)204具有藉由超级芯片110N 互连的四个平面芯片110F.1、110F.2、110F.3及110F.4。平面芯片110F(亦即110F.1 至110F.4)以及超级芯片110N可以为第1图所绘示的任何芯片110或其它任何芯片。在一非限制性的示例中，芯片110F.1为CPU(如在第1图中的110F.1)，芯片110F.2为GPU(如在第1图中的110F.7)，芯片110F.3为RAM(如在第1图中的110F.10)，芯片110F.4为PMIC(如在第1图中的110F.4)。平面芯片的IO 210 包含高速IO 210A以及低速IO 210B。在本发明中，我们称高速IO 210A作为“群组A”，低速IO 210B作为“群组B”。各群组可仅包含一IO或包含多个IO。
超级芯片110N具有IO 210A以及IO 210B，IO 210A贴附至平面芯片110F 上，在中间处的IO 210B将直接连接一WB(其可能为粗糙WB)。
第2A图分别绘示各芯片，在一平面示意图上绘示各芯片的IO 210；第2B 图绘示互连接的芯片，其中超级芯片110N相对于第2A图为倒置的。在第2A 图中，虚线212标记在具有IO 210A的芯片区域以及具有IO 210B的芯片区域之间的分界线。在此示例中，各芯片的部分或所有IO 210A为高速(快)IO，部分或所有IO 210B为低速(缓慢)IO。在各平面芯片中，IO210A位于角落。在超级芯片110N中，IO 210B位于芯片的中间处，IO 210A则位于角落。
在实施例中，低速IO可用于与WB通讯连接时，高速IO210A可通过超级芯片110N在复数个平面芯片之间通讯连接，而不利用WB 120。
第2C图为另一MCM的平面示意图，此MCM具有连接多个平面芯片110F.1 至110F.5的一超级芯片110N。IO 210未绘示于图中。所有平面芯片110F具有贴附至超级芯片110N上的IO 210A。除了110F.4，所有平面芯片在相同侧上具有额外的IO 210B以作为超级芯片；这些IO直接连接WB(图中未显示)。
各芯片110(110F与110N)可由一MCM取代。此MCM可具有多个芯片一起作为一超级芯片或一平面芯片。
在实施例中，超级芯片110N仅在一侧上具有IO，此侧面向平面芯片110F，超级芯片不具有基板穿孔(through-substrate，TSV)。同样地，平面芯片110F可仅在一侧上具有IO，且可不具有TSV。
IO可具有任何结构，例如底层金属球(Under Ball Metallurgy,UBM)或铜柱，并可使用标准后段(back end of the line,BEOL)制程，但不以此为限。
如果芯片不具有TSV，则可制成具有一定厚度的芯片，并可高产量制造芯片，这些芯片在晶圆薄化制程中不会出现扭曲或其它问题。
在实施例中，在复数个低速IO 210B之间的通讯不需要高速度，它们通过较缓慢但成本可能较便宜的直接连接件连通。这些连接件例如为线材或柱块，例如BVA(焊孔阵列)；请见San Jose,CA的Invensas公司2013年5月发布的行动系统的InvensasTM高效能BVA PoP封装，通过引用将其内容并入于本文中；此外，请见Sato等人在2013年12月31日发布的美国专利专利号.8,618,659，通过引用将其内容并入于本文中；Caskey等人在2014年2月6日刊载的授权前美国专利公开号2014/0036454，通过引用将其内容并入于本文中。其它类型的长形直接连接件可以为焊料堆叠或焊接线。例如，请见E.Zakel等人在ICEP2002 刊载的“高速雷射焊接喷射技术应用于光电以及MEMS封装(High Speed Laser Solder JettingTechnology for Optoelectronics and MEMS Packaging)”，通过引用将其内容并入于本文中。此外，请见Sakurai等人在2002年9月24日发布的美国专利专利号6,455,785；美国专利申请号14/275,519以及14/275,514，通过引用将其内容并入于本文中。如两个专利申请案所揭露的内容，焊料堆叠可以非常高，并可藉由印刷法以低成本形成。此长形直接连接件(BVA或焊料堆叠)可初步地形成于WB、芯片或两者上。特别是，当其它IO 210B直接连接件可形成于 WB上时，IO 210B直接连接件可形成于IO上。再次针对其它IO 210B，直接连接件之一部分(例如导线或焊料堆叠之一部分)可形成于IO上，且另一部分可形成于WB上；两个部分可藉由任何适合手段(例如焊接、粘着、扩散接合等)将彼此接合，以形成一完整的长形直接连接件。
在实施例中，多个平面芯片之间的部分互连接由超级芯片提供，因此更少部分的互连接由WB提供，所以可降低WB尺寸以及成本。
在实施例中，超级芯片仅具有互连线。在其它实施例中，超级芯片具有其它电路，例如存储器缓冲器、开关、并联串联转换器以及串联并联转换器以及其它可能的型态。
在实施例中，可取得下列优势：
-相较于具有导通孔(TSV)的一中介层，超级芯片110N可不具有TSV，以允许更高产量以及较低成本的(具有多个不同功能的芯片的)大型多功能整合。
-高频宽、低功耗、高产量以及低成本。
-对于多功能行动MCM积体光学、感测器以及微机电 (micro-electro-mechanical,MEMS)系统具有优势。
技术特征如下：
-MCM中的一超级芯片贴附至多个平面芯片上。
-在各芯片上的复数个IO从空间上分割成两群组A以及B。各平面芯片的群组A通过在超级芯片上的高频宽(超细间距以及超高速)互连件，以通讯连接 (在MCM内的)其它平面芯片的群组A。各平面芯片的群组B通过较低速互连件以通讯连接其他元件，低速互连件例如BVA或其它形态的线材或焊料堆叠。
-部分或所有超级芯片以及平面芯片的IO可藉由标准后段(Back End of theLine,BEOL)硅制程以非常高产量制造，不须具有TSV或很小的厚度，所以在晶圆薄化制程中，不会出现扭曲变形的现象。
-超级芯片的IO可通过金属柱体、微凸块、金属对金属扩散接合件或其它适合于高速互连的贴附元件，以贴附至平面芯片的IO上。此贴附件可能比焊料贵，但在实施例中可接受成本较高的贴附件。
在下文中更详细地描述示例性制法。简单地说，在实施例中，芯片在贴附至WB上之前可组合在一起。例如：
1、首先，接合所有平面芯片以形成一重组晶圆。接着，在平面芯片之一个别群组上接合各超级芯片(制程详细描述于下方第8A图至第8D图中)。本文的“重组晶圆”代表一晶圆由多个芯片制成，并可再制造成其它晶圆：这些芯片设于一共用基板(可能在一框架内，可能在一胶带上)上并被包覆(亦即包覆于一模制化合物中)。视需要，多余的模制化合物可接着切除/薄化。在进行下一个制程(例如其它芯片接合至晶圆上)之前，共用基板可移除也可不移除，可能藉由模制化合物将剩余的复数个芯片固定在一起，模制化合物可能为胶带(胶带可或不可移除)或框架(如果使用且无法移除)；此结构称为重组晶圆。请见2013年11 月25日，Jeffrey Gotro在聚合物技术革新部落格(Polymer Innovation Blog)(聚合物的实用技巧以及建议、创新和产品开发的专业知识)上，网址为 http://polymerinnovationblog.com/polymer-challenges-electronic-packaging-part-7-embedded-wafer-level-packaging-process-flow/，所公布的“在电子封装内聚合物所面临的挑战(Polymer Challenges in Electronic Packaging)：第七部分─嵌入式晶圆级封装制程(Embedded Wafer Level Packaging Process Flow)”，通过引用将其内容并入于本文中。此外，请见尚未授权的美国专利公开案案号2014/0335654 (2014年7月8日；发明人：Barth等人)以及案号2012/0168943(2012年7月5 日；发明人：Gan等人)，通过引用将其内容并入于本文中。
2、此外，在贴附芯片至WB上之前，逐一将各平面芯片接合至超级芯片上 (在下方第10A图至第10B图中详细描述其制程)。
在任一形态的制程中，长形直接连接结构(例如柱体或离散导线(DiscreteWire))可形成于芯片110、WB 120或两者上。
在实施例中，芯片通过热介面材料(thermal interface material,TIM)热连接WB。TIM可通过在WB上的通道(通孔)从WB背面引入。
WB 120可具有一凹槽，以容置超级芯片及/或平面芯片。
通常(但非必要)，我们使用“110N”作为超级芯片的代表符号，“110F”作为平面芯片或非超级芯片且非平面芯片的芯片的代表符号。如上所述，一芯片可同时为平面芯片以及超级芯片或两者皆非。
可提供多个MCM，各MCM包含一超级芯片110N以及多个平面芯片110F，此类MCM可通过堆叠、续接(chain)或其他结合方式以结合成一扩展系统(一更大MCM)，在MCM之间具有各种形态的互连件，例如焊料凸块、中介层以及接合线等。示例描述于下方第7A图、第7B 1图以及第7B 2图中。
第3A 1图以及第3A 2图系绘示根据实施例的垂直剖面图；第3A 1图为分解立体图，第3A 2图绘示组合MCM。在这些图式中，两平面芯片110F.1与110F.2 贴附至一超级芯片110N上，以形成一三芯片次模块(three-chip sub-module)204.0。在使用本文中所描述的技术将次模块204.0贴附至WB上之前，可先分别制造次模块204.0。在其它实施例中，次模块并非为分别制造；例如，超级芯片110N 可先贴附至WB上，平面芯片110F.1与110F.2可附设于超级芯片110N的顶部上。(即使超级芯片可贴附至WB上，例如藉由有机高分子粘胶，其未显示于这些图式中，实施上，在实施例中，超级芯片并没有贴附至WB上。)
除了第3A 1图以及第3A 2图的截面图外，平面芯片可贴附至超级芯片110N 上。
部分或所有芯片110F及110N具有芯片110结构(显示于第3A2图的插图 A)。此芯片具有半导体基板320以及额外层330形成于基板320上。IO 210(如果出现，其包含210A及210B)可以为层330之一部分。顶部，亦即层330之一侧，其可以为主动侧，亦即电晶体、电容、电感、电阻、二极体以及其它元件可位于此侧。然而，此电路元件可形成于基板320的中间及/或基板下方，此电路元件具有基板穿孔(TSV，图中未显示)用于互连在芯片的顶部以及底部上的复数个电路元件。特别是，在多个图式中，具有接触垫210的一侧可以为芯片的主动侧，但也可为相对侧(例如，如果IO 210藉由TSV元件连接在主动侧上的电路元件)。
在第3A-1图以及第3A 2图中，超级芯片110N的顶部上以及在背离WB 之一侧上具有IO 210A。超级芯片110N不具有IO210B(亦即不具有直接连接 WB的IO)。超级芯片110N的IO 210A贴附至平面芯片110F的IO 210A上(亦即110F.1与110F.2)。复数个平面芯片110F并列设置，各平面芯片110F重叠于超级芯片110N上，并横向延伸至超级芯片外。平面芯片110F的所有IO 210位于底部；IO 210A藉由焊料、导电或异方性导电胶、扩散接合件或其它技术，以贴附至超级芯片110N的IO 210A上。如果贴附件334为分离元件时，贴附件以 334示意性显示；但在扩散接合的情况下，则没有分离的贴附件。在相同MCM 中，复数个贴附件334可以为相同或相异形态。
WB 120包含藉由导线344互连的复数个接触垫340。长形直接连接件350 形成于复数个接触垫340上。连接件350的顶端贴附至平面芯片110F的IO 210B 上。贴附方式可藉由焊接或上述其它应用于贴附件334的技术。长形连接件350 可以为一接合件线(例如，由铜或上述其它材料制成的BVA)，或可以为藉由图案化在光阻(图中未显示)上的孔洞以光刻方式形成的一线材，并藉由一导体(例如铜或其它金属)填充此孔洞；请见美国专利申请案申请号14/250,317，申请日2014 年4月10日(第一发明人名字：Cyprian Uzoh)，标题为“具有至少一焊孔阵列的晶粒堆叠(Die Stacks with One or More Bond Via Arrays)”，通过引用将其内容并入于本文中。连接件350也可以上述之一焊球、一焊接线或复数个焊球之一堆叠。焊料具有低于铜或其它材料的低熔融温度，例如450℃以下，焊料可使用于上述线材，但这些线材也可由低熔融温度材料制成。不同连接件350可以为相同或相异的形态。显然地，连接件350的长度大于超级芯片110N的厚度。
在实施例中，针对特定或所有连接件350，各连接件350必须为垂直的，亦即沿垂直于WB及/或芯片110F的底面的一直线延伸。然而，例如，针对焊料堆叠，连接件的厚度通常是可以改变的。非垂直直线连接件也可使用，例如倾斜连接件。连接件可以为非直线的，例如弯曲的。
如第3A 1图所示，在实施例中，连接件350的基部藉由模制化合物360包覆(例如介电有机聚合物，例如环氧树脂，可具有填充物)。连接件350的顶端突出至密封材料360外。为了限制密封材料360的高度使其不覆盖连接件350的顶端，密封材料可藉由薄膜辅助塑模制程(film assisted molding process)形成，此制程在模制工具的凹穴中提供穿透一薄膜的连接件350的顶部，请见尚未授权的美国专利公开案公开号2014/0220744(2014年8月7日；发明人：Damberg等人)，通过引用将其内容并入于本文中。然而，亦可使用其它技术，例如包覆整个线材350并接着藉由移除顶部的密封材料以显露该等线材。移除方式可以为化学蚀刻法(chemical etch)、粒子喷砂法(particle blasting)、雷射剥离法(laserablation)或其它可能的方法。
如果连接件350为长的时，超级芯片110N可以为厚的。例如，BVA连接件350的高度介于0.1mm至1mm的范围，但高度也可能更大或更小。
额外的模制化合物(例如底层填料，图中未显示)可引入以包覆连接件350 的顶端，可能在贴附至平面芯片110F上之后进行。更进一步，粘胶(图中未显示，可能为具有或不具有填充物的有机高分子树脂)可出现于超级芯片110N下方，以将超级芯片粘附于WB 120上。额外的底层填料(图中未显示)可使用于平面芯片110F以及超级芯片110N之间，以包覆贴附件334。
第3B-1图(立体分解图及垂直剖面图)以及第3B-2图(非爆炸图及垂直剖面图)显示一相似结构。然而，连接件350初始形成于平面芯片110F(在IO 210B 上)上，而非WB上。
在第3B-1图以及第3B-2图中，密封材料360也初始形成于平面芯片110F 上，但这是非必要的。例如，在贴附芯片110至布线板上之后，可提供密封材料。
如第3B-2图所示，连接件350形成于平面芯片110F上，并藉由贴附元件(attachment feature)364以贴附至WB接触垫340上。针对贴附件334及350，贴附件364可以为上述任何形态(焊料以及扩散接合件等)。底层填料368包覆这些贴附件，并填充在密封材料360以及WB之间的空间。视需要，在芯片110 结合至WB上的期间或之后，可同时形成UF368以及密封材料360。直接连接件350具有其对应的贴附件364，并可视为一单一长形直接连接件。在此实施例或本公开内容所描述的其它实施例中，(例如，当连接件350之一部分制造于 WB上而另一部分于芯片上以及两芯片藉由一贴附件(例如364)结合时)，典型连接件350可包含一或多个贴附件(例如364)位于任一端及/或中间。因此，直接连接件350可以由相异形态的直接连接区段构成。
此外，在超级芯片110N以及平面芯片110F之间显示底层填料380。底层填料368与380可以为毛细管形态或非流体形态，并可以为模制化合物、非导电膏、非导电胶或任何其他本发明所属技术领域中所熟知的类型。在本发明所属技术领域中，熟知的典型底层填料为一介电质有机高分子材料，可能为固化树脂，可能具有填充物。
WB 120可包含填充有热介面材料(thermal interface material,TIM)384的通道(通孔)，例如散热膏、金属膏(例如铜)或其它形态。TIM 384也可填充在超级芯片110N以及WB之间的空间。TIM 384的热传导性优于超级芯片110N及/ 或其余WB及/或WB基板(亦即导电导线344以及接触垫340外的WB部分；这些部分承接导线344以及接触垫340)及/或周围及/或与TIM实体接触的表面。视需要，可提供介电质围绕TIM，以使TIM与结构的其它部分电气绝缘。例如，如果TIM为导电铜膏，且如果WB表面以及超级芯片的表面并非为介电质并与TIM实体接触，则介电质可提供于WB表面以及超级芯片的表面上。TIM可将超级芯片110N紧附于WB 120上。视需要，WB导线344可按路线围绕TIM。 TIM也可提供于第3A-1图以及第3A-2图的上述实施例中，并可具有相同的几何图形(例如相同路线位置以及尺寸)。
第3C图相似于第3A2图，但超级芯片110N的底部位于WB120上的凹槽 390中(此凹槽位于WB基板上)。在实施例中，整个超级芯片110N可位于凹槽中。降低连接件350的高度，可提升电性表现，例如在IO 210B上的讯号传输速度提升，及/或讯号电压需求降低。如此，也降低结构的垂直尺寸，并可容许选择更大的连接件350；例如，可使用一单一焊球来进行贴附。底层填料以及密封材料未显示于图中，其可省略或当有需求时可使用，例如使用于上述的实施例中。反之亦然，凹槽390可提供于第3A图以及第3B图(亦即第3A1图、第 3A2图、第3B1图及第3B2图)的实施例中。
本发明的优势在于，在实施例中，所有芯片110仅在一侧(顶部或底部)上具有IO，且不包含TSV。
在第3D图中，平面芯片110F(110F.1、110F.2以及其它可能的此类芯片)设置于超级芯片110N下方以及WB上方(WB可如上述实施例；为简化起见，图中未显示其互连件344)。当超级芯片110N的IO 210位于底部时，平面芯片110F 的顶部上具有IO 210。平面芯片110F的IO 210A贴附至超级芯片110N的IO 210A上。平面芯片110F的IO 210B藉由离散接合线394以连接WB接触垫340。超级芯片110N的IO 210B可藉由上述任何种类的长形直接连接件350(例如BVA) 以直接连接WB。这些连接件350可初步形成于超级芯片110N、WB或两者上，视需要，这些连接件350可藉由密封材料360(例如模制化合物)包覆。它们横向设置于复数个平面芯片110F之间(设至芯片110F.1的右侧以及芯片110F.2的左侧)，及/或它们可设于任何其它位置。
平面芯片110F藉由粘胶384贴附至WB上，此粘胶384可能具有高导热性 (可能为TIM，导热性高于WB及/或平面芯片及/或其周围环境)。
如果连接件350为长形的，则平面芯片110F可以为厚的。
第3E图相似于第3D图，但在个别芯片110F.1与110F.2的顶部上具有额外芯片110F.3与110F.4。如第3D图所示的平面芯片110F.1与110F.2，但在顶部上具有额外IO 210C贴附至个别芯片110F.3与110F.4的IO 210上。在实施例中，没有使用TSV，所有IO(接触垫)210仅位于各芯片的一侧上。
第4A图、第4B图以及第4C图绘示另一MCM在不同的制程阶段。如第 4C图所示，MCM具有位于WB120上方的晶粒110的四阶(四层)：第一层具有超级芯片110N，第二层具有平面芯片110F.1与110F.2，第三层具有110F.3与 110F.4，第四层具有芯片110F.5与110F.6。在本实施例中，可具有任意数量的层级，在各层可具有任意数量的芯片，制程可相似于上述其它实施例的制程。第 4C图的MCM包含贴附至超级芯片110N上的两个芯片堆叠；芯片110F.1、110F.3 及110F.5的堆叠；芯片110F.2、110F.4及110F.6的堆叠。在本实施例中，可具有任意数量的芯片堆叠，在各堆叠中可具有相同或不同数量的芯片。在第4C图的MCM中，超级芯片110N位于芯片110F下方(如第3A2图及第3B2图所示)，但超级芯片110N可位于芯片110F上方。更进一步，在本实施例中，可具有任意数量的超级芯片，各超级芯片贴附至多个其它芯片上。
在实施例中，首先，先制造第4A图的结构，接着处理所取得的第4B图的结构，接着将取得第4C图所示的结构。第4A图的结构具有最初的两阶芯片110。超级芯片110N藉由粘胶384紧附于WB 120上。如第3A2图所示，设置平面芯片110F.1与110F.2。在超级芯片110N中，所有IO位于顶部上，没有任何IO 直接连接WB，并且可能没有TSV。超级芯片的IO 210A贴附至位于芯片110F.1 与110F.2的底部上的IO 210A上(此相似于第3A2图)。这些贴附件可以为上述的贴附件334。超级芯片110N的IO 210C藉由接合线394，以连接位于110F.1 与110F.2的顶部上的IO 210.T。芯片110F.1与110F.2的顶部上具有额外IO 210.T，随后，直接连接下一层芯片110F.3与110F.4(第4B图)。IO 210.T能以任何期望方式形成。例如，芯片110F.1与110F.2可具有第3A2图的插图A所示的结构；层330可位于各芯片的顶部、底部或两者上。例如，接触垫210.T可以为一重分配层(RDL)的一部分，此重分配层(RDL)形成顶层330之一整体或一部分上。基板320S可包含基板穿孔(through-substrate,TSV)，以连接芯片的接触垫210.T至芯片的底部接触垫210A及/或210B(如第3A图所示，接触垫210B藉由长直接连接件350以直接连接WB)。一示例性芯片架构适用于第5图所述的芯片110F，芯片110F如插图B。
第4A图的结构能以第8A图至第10B图的下述方式或其它方式形成。
接着，第三层芯片110F.3与110F.4(第4B图)贴附至第二层芯片110F.1与 110F.2上。特别是，芯片110F.3与110F.4的底部IO 210.B贴附至个别的第二层芯片110F.1与110F.2的顶部IO 210.T上。贴附件如上述的贴附件334。第三层芯片110F.3与110F.4的顶部上具有IO 210.T。芯片110F.3与110F.4的复数个IO 可使用适用于芯片110F.1与110F.2的相同技术形成。除此之外，第三层芯片110F 具有顶部IO 210.T，此顶部IO 210.T藉由一离散导线394连接第二层芯片110F.1 的顶部IO 210.T；芯片110F.1的另一IO 210.T藉由另一离散导线394连接超级芯片110N的顶部IO 210C。因此，芯片110F.1具有两IO 210T贴附至离散导线 394上；这两个IO 210.T可或不可互连至芯片110F.1内部；这两个IO 210.T也可由一单一IO取代以连接导线394。此离散导线的线路可互连接在任何层及/ 或WB上的芯片。
接着，第四层芯片110F.5与110F.6(如第4C图所示)贴附至第三层芯片110F.3 与110F.4上。特别是，芯片110F.5及110F.6的底部IO 210.B贴附至个别的第三层芯片110F.3与110F.4的顶部IO 210.T上。贴附件如上述的贴附件334。除此之外，第四层芯片110F.6具有顶部IO 210.T，此顶部IO 210.T藉由离散导线394 以连接第三层芯片110F.4的顶部IO210.T。这些离散导线可将在任何层上的任何芯片的复数个顶部IO互相连接及/或连接WB。
第5图绘示相似于第4C图的一结构，其中超级芯片110N的顶部与底部上具有TSV以及接触垫。任何芯片110(110F或110N)可具有此结构，亦即可由半导体(可能为硅)、陶瓷、玻璃、有机材料及/或复合材料及/或其它材料制成，并具有TSV。如第5图的插图B所示，一示例性芯片110(110N或110F)具有TSV510。此芯片相似于第3A-2图的插图A，但包含穿过半导体或其它基板320的TSV 510 并提供底部接触垫210(此芯片也可反向置放；在插图A或B的芯片方位不一定代表在其余图式中的芯片方位)。在插图B的TSV 510的顶部藉由在层330上的电路(图中未显示)以连接顶部IO210。如果基板320并非为介电质，可从通孔510 提供一介电质以使基板320绝缘。在插图B中，IO 210位于TSV的底端。在其它实施例，TSV的底端无法提供IO，而是在底部的额外层上(相似于顶部上的层 330)提供底部IO 210，并将底部IO与TSV的底端相连接。其它芯片/中介层也可使用；例如，TSV可以为垂直的(如插图B所示)或非垂直的，例如可以为弯曲的，如以积层基板为基底的中介层。层330可省略。
超级芯片110N的底部IO 210B贴附至WB的接触垫340上；贴附件520 可以为针对贴附件334的上述任何形态(焊料以及扩散接合件等)。
长形连接件350的长度至少等于超级芯片110N以及贴附件520所结合的高度。在实施例中，在WB 120上，可形成类似第3C图的凹槽390的一凹槽，以缩短连接件350。相似的凹槽可使用于本文所描述的其它实施例中。
WB 120的顶部与底部上可具有芯片以及MCM。如第6A图以及第6B图所示，WB 120为一中介层(“ITP”)。第6B图为俯视图，第6A图绘示沿着第6B 图的线段A-A的一垂直剖面图。在此具体示例中，仅有一MCM 204.0贴附至 ITP120的顶部上，仅有一MCM 204.0贴附至底部上，两MCM皆如第3A2图所示。然而，任何数量的芯片或MCM皆可贴附至顶部以及底部上，不以此为限；例如，在第6C图(垂直剖面图)中，顶部MCM 204.0如第3D图所示(在第6C图中没有离散导线394，但出现于第3D图中)，底部MCM 204.0则如第6A图所示。在其它示例中，多个MCM可提供于相同或不同的顶部以及底部上，例如，部分MCM可如第3A2图所示，其它部分MCM可如第4C图所示或其它种类。
在6A图至第6C图中，ITP 120具有TSV 510、顶部接触垫340’以及底部接触垫340”。接触垫340’贴附至MCM 204.0(例如IO 210B)的顶部与底部上。接触垫340”可贴附至其它电路元件上，如下述。视需要，ITP的TSV 510以及其它可能的导电线(图中未显示，例如位于顶部及/或底部上的RDL)以一期望形态互连ITP的顶部及底部接触垫340(亦即340与340”)，进而互连顶部MCM 或芯片以及底部MCM或芯片。ITP 120可具有任何结构，例如第5图的插画B所述的结构或其它中介层结构。特别是，ITP120能以半导体、玻璃、有机、陶瓷或其它种类基板作为基底，其可为粗糙的或不为粗糙的。
第7A图绘示使用接触垫340”互连不同的MCM的一可能的示例；接触垫 340”可如第6A图至第6C图所示，或可以为能贴附至其它MCM上的任何其它 MCM接触垫。在第7A图中，四个MCM 204的形态如第6A图至第6B图或第 6C图所示为彼此串列连接；各MCM 204的接触垫340”贴附至相邻的MCM 204 的接触垫340”上。各MCM204可具有直接连接其它电路的额外接触垫340”，其连接可能是藉由接合线394。至少一MCM 204可具有第6A图至第6C图所示的其它架构。
在另一示例中(第7B.1图绘示沿第7B.2图的俯视图的线段B-B的一垂直剖面图)，不同的MCM 204的接触垫340”藉由长形连接件350’直接连接另一布线板120’的接触垫340(例如BVA、焊料堆叠或其它上述的种类)。WB 120’具有导电线(图中未显示，如第3B2图所示的344)以一期望形态互连WB的接触垫 340。在第7B.2图的示例中，四个MCM 204贴附至WB120’的顶部上，但任何数量的MCM204皆可贴附至WB 120’的顶部与底部上。结合的MCM标记为204’。视需要，这些MCM204’可更进一步使用上述技术互相连接，亦即ITP 的接触垫340或不同模块204与204’的WB 120与120’可相互结合。如第7B1 所示的粘胶384，其贴附MCM 204的底部次模块204.0至WB 120’上，但在实施例中没有使用粘胶。密封材料以及底层填料在图中未显示，但可使用。
WB 120可具有贴附至接合线或其它离散电路元件上的其它接触垫340(图中未显示)。
第8A图至8D图绘示一示例性MCM制程。在此示例中，MCM如第3A2 图所示，但此制程可使用于上述其它MCM等。
如第8A图所示，芯片110F.1与110F.2藉由模制化合物820接合，以形成一重组晶圆810。例如，请见上述公开案，Jeffrey Gotro在聚合物技术革新部落格(聚合物的实用技巧以及建议、创新和产品开发的专业人员)上所提出，网址为http：//polymerinnovationblog﹒com/polymer-challenges-electronic-packaging-part-7-embedded-wafer-level-packagi ng-process-flow/，所刊登的“在电子封装内聚合物所面临的挑战(Polymer Challenges in Electronic Packaging)：第七部分─嵌入式晶圆级封装制程 (Embedded Wafer Level Packaging Process Flow)”，通过引用将其内容并入于本文中。此外，请见尚未授权的美国专利公开案案号2014/0335654(2014年7月8日；发明人：Barth等人)以及案号2012/0168943(2012年7月5日)，通过引用将其内容并入于本文中。模制化合物820可以为介电质，并可以为环氧树脂类 (epoxy-based)或其它有机高分子材料，例如具有有机或无机添加物的树脂，可能为有机或无机硬颗粒(hard-particle)填充物或其它材料。为了形成重组晶圆810，芯片110F设置于一通用基板或框架(图中未显示)上，可能设置于一粘着胶带上 (图中未显示)；接着，粘性或液态模制化合物820沉积于芯片上并接着固化。如果需显露接触垫210或有任何其它目的时，可藉由抛光或其它手段移除多余的模制化合物820。
重组晶圆810可包含两个以上的芯片110F，例如在第2B图的实施例中的四个芯片110F。针对第4C图的MCM，晶圆810可仅包含第二阶芯片110F.1 与110F.2，或仅包含第三阶芯片110F.3与110F.4，或仅包含第四阶芯片110F.5 与110F.6。晶圆810可包含不同厚度的芯片110F及/或可包含位于不同高度的芯片。如上所述，平面芯片110F可由一MCM取代；例如，在第7B2图的情况下，在所有四个MCM204贴附至WB 120’以及其它可能元件上之前，四个MCM 204 可分别制造，并设置于一单一重组晶圆810上。
视需要，可在重组晶圆810的一部分的芯片110F的部分或所有IO210上制造适合的连接结构334(例如焊料凸块、UBM以及铜柱等)。在芯片设于重组晶圆上之前，可形成部分或所有此类结构(例如铜柱或UBM)。视需要，在晶圆810 上可形成其它电路(例如RDL，图中未显示)。在第8A图中，所有IO藉由芯片 110F提供，但部分或所有IO 210可藉由此类额外电路(例如RDL)提供；此电路的IO210也可连接芯片的IO。
晶圆810可仅包含一芯片110F，或仅包含一MCM。
当形成重组晶圆810时，其它芯片或MCM贴附至晶圆810上。在第8B图的示例中，超级芯片110N的IO 210A贴附至重组晶圆的IO210A上，亦即贴附至芯片110F.1与110F.2的IO210A上。多层芯片或MCM可贴附至重组晶圆810 的顶部及/或底部上。例如，针对第4C图的模块，重组晶圆可与芯片110F.3与 110F.4一起形成，接着芯片110F.5与110F.6贴附至晶圆的顶部上，芯片110F.1、 110F.2及110N可贴附至底部上。在实施例中，芯片仅贴附至顶部上，以简化制程；例如，针对第4C图，重组晶圆可仅包含芯片110F.5与110.6，其它所有芯片110F与110N仅贴附至晶圆的底部上。
视需要，可沉积底层填料以及密封材料(第8B图绘示UF 380位于超级芯片 110N以及芯片110F之间)。
重组晶圆可包含多个MCM结构的芯片，并可在任何阶段被切割。例如，如果制造第3A2图的多个MCM204，则接着在第8A图的阶段的重组晶圆可包含各MCM 204的芯片110F.1与110F.2。模块或次模块可在任何阶段与重组晶圆相分离，例如在第8D图的阶段或在较早制程阶段的后续制程阶段中，执行分离晶粒的程序。
例如，在第8B图的阶段后，次模块204.0可互相分离(藉由切割重组晶圆或其它技术，例如上述美国专利专利号8,772,087所使用的技术)。
视需要，可分别制造WB元件，如第8C图所显示之一示例：在此示例中， BVA或其它长形连接件350形成于WB的接触垫340上；结构350的底部藉由模制化合物360包覆(使用薄膜辅助模制(FAM,film assist molding)或其它制程形成)。连接件350突出于模制化合物上方。可使用焊料堆叠及/或其它形态的直接连接件，利用或不利用一模制化合物。在实施例中，没有使用WB的接触垫340 之外的连接结构。
接着(第8D图)，第8B图的结构贴附至第8C图的结构上：次模块204.0的 IO 210B通过连接件350直接连接个别的接触垫340。视需要，可接着移除或切除模制化合物820。
重组晶圆技术的重复应用可使用于形成复杂的MCM。例如，针对第7B1 图以及第7B2图的MCM 204’，各次模块204.0可使用上述重组晶圆技术形成。接着，在利用或不利用重组晶圆的情况下，可形成各模块204，但不具有长形连接件350’。接着，四个MCM 204可设置于一重组晶圆上，导线或焊料堆叠350’可形成于接触垫340”上，重组晶圆可贴附至WB 120’上。其它变化是可能的。
上述重组晶圆形态技术可用于简化多个MCM在彼此顶部上的堆叠。第9A 图至第9E图绘示一示例，第9A图相似于第8A图：平面芯片110F.1与110F.2 以及可能的额外芯片藉由模制化合物820接合于一重组晶圆上。如上所述，芯片的IO可藉由一RDL重新分配，在第9A图中，平面芯片具有通过RDL8 90(第 9B图)连接其它IO的IO 210X。平面芯片110F也具有贴附至超级芯片110N(第 9C图)上的IO 210A。层820可具有一平坦顶面，此平坦顶面可与任何平面芯片 110F的顶面共平面，或者高于或低于任何平面芯片110F的顶面。复数个平面芯片的顶面可为共平面或不共平面。
RDL 890(第9B图)形成于重组晶圆810的底部上(“底部”以及“顶部”用语请参阅图式所绘示的结构，但在制造或使用此结构的期间，此并不一定为实际方位)。RDL的电路包含IO 210Y.B位于底部上的复数个IO 210Y.B以及位于 RDL的顶部上的复数个IO 210Y.T(与模制化合物820实体接触)，视需要，RDL 的电路包含互连IO 210X、210Y.T及210Y.B的导线890L。在本实施例中，RDL 890不覆盖接触垫210A，以使适用于贴附至超级芯片110N(第9D图)上的接触垫210A维持显露。在其它实施例中，至少一IO 210A连接RDL的IO 210Y(亦即210Y.T及/或210Y.B)。在此描述中，除非另有注意事项，否则任何IO 210可快或慢，且可连接或不连接一超级芯片或一平面芯片。
如第9C图所示，导电封模穿孔(through mold via,TMV)894形成于模制化合物820上，以到达IO 210Y.T。TMV可藉由或不藉由习知制程形成，例如Pagaila 等人在2014年9月2日发布的美国专利专利号8,822,281所揭露的内容，通过引用将其内容并入于本文中。也可使用其它制程。例如，在实施例中，为了形成TMV，藉由模制化合物820的机械钻孔、雷射钻孔或光微影图案化 (photolithographic patterning)，以在IO 210Y.T上的模制化合物820上形成穿孔，但没有使用光罩或其它制程。此些孔洞可以为垂直的，具有垂直或倾斜的孔壁，但孔洞也可以为倾斜的。接着，藉由电镀(electroplating)、无电镀(electrolessplating)、喷墨印刷(ink-jet printing)、模板印刷(stencil printing)、焊接波(solderwaving)或其它制程，以沉积导体894于孔洞中，导体894例如金属。TMV 894 的顶端可使用作为贴附至其它电路元件的IO，其它电路元件例如芯片、MCM 或离散电路元件；这些IO以894C示意性显示于图式中。此外，至少一额外层(图中未显示)包含可沉积于其顶部上的导电层，以提供至少一IO 894C以及互连件 (图中未显示)，此互连件将IO 894C与TMV 894的顶端相连接。此额外层可形成一RDL。在实施例中，TMV 894突出于模制化合物820上方。例如，导体894 可沉积于孔洞中，以使其不突出于模制化合物820上方，但模制化合物820可接着凹陷(例如蚀刻)以形成TMV 894凸部。在其它实施例中，在沉积导体894 期间，藉由上述任何制程形成TMV凸部；需要足够长的沉积时间以形成凸部。在其它实施例中，TMV894没有突出于模制化合物层820的顶面外，但与此顶面齐平或凹陷于此顶面下方。
请再次参阅第9D图，至少一超级芯片110N贴附至结构上；超级芯片110N 的顶部IO210A贴附至平面芯片110F的底部IO 210A上。贴附件以334显示，其可以为焊料、扩散接合件、导电或异方性导电胶(可能为有机高分子)或其它可能的形态。
接着(第9E图)，例如藉由旋转涂布、模制或其它制程，以在结构的底部上形成介电质底部填充/密封物898，以包覆贴附件334并覆盖RD L890的底面。层898可以为一介电质模制化合物，可能为具有填充物的有机高分子树脂。层 898可或不可具有一平坦底面，此平坦底面可位于芯片110N上方或下方，或与任何至少一超级芯片110N的底面共平面。在实施例中，密封材料898的底面位于所有超级芯片的底面下方。
TMV 902形成于模制化合物898上，以端接至底部接触垫210Y.B上。TMV 902可藉由上述适用于TMV 894的任何技术形成。TMV 902的底端可凹陷于密封材料898内，或与密封材料的底面共平面，或突出于密封材料的底面外。此底端为贴附至其它电路的IO；此IO以902C示意性显示于图式中。或者，至少一额外层(图中未显示)包含可沉积于其底部上的导电层，以提供至少一IO 902C 以及互连件(图中未显示)，此互连件将IO 902C与TMV 902的底端相连接。这些额外层可形成一RDL。
其它MCM、芯片或离散电路可贴附至IO 894C与902C上，以形成堆叠模块。例如，第9E图的形态的多个MCM可便利地以其IO 894C与902C相互堆叠以及结合。任何数量的此类结构可相互堆叠；因此，可提供高扩展性。
第10A图以及第10B图绘示另一示例性制程。在此示例中，制程形成相似于第3B2图的MCM 204的一MCM 204，但此制程可适用于上述其它MCM等。此制程单独制造一次组件204.0，而不利用一重组晶圆。
特别是，如第10A图以及第10B图所示，超级芯片110N设于通过真空固持芯片的真空平台(vacuum stage)910上。超级芯片的顶部上具有IO 210。真空平台加热至所需的一温度，以贴附平面芯片110F的IO 210A至超级芯片110N 的IO 210A上。贴附方式可以为焊接、扩散接合、导电或异方性导电胶或适用于贴附件334的上述其它技术。贴附件使用来自真空平台910的热能。贴附方式可一次贴附一芯片110F或同时贴附多个芯片110F。可贴附多层芯片(例如，适用于第4C图的模块)。
在第8A图至9E图的重组晶圆方法上的此机制的一优点在于，可更简单对准平面芯片110F以及超级芯片110N，特别是，在第8A图至第9E图的重组晶圆制程中，复数个平面芯片在贴附至超级芯片上之前会先互相固定在一起，所以在重组晶圆上的平面芯片的位置必须匹配贴附前的超级芯片110N的IO 210A 的布局。在第10A图中，各平面芯片分别对准超级芯片，而不受限于其他平面芯片的位置。
当次模块204.0的芯片互相贴附时，芯片组件移出真空平台并倒置，以在第 3B1图的上述芯片110F的接触垫210B上形成长形连接件350。此外或除此之外，例如针对第3D图的MCM，当芯片固持于平台910中时，连接件350可提供于超级芯片110N及/或其它芯片上。在将芯片组件移出真空平台之前或之后，可如上述，沉积密封材料360以及底层填料380。例如，如第3B1图以及第3B2 图或其他图式中所述，提供WB120以及TIM384，模块204.0贴附至WB上。
如第11A图所示，真空平台910可具有袋部1110，以容置一或复数个超级芯片110N。针对不同的超级芯片，可提供相同或不同深度的复数个袋部。当超级芯片设于袋部内并藉由真空固持于一位置上时，平面芯片110F(第11B图以及第11C图)对准(复数个)超级芯片。部分平面芯片110F可横向延伸至超级芯片以及袋部1110外，使得平面芯片至少局部地藉由袋部1110外的平台910的一部分支撑。
在超级芯片或平面芯片设于真空平台910上之前，真空平台的顶面可被一离型薄膜(thin release film)(图中未显示)覆盖，以利于芯片互相贴附之后被释出。
在第11B图以及第11C图的机制的实施例中，在平面芯片设置于超级芯片上之前，平面芯片的底面由一粘胶层1120覆盖，例如有机高分子层，以在平面芯片以及超级芯片的IO 210A之间不形成一接合的情况下，贴附平面芯片至超级芯片上。在本实施例中，在将芯片组件从真空平台910上移除之后，(使用热能)进行IO接合。因此，在实施例中，真空平台910不会产生热能，或仅产生足以固化粘胶1120的低温热能。如此一来，在实施例中，加热组件以接合IO可在一较低温度下执行及/或藉由更局部地加热方式实现(例如，在IO区域上执行雷射冲击(laser impinging))。
粘胶1120可作为助焊剂使用(例如，如果藉由焊料进行贴附时)。例如，粘胶1120可以为具有粘性的助焊剂，其可与自动沉积(Auto-Dip)系统一起使用，此系统例如从Manncorp在美国宾夕法尼亚州(Pennsylvania)的一办公室取得。粘胶1120也可作为底层填料使用。
在第10A图至第11C图的制程中，真空平台910可藉由真空的外的力量固持芯片，例如静电力。
上述各种特征能以任何方式结合。如第12A图至第12D图所绘示之一示例。在本实施例中，次模块204.0制造成如第8B图或第10B图所示，并接着藉由模制化合物1210包覆。如果次模块204.0使用一重组晶圆方法形成(例如，如第8A 图至第8B图所示)，接着模制化合物1210可结合重组晶圆的模制化合物820，或者，在引入额外模制之前，可至少局部地移除重组晶圆的模制化合物以形成层1210。模制化合物层1210可以为适用于上述模制化合物820(第8A图)或底部填充/密封物898(第9E图)的任何材料。模制化合物层1210的顶面与平面芯片 110F的顶面共平面，但在其它实施例中，如第9A图所示，模制化合物1210以及平面芯片的顶面可不齐平。
如图所示，层1210的底面作为位于超级芯片110N下方的一平坦表面，但芯片以及模制化合物的底面不必为平坦或共平面，而可位于彼此相对的任何水平面。
在第9A图中，无法贴附至超级芯片上的平面芯片的IO标记为210X。
如第12B图所示，接着从底部薄化结构，可能使用机械(例如，研磨(grinding) 或精研(lapping))及/或化学机械抛光(chemical mechanical polishing,CMP)及/或其它制程，以薄化模制化合物1210以及可能的部分或所有超级芯片110N，以提供一平坦底面。
应当注意的是，在实施例中，大部份模制化合物1210围绕芯片110F设置，而非位于芯片上方或下方，因此，在固化期间，模制化合物仅会导致芯片110F 小幅度弯曲。
接着(第12C图)，移除平面芯片下方的模制化合物1210，以显露平面芯片的接触垫210X以及可能的附近区域。如第9B图所示，RDL 890形成于这些区域上，以将平面芯片的IO210X与RDL的顶部IO 210Y.T与底部IO 210Y.B相连接。可使用第9B图中的上述相同制程。
接着(第12D图)，如第9C图中的上述，通过模制化合物1210形成TMV 894，以到达接触垫210Y.T。如第9C图中的上述，IO 894C可藉由TMV 894的顶端或额外电路形成于TMV上，额外电路例如一RDL。可执行上述其它制程。特别是，复数个额外MCM可利用其贴附至IO894C上的IO，以堆叠于彼此顶部上。例如，第12D图的形态的复数个MCM能利用其IO 894C以及IO 210Y.B，以相互堆叠于彼此上方并相互结合。
上述各种组件有许多实际的应用。例如，在实施例中，提供生医装置1310(第 13图)执行医疗监控。装置1310可以为植入一病人(人类或动物)体内的种类，或可以为穿戴于一病人的身体上的一穿戴装置，例如手腕、脚踝以及腰部等。生医装置1310可包含下列各部分，这些部分可作为至少一芯片实施：
-至少一感测器芯片1314。
-控制芯片1318(包含具有用以执行电脑指令的一指令执行单元的一电脑；可能也包含用于执行指令以及资料储存的存储器)。
-存储器芯片1322，由控制器使用(以储存资料及/或电脑指令)。
-资料库芯片1326。此可仅为存储器，或可以为具有处理电路(例如电脑处理器或其它形态)的存储器，此处理电路接收资料库管理指令(例如储存、读取以及修正)以及执行指令，并视情况回传资料及/或状态指示元。
-警示芯片1330。
-致动芯片1334。
-电池芯片1336(电源供应器)，可能具有参考电压产生器以及其它相关电路，例如：电容及电感，其用以使电压平滑；以及低电池电量警示讯号的产生器，此讯号可传输至控制器1318或部分其它芯片。
-网络通讯芯片1338。
在本实施例中，可具有多个各种芯片，例如多个电池芯片1336或多个警示芯片1330等。反之亦然，不同种类的多个芯片可合并至一单一芯片内；例如，警示芯片以及控制芯片可由一单一芯片取代。在另一示例中，当其它警示器在多个分离芯片上时，控制器1318以及存储器1322在一单一芯片上；及/或控制器以及部分警示器1330在一单一芯片上。多芯片的任何组合可合并在一起。
感测器芯片1314测量病人的脉博速率、血氧浓度、血糖浓度及/或其它生物测定以及可能的非生物测定参数。示例性感测器描述于下列专利中，通过引用将下列专利并入于本文中：尚未授权的美国专利公开案案号 2015/0172893(2015年6月18日；申请人：St.Germain等人)；案号 2015/0178456(2015年6月25日；申请人：Stransky-Heilkron等人)；案号 2015/0193595(2015年7月9月；McNamara等人)。任何具体感测器的示例形态并非用以限制本发明。
控制芯片1318从一或复数个感测器芯片接收这些量测值，并分析与储存于资料库芯片1326上的一般公共医疗统计数据以及病人的病史相关的这些量测值。
如果分析指出一警示状态，控制芯片1318依据此分析传送讯号至警示芯片 1330，警示芯片1330产生一警示(视频及/或音频)，以藉由音响或显示器警告病人或病人的照护者。此外，如果分析指出一警示状态，接着控制器传送适当的讯号至致动器1334，以导致致动器释出药品(如果致动器为微机电系统 (micro-electro-mechanical,MEMS)时，药品可储存于致动器内部，或药品可容置于一分离容器内，此容器(藉由有线或无线)连接致动器且被致动器激活)。控制器也将这些测量值以及控制器所采取的相关于警示及制动器的动作记录于储存有病人的病史的资料库芯片1326内。在资料库1326以及网络1340之间，网络通讯芯片1338提供一网络介面(可能为无线)(网络1340可以为任何适合的种类，可能包含网际网络)。网络1340连接装置1310至外界，可能包含允许病人及/ 或医疗人员与装置1310互动的一电脑系统1350。(电脑系统1350可包含至少一处理器1360、存储器1362以及周边装置1364，此存储器1362储存处理器所执行的电脑程式以及储存处理器使用及/或产生的资料，周边装置1364例如键盘、滑鼠、触控萤幕、显示器及/或其它习知或待发明的形态。)控制器依据感测器资料纪录于资料库1326中的病史事件，可使用网络1340以通过芯片1338从资料库1326传输至电脑系统1350，从外部资源(例如从医疗测试或医生的检查) 取得的公共医疗统计资料以及病人的病史资料可通过芯片1338从电脑系统1350 传输至资料库1326。
在实施例中，控制器1318实施作为一超级芯片。部分或所有存储器芯片 1322、感测器芯片1314、资料库芯片1326、警示芯片1330、致动器芯片1334、网络芯片1338以及电池芯片1336可实施作为平面芯片贴附至控制器超级芯片上(可能使用第3A2图、第3B2图或上述任何其它机制)，或作为多个芯片堆叠贴附至控制器超级芯片上(例如，如第4C图或第5图所示)。因此，在实施例中，当其余芯片可堆叠于控制芯片或平面芯片上(例如，如第3E图、第4C图、第5 图、第8D图、第9E图(利用芯片贴附至TMV894或902上)或第12D图)时，任何数量的此类芯片可实施作为平面芯片贴附至控制器超级芯片上。可使用也可不使用WB。如果使用WB(可能为粗糙WB)，芯片堆叠可贴附至WB上，并与控制芯片以及其平面芯片并列设置。此额外的芯片或芯片堆叠(亦即控制器以及其平面芯片外的芯片或芯片堆叠)可组合为一分离MCM或多个MCM，具有或不具有各自的WB(例如，如第6A图、第6C图或第7B1图所示)。因此，在实施例中，如果电池的电源、接地、参考电压以及低电池电量警示可具有低速要求时，电池芯片1336贴附至粗糙WB120上，亦即允许较缓慢传导至系统的其余部分(通过WB线344以及长形连接件350)。电池芯片的讯号可通过装置的其它芯片提供至装置1310的部分芯片。在另一示例中，在实施例中，网络通讯芯片1338贴附至粗糙WB上，但此网络通讯芯片1338并非为控制/平面芯片MCM 之一部分。电池芯片1336、网络通讯芯片1338及/或其它芯片或MCM可利用其平面芯片贴附至WB的相同侧上以作为控制器，或贴附至WB的相对侧上(例如，如第6A图所示)；这些MCM可贴附至一分离WB上(例如，如第7A图所示)。具体贴附架构可依据装置1310的期望尺寸(例如不同于一穿戴装置尺寸的一可植入装置)以及可能依据其它因素(例如速度需求)选择。能达成快速运作，部分是因为在感测器1314以及控制器之间的高速贴附件可允许高频取样，以及可视对使用寿命产生威胁的情况处理感测器的输出，再者，封装为小巧易携带的且具有低功耗，故适用于行动应用程式。然而，本发明并不受限于行动应用程式。
应当注意的是，在实施例中，如第3A2图的实施例具有优势的，因其允许感测器芯片设于MCM四周，以由感测器感测MCM所接触的环境。在另一可能的实施例中，如第3E图所示，芯片110F.3及/或110F.4包含感测器以及芯片110F.1 及/或110N及/或110F.2作为一控制器。
此外，在另一可能实施例中，如第3E图所示，芯片110F.3包含感测器，芯片110F.1包含致动器，芯片110F.4为一网络通讯芯片，芯片110F.2包含资料库，芯片110N作为一控制器。在此，针对即时资料传输，网络通讯芯片110F.4 藉由高速贴附件(藉由面对面接合形成最短的可能连接件)连接资料库芯片 110F.2。
第2A图至第12D图中描述其它可能的实施例。更进一步，任何芯片可由 MCM取代。例如，感测器芯片1314可由下列芯片的堆叠取代：(i)感测器芯片，用以产生表示生物测定或其它参数的类比讯号，以及(ii)类比数位转换芯片，用以数位化类比讯号并将其提供作为感测器输出。
另一可能应用为气体辨识装置1410(第14图)，适用于安全监控。装置1410 可结合于一更大的移动装置，例如行动电话及/或玩游戏装置及/或其它形态的行动或非行动装置。在实施例中，气体辨识装置1410检测个人或危险环境状态。
例如，在实施例中，装置1410包含感测器芯片1314，用以感测环境气体以及提供连续感测器讯号样式--“特征点(fingerprint)”表示气体成分。示例性感测器为恒温半导体，其电阻基于特定气体的吸收而改变；例如，请见美国专利专利号4,088,986(1978年5月9日；Boucher)，通过引用将其内容并入于本文中(本发明非以此种感测器为限)。控制芯片1318(可能为具有一执行单元的一电脑，此执行单元执行控制器的晶载存储器单元(on-chipmemory)及/或一分离存储器芯片1322内所储存的电脑指令)采用此特征资料，并将此特征匹配资料库芯片1326 内所储存的(已知气体的已知特征资料)。例如，在人员辨识的情况下，已知特征资料可包含装置操作者以及操作者的家人/朋友所散发的气味；以及可包含歹徒及/或可疑分子所散发的气味，例如从警方取得的警告记录。因此，控制器可辨识陌生人(无法与资料库1326匹配的气味)及/或一已知歹徒或可疑分子的气味。如果检测到这些气味，控制器传送一警告信号至警示芯片1330，警示芯片1330 中断在行动装置上的游戏及/或电话交谈及/或其它功能，并发出声音及/或显示以警示装置操作者，即使操作者正忙碌于游戏、电话交谈或其它功能。选择性，例如当识别一可能危险人员或无法辨识气味时，控制器1318也激活一防护芯片 1338(无线或通过一线路连接)传送一信号至电击棒(电击枪)1350，以允许棒体适当地充电以供装置操作者使用于自我防卫。如第13图所示，电池芯片1336提供电源、地面及/或参考电压及/或低功率警示至其他芯片。视需要，网络通讯芯片(如第13图所示的1338)可提供用于警示警方或其它人员，及/或用以接收装置 1410内所储存的气体特征、电脑程式及/或其它资料。如第13图中所述，各芯片可分割成多个芯片(例如可以为多个感测器芯片1314)，或芯片可合并成一单一芯片。所以在实施例中，控制芯片1318通讯连接至少六种芯片--例如感测器 1314、资料库1326、警示器1330、防护器1338以及存储器1322--适用于以高速即使执行安全监控。
在实施例中，气体辨识装置1410为电击棒1350之一部分。
此类气体辨识装置可由第2A图至第12D图的上述任何封装实施。例如，当其它芯片通过第13图中所述的WB连接控制器时，控制器可实施作为一超级芯片，其他则芯片为贴附至控制器上的平面芯片，或其他芯片为贴附至控制器上的平面芯片。
实施例提供一光电系统，例如使用于一数位相机或一影像辨识系统，及/或使用于自动飞行设备或自驾载具等。第15图绘示一示例性系统1502的一功能图。此系统包含至少一感测器模块1314，各感测器模块1314将输入光线转换成电子信号；至少一视频处理器模块1520，各视频处理器模块1520执行任何适合的处理，例如影像修补及/或其它型态处理；以及至少一系统界面模块1530(仅有一个出现于第15图的示例中)，各系统界面模块1530执行更进一步的处理，例如压缩，以制备输出至一控制系统1540的视频资料，此控制系统1540控制任何目标设备使用此视频资料；示例性目标系统包含一数位相机的显示器、一印表机输出器或一控制致动器实现自动飞行或自动驾驶的设备。
本发明并非以任何光电具体实施例为限，第15图显示感测器模块1314、视频处理器1520以及系统界面模块1530的示例性实施细节以说明用途(不同的感测器模块可或不可具有相同结构；不同的视频处理器1520以及不同的系统界面模块1530可具有相同的结构)。在第15图中，感测器模块1314包含一光学模块 1512、一类比数位转换器1516以及一发射器(Tx)1518。光学模块1512示意性显示为一透镜，其可能包含透镜、分光镜或合成器、波导器及/或其它光学装置，以在输入光线上适当地聚焦、滤波及/或执行其它光学处理。光学模块1512输出光线至影像阵列1514，此影像阵列1514将光线转换成电子信号，以产生代表模块1512所建构的影像的一原始类比讯号。在实施例中，影像阵列1514为光电转换器阵列，其提供适用于影像的各像素的一电子信号。类比数位转换器1516 将影像阵列1514的类比输出转换成数位，以提供一原始数位影像。原始数位影像提供至发射器(Tx)模块1518，此发射器(Tx)模块可执行放大、准位移位及/或其它适当电子处理。Tx 1518输出经处理的原始数位影像至一视频处理器1520。
各视频处理器1520可处理来自一或多个感测器模块1314的资料。在视频处理器1520中，Rx模块1522接收来自一感测器模块的原始影像，并执行放大、准位移位及/或其它适当电子处理，并传送经处理的原始影像至色彩处理器1524。色彩处理器1524针对各像素产生色彩信号。例如，在实施例中，影像阵列1514 针对各像素仅输出红色、绿以及蓝色分量(component)中的其中之一，其相邻像素分别对应不同的色彩。色彩处理器1524针对各像素插入遗漏的色彩；例如，如果影像阵列1514针对部分像素提供蓝色分量，接着色彩处理器1524从相邻的像素信号计算像素的红及绿色分量。在另外或在替代方案中，色彩处理器1524 可执行影像修补、影像锐化(image sharpening)及/或其它影像处理。经处理的影像提供至资料格式化模块1526，此资料格式化模块1526将此影像转换成一期望的色彩座标系统(“色彩空间”)。
视目标系统的需求，格式化模块1526的输出提供至一系统界面模块1530 以进行更进一步的处理。各系统界面模块1530可处理来自一或多个视频处理器 1520的资料。在本示例中，介面模块1530包含一压缩模块1532，用以压缩输入影像(例如，使用MPEG4或其它MPEG或非MPEG压缩标准)。压缩资料储存于一图框储存存储器(frame store memory)1536(例如，半导体或其它形态电脑存储器)。此资料可被系统界面模块1538从图框储存1536读出，此系统界面模块1538提供此资料至目标设备(图中未显示)。视需要，在提供至目标设备之前，此资料可通过模块1532解压缩。
控制系统1540接收来自至少一或可能所有系统界面模块1530的资料(例如，压缩或非压缩影像资料)。控制系统1540包含控制器1318、存储器1322、资料库1326、致动器1332以及警示器1330，其功能相似于第13图之上述。特别是，控制器1318可进行分析、样式辨识(可能使用资料库1326内的资料)以及判断决定。此判定导致讯号传输至致动器1334，以致动各种动作(例如，中断以及驾驶等)；以及可能用于警示的讯号传输至警示器1330。各种事件(例如可能用于警示判定以及警示)可由控制器记录于资料库1326内，并通过与一适合电脑网络(例如，在第13图中的1340)连线的网络通讯1338，以从此资料库提供至一外部电脑系统(例如，在第13图中的1350)。外部电脑系统(例如，在第13图中的 1350)可通过网络通讯1338提供适合的资料(例如用于样式辨识)以及适合的电脑程式(例如用于控制器1318执行)至控制系统1540。
各模块1314、1520及1530可或不可具有习知功能。然而，实施例提供第 15图的系统的新MCM实施方式。在实施例中，在一影像辨识系统及/或自动导航设备或自驾载具或其它形态的目标设备上，多个数位相机设置于不同的位置/ 角度，以针对不同的目标进行观测。各数位相机可包含执行一感测器模块1314 的一芯片或一MCM，且具有或不具有一视频处理器1520。分离的MCM包含一控制系统1540，且可能具有至少一(可能所有)系统界面模块1530以及可能具有至少一(可能所有)视频处理器1520。可藉由上述任何封装技术封装此分离MCM。例如，如第13图中，控制器1318可以为连接至系统1540的其它芯片的一超级芯片。系统界面模块1530、视频处理器1520以及可能的感测器模块1314可以为相同MCM之一部分，可能作为贴附至相同WB或不同的WB上的额外平面芯片或其它芯片。不同的平面芯片可贴附至任何超级芯片的相同侧或相对侧上。如上所述，任何芯片可由一MCM取代。
第16图绘示使用连接多个感测器芯片或MCM 1314的一整合芯片1610之一变化。13-15此变化可与第13图至第15图的任何结构一起使用。整合芯片1610 执行任何期望的处理，例如平均分配感测器的数位输出以移除噪音，及/或整合芯片1610可整合感测器的数位输出成一综合样式，此综合样式适用于手势辨识、情况分析或其它用途。整合芯片1610可贴附至控制器110N上以作为一平面芯片，其与第13图至第15图所示的芯片一起贴附至一超级芯片上。整合芯片1610 可贴附至感测器上，但无法贴附至其他感测器上。
第13图至第16图的上述组件可与其它形态感测器一起使用，例如感测动作、加速度、磁场或电场或其它形态转换器的感测器。相同组件可包含不同形态的感测器。本发明并非以上述实施例为限。本发明的实施例由下列请求项描述：
第1项，一组件包含：
一布线板，包含一电路，此电路包含位于此布线板的一顶部上的复数个接触垫；
复数个第一芯片(例如在3A2图中的110F)，各第一芯片的电路包含：
-至少一第一接触垫，位于第一芯片的一底部上；以及
-至少一第二接触垫，位于第一芯片的底部上，并直接连接布线板的至少一接触垫；
一第二芯片(例如110N)，覆盖布线板，第二芯片的电路包含位于第二芯片的一顶部上的复数个第一接触垫，其中各第一芯片的至少一第一接触垫贴附至第二芯片的至少一第一接触垫上；
其中至少一第一芯片的至少一第二接触垫的至少一直接连接件(例如350) 到布线板的至少一接触垫，至少一直接连接件位于第一芯片以及布线板之间，且长度大于第二芯片的厚度。
第2项，如第1项的组件，其中任何两个接触垫相互直接连接，两接触垫其中的一个直接地位于两接触垫中的另一个上方。
第3项，如第1或2项的组件，其中针对各第一芯片，第一芯片的至少一第一接触垫藉由一贴附件以贴附至第二芯片的至少一第一接触垫上，此贴附件整个位于第二芯片上方以及第一芯片下方。
第4项，如第1、2或3项的组件，其中第一芯片的第二接触垫以及布线板的接触垫之间的各直接连接件沿一垂直线设置。
第5项，如上述上述任一项的组件，其中在至少一第一芯片的至少一第二接触垫以及布线板的至少一接触垫之间的至少一直接连接件整个位于第一芯片下方。
第6项，如上述任何款项的组件，其中布线板以非半导体材料的一基板为基底，此基板支撑布线板的电路。
第7项，如第6项的组件，其中布线板包含至少一穿孔，此穿孔包含热传导性高于基板的一材料(例如TIM 384)。
第8项，如第6或7项的组件，更包含在第二芯片以及布线板之间的一区域，此区域填充热传导性高于基板的一材料。
第9项，如上述任何一项的组件，更包含至少一第三芯片(例如，在第4C 图中的芯片110F.3)，各第三芯片包含一电路，此电路包含位于第三芯片之一底部上的至少一接触垫；
其中至少一第一芯片的电路包含位于第一芯片的一顶部上的至少一第三接触垫，各第三接触垫贴附至至少一第三芯片的至少一接触垫中的其中之一个上。
第10项，如第9项的组件，其中至少一第一芯片的电路包含位于第一芯片之一顶部上的至少一接触垫，此至少一接触垫藉由一离散导线直接连接位于第三芯片之一顶部上的至少一第三芯片的电路之一接触垫。
第11项，如第10项的组件，更包含至少一第四芯片，各第四芯片的电路包含位于第四芯片的一底部上的至少一接触垫；
其中至少一第三芯片的电路包含位于第三芯片的一顶部上的至少一接触垫，各接触垫贴附至至少一第四芯片的至少一接触垫中的其中之一上(例如，如第4C图所示)。
第12项，如上述任何一项的组件，其中至少一第一芯片的电路更包含位于第一芯片的顶部上的至少一接触垫，这些接触垫藉由一离散导线(例如，如第4C 图所示的394)直接连接第二芯片的电路的至少一接触垫。
第13项，如上述任何一项的组件，其中第二芯片的电路更包含位于第二芯片之一底部上的至少一接触垫，这些接触垫贴附至布线板的电路之一接触垫上 (例如，如第5图所示)
第14项，如上述任何一项的组件，其中第二芯片的电路更包含位于第二芯片之一底部上的至少一接触垫，这些接触垫贴附至布线板的电路之一接触垫上。
第15项，一种组件包含复数个次组件，此复数个次组件包含一第一次组件，此第一次组件包含上述任何一项的组件，各次组件包含一布线板，此布线板的电路包含复数个接触垫；
其中第一次组件的布线板的至少一接触垫贴附至复数个次组件中的另一布线板的至少一接触垫上。(例如，请见第7A图)
第16项，如第1项的组件，其中至少一第一芯片包含一感测器或一致动器，第二芯片包含一控制器，此控制器通过控制器的至少一第一接触垫贴附至第一芯片的至少一第一接触垫上，以接收感测器所提供之一电性输出、提供一电性输入信号至致动器或两者皆是。(请见第16图，例如，致动器可对应于动作芯片 110F.5。)
第17项，一种组件，包含：
一布线板(例如在第3D图或第3E图中的布线板120)，布线板的电路包含位于布线板之一顶部上的复数个接触垫；
复数个第一芯片(例如110F)，覆盖布线板，各第一芯片的底部贴附至布线板上，其中各第一芯片的电路包含位于第一芯片之一顶部上的至少一第一接触垫；以及
一第二芯片(例如110N)，覆盖布线板，且第二芯片的电路包含位于第二芯片之一底部上的复数个第一接触垫，此第二芯片的底部贴附至第一芯片的第一接触垫上；
其中第一芯片以及第二芯片中的至少一个包含直接连接布线板的至少一接触垫的至少一第二接触垫。
第18项，如第17项的组件，其中任两个接触垫互相直接连接，两接触垫其中之一个直接地位于两接触垫的另一个上方。
第19项，如第17或18项的组件，其中针对各第一芯片，第一芯片的至少一第一接触垫藉由一贴附件以贴附至第二芯片的至少一第一接触垫上，此贴附件整个位于第一芯片上方以及第二芯片下方。
第20项，如第17、18或19项的组件，其中第二芯片包含直接连接布线板的至少一接触垫的至少一第二接触垫，在第二芯片之一第二接触垫以及布线板之一接触垫之间的各直接连接件沿一垂直线设置。
第21项，如第17、18、19或20项的组件，第二芯片包含直接连接布线板的至少一接触垫的至少一第二接触垫，在第二芯片的至少一第二接触垫以及布线板的至少一接触垫之间的至少一直接连接件整个位于第二芯片下方。
第22项，如第17、18、19、20或21项的组件，其中至少一第一芯片中的至少一个包含位于第一芯片的顶部上的至少一第三接触垫，组件更包含至少一第三芯片(例如110F.3)，各第三芯片的底部上包含贴附至至少一第一芯片的至少一第三接触垫中的至少一个上的至少一接触垫。
第23项，一种组件包含复数个次组件，此复数个次组件包含一第一次组件，此第一次组件包含第17、18、19、20、21或22项所述的组件，各次组件包含一布线板，此布线板的电路包含复数个接触垫；
其中第一次组件的布线板的至少一接触垫贴附至复数个次组件的另一个的布线板的至少一接触垫上。(例如，请见第7A图)
第24项，如第17、18、19、20、21、22或23项所述的组件，其中至少一第一芯片包含一感测器或一致动器，第二芯片包含一控制器，此控制器通过控制器的至少一第一接触垫贴附至第一芯片的至少一第一接触垫上，以接收感测器所提供之一电性输出、提供一电性输入信号至致动器或两者皆是。
第25项，一种组件，包含：
一布线板，布线板的电路包含位于布线板之一顶部上的复数个接触垫，布线板包含位于顶部上的一凹槽(例如，如第3C图所示)；
复数个第一芯片，各第一芯片的电路包含：
-至少一第一接触垫，位于第一芯片之一底部上；以及
-至少一第二接触垫，位于第一芯片的底部上，直接连接布线板的至少一接触垫；
一第二芯片，覆盖布线板且部分地位于凹槽内，第二芯片的电路包含位于第二芯片之一顶部上的复数个第一接触垫，此复数个第一接触垫贴附至第一芯片的至少一第一接触垫上；
其中位于第一芯片以及布线板之间的至少一第一芯片的至少一第二接触垫的至少一直接连接件到布线板的至少一接触垫的长度，大于第一芯片的至少一第一接触垫到第二芯片的至少一第一接触垫之间的至少一贴附件的长度。
第26项，一种组件，包含：
一第一布线板，第一布线板的电路包含位于第一布线板之一底部上复数个接触垫(请见第7B1图；布线板可以为任何中介层120)；
一单一芯片或多芯片模块(例如204)，位于布线板下方，且单一芯片或多芯片模块的电路包含贴附至布线板的至少一接触垫上的至少一第一接触垫；
一第二布线板(例如在第7B1图中的120’)，位于模块下方，第二布线板的电路包含位于第二布线板的顶部上的至少一接触垫，这些接触垫直接连接第一布线板的至少一接触垫。
第27项，如第26项的组件，其中在第一布线板的至少一接触垫以及第二布线板的至少一接触垫之间的各直接连接件整个位于第一布线板下方以及第二布线板上方。
第28项，一种组件，包含：
一布线板(例如，在第6A图或第6C图中的120)，此布线板的电路包含位于布线板之一顶部上的至少一接触垫以及位于布线板之一底部上的至少一接触垫；
第一芯片群，贴附至布线板之一顶部上，且包含：
至少一第一芯片(例如，在第6A图中的顶部芯片110N或在第6C图中的顶部芯片110F)，各第一芯片的电路包含位于第一芯片之一顶部上的至少一第一接触垫；以及
至少一第二芯片(例如，在第6A图中的顶部芯片110F或在第6C图中的芯片110N)，各第二芯片的电路包含位于第二芯片之一底部上的至少一第二接触垫，这些第二接触垫贴附至至少一第一芯片的个别的至少一第一接触垫上；
其中至少一第二芯片的电路包含位于第二芯片的底部上的至少一接触垫，这些接触垫直接连接位于布线板的顶部上的至少一接触垫；
其中组件，更包含：
第二芯片群，贴附至布线板之一底部上，且包含：
至少一第一芯片(例如，在第6A图中的底部芯片110N)，第二芯片群的各第一芯片的电路包含位于第一芯片之一底部上的至少一第一接触垫；以及
至少一第二芯片，第二芯片群的各第二芯片的电路包含位于第二芯片之一顶部上的至少一第二接触垫，这些第二接触垫贴附至第二芯片群的至少一第一芯片的个别的至少一第一接触垫上；
其中第二芯片群的至少一第二芯片的电路包含位于第二芯片的顶部上的至少一接触垫，这些接触垫直接连接位于布线板的底部上的至少一接触垫。(本发明不以上述请求项的实施例为限；例如，第28项也包含相似于第6A图之一实施例，但具有贴附至WB的顶部及/或底部上的第3E图的MCM，及/或具有贴附至WB上的MCM)。
第29项，一种制程，包含：
取得复数个第一模块(例如，在第8A图中的110F)，各第一模块包含一电路，此电路具有至少一接触垫，各第一模块为一单一芯片或多芯片模块；
设置一模制化合物(例如820)与各第一模块实体接触，并固化此模制化合物以形成一第一结构，其中复数个第一模块至少藉由此模制化合物固定在一起，其中复数个第一模块中的至少二个的各电路具有显露于第一结构上的至少一接触垫；
取得至少一第二模块，各第二模块包含具有至少一接触垫的电路，各第二模块为一单一芯片或多芯片模块；
组合第一结构以及至少一第二模块以形成一次模块，其中第二模块以及第一模块通过第一模块以及第二模块的接触垫互连接；
贴附次模块至包含一电路以及至少一接触垫的一布线板上以取得一第三模块，其中第一模块以及第二模块中的至少一个以及布线板的电路通过布线板的至少一接触垫互连接。
第30项，一种制程，包含：
取得复数个第一模块(例如，在第9A图中的110F)，各第一模块为包含电路之一单一芯片或多芯片模块；
设置一第一模制化合物与各第一模块实体接触并固化此第一模制化合物，以形成一第一结构，其中复数个第一模块至少藉由此第一模制化合物固定在一起，其中至少二第一模块的各第一模块的电路具有位于第一结构之一底部上的至少一第一接触垫以及至少一第二接触垫；
形成至少一层于第一结构的底部上，至少一层提供一底部电路(例如RDL 890)，此底部电路(例如RDL890)连接在第一结构的底部上的至少一第二接触垫 (例如210X)；
形成穿过第一模制化合物的至少一第一穿孔，各第一穿孔通过第一模制化合物的顶部与底部之间；以及
在至少一第一穿孔上，形成至少一第一导电孔(例如TMV 894)，各第一导电孔到达以及实体接触底部电路，各第一导电孔可从第一模制化合物的顶部使用。
第31项，如第30项的制程，更包含：
取得至少一第二模块(例如110N)，各第二模块包含具有至少一第一接触垫 (例如210A)的电路，各第二模块为一单一芯片或多芯片模块；以及
贴附各第二模块至第一结构的底部下方以形成一组件，其中各第二模块以及第一模块通过第一模块以及第二模块的第一接触垫互连接。
第32项，如第31项的制程，更包含：
在组件的一底部上，形成第二模制化合物(例如898)；
形成穿过第二模制化合物的至少一第二穿孔，各第二穿孔通过第二模制化合物的底部与底部之间；以及
在至少一第二穿孔上，形成至少一第二导电孔，各第二导电孔到达以及实体接触底部电路，各第二导电孔可从第二模制化合物的底部使用。
第33项，一种制程，包含：
取得复数个组件，其中取得各组件包含根据第32项执行一处理程序；以及
形成复数个组件之一堆叠，其中针对在堆叠中的各两相邻组件，两相邻组件其中之一个的至少一第二导电孔贴附至两相邻组件中的另一个的至少一第一导电孔上。
第34项，一种制程，包含：
取得复数个第一模块(例如，在第12A图中的110F)，各第一模块包含具有至少一第一接触垫的电路，各第一模块为一单一芯片或多芯片模块；
取得至少一第二模块(例如，在第12A图中的110N)，各第二模块包含具有至少一第一接触垫的电路，各第二模块为一单一芯片或多芯片模块；
贴附至少一第二模块的至少一第一接触垫至第一模块的至少一第一接触垫上，使得所有第一模块位于各第二模块的顶部上，设置一第一模制化合物(例如 1210)与各第一模块以及各第二模块实体接触，并固化第一模制化合物，以形成一第一结构，其中第一模块以及第二模块至少藉由此第一模制化合物固定在一起，其中至少二第一模块的各第一模块的电路具有位于第一结构之一底部上的至少一第二接触垫；
从各第二模块的底部薄化第一模制化合物；
在薄化之后，在第一结构的底部上形成提供一底部电路(例如RDL 890)的至少一层，此底部电路连接位于第一结构的底部上的至少一第二接触垫；
形成穿过第一模制化合物的至少一第一穿孔，各第一穿孔通过第一模制化合物的顶部与底部之间；以及
在至少一第一穿孔中形成至少一第一导电孔(例如TMV 894)，各第一导电孔到达以及实体接触底部电路，各第一导电孔可从第一模制化合物的顶部使用。
第35项，如第34项的制程，更包含在第一模制化合物的薄化处理期间，薄化至少一第二模块。
第36项，一种制程，包含：
取得复数个组件，其中取得各组件包含根据第34项执行一处理制程；以及
形成复数个组件之一堆叠，其中针对在堆叠中的各两相邻组件，两相邻组件其中之一的底部电路的底部上包含至少一接触垫，此至少一接触垫贴附至两相邻组件的另一个的至少一第一导电孔上。
第37项，一种微电子结构，包含：
一第一结构，包含：
复数个第一模块，各第一模块包含一电路，各第一模块为一单一芯片或多芯片模块；
一第一模制化合物，与各第一模块实体接触，其中复数个第一模块至少藉由此第一模制化合物固定在一起，其中至少二第一模块中的各第一模块的电路具有位于第一结构之一底部上的第一接触垫以及第二接触垫；
其中微电子结构，更包含：
至少一连接层，位于第一结构的底部上，至少一连接层提供一底部电路，此底部电路直接连接位于第一结构的底部上的各第二接触垫；
至少一第一穿孔，穿过第一模制化合物，各第一穿孔通过第一模制化合物的顶部与底部之间；
至少一第一穿孔，穿过第一模制化合物，各第一穿孔通过第一模制化合物的顶部与底部之间；
至少一第二模块，各第二模块包含具有至少一第一接触垫的电路，各第二模块为一单一芯片或多芯片模块，各第二模块贴附至第一结构的底部下方以形成一组件，其中第二模块以及第一模块通过第一模块以及第二模块的第一接触垫互连；
一第二模制化合物，位于组件的一底部上(应当注意的是，在一单一模制作业中，第一模制化合物以及第二模制化合物可形成也可不形成)；
至少一第二穿孔，穿过第二模制化合物，各第二穿孔通过第二模制化合物的顶部与底部之间；以及
至少一第二导电孔，位于至少一第二穿孔中，各第二导电孔到达以及实体接触底部电路，各第二导电孔可从第一模制化合物的底部使用。
第38项，一种微电子结构，包含：
一第一结构，包含：
复数个第一模块，各第一模块包含电路，各第一模块为一单一芯片或多芯片模块；
一第一模制化合物，与各第一模块实体接触，其中复数个第一模块至少藉由第一模制化合物固定在一起，其中至少二第一模块中的各第一模块的电路具有位于第一结构之一底部上的第一接触垫以及第二接触垫；
其中微电子结构，更包含：
至少一层，位于第一结构的底部上，至少一层提供直接连接在第一结构的底部上的各第二接触垫，底部电路之一底部上包含至少一接触垫；
至少一第一穿孔，穿过第一模制化合物，各第一穿孔通过第一模制化合物的顶部与底部之间；
至少一第一导电孔，位于至少一第一通孔中，各第一导电孔到达以及实体接触底部电路，各第一导电孔可从第一模制化合物的顶部使用；
至少一第二模块，各第二模块包含一具有至少一第一接触垫的电路，各第二模块为一单一芯片或多芯片模块，各第二模块贴附至第一结构的底部下方以形成一组件，其中各第二模块以及第一模块通过第一模块以及第二模块的第一接触垫互连接；
第二模制化合物，位于组件之一底部上且与第一模块及第二模块实体接触，第二模制化合物没有覆盖底部电路的至少一接触垫(应当注意的是，在一单一模制作业中，可形成也可不形成第一模制化合物以及第二模制化合物)。
第39项，一种制程，包含：
取得复数个第一模块，各第一模块包含具有至少一第一接触垫的电路，各第一模块为一单一芯片或多芯片模块；
取得一第二模块，此第二模块包含具有至少一第二接触垫的电路，各第二模块为一单一芯片或多芯片模块；
固持第二模块于具有至少一第二接触垫的一固持平台上，此至少一第二接触垫背对此固持平台；
利用第二模块固持于固持平台上，贴附复数个第一模块至第二模块上，以使各第一模块的至少一第一接触垫变成贴附至至少一第二接触垫上，使得在贴附作业中，复数个第一模块变成通过第二模块互相固定。
第40项，如第39项的制程，其中在贴附作业中，第二模块固持于在固持平台的一袋部中，至少一第一模块贴附至第二模块上，使得第一模块藉由超出袋部的固持平台之一区域支撑。
上述各该实施例所揭示者藉以具体说明本发明，且文中虽通过特定的术语进行说明，当不能以此限定本发明的专利范围；熟悉此项技术领域的人士当可在了解本发明的精神与原则后对其进行变更与修改而达到等效目的，而此等变更与修改，皆应涵盖于如所附权利要求书所界定的范畴中。

Claims (20)

1.一种组件，包含：
布线板，包含电路，该电路包含位于该布线板的顶部上的多个接触垫；
多个第一芯片，各第一芯片包含电路，该电路包含：
一或多个第一接触垫，位于该第一芯片的底部上；以及
一或多个第二接触垫，位于该第一芯片的该底部上，直接连接该布线板的该接触垫中的一或多个；以及
第二芯片，覆盖该布线板，且该第二芯片的电路包含位于该第二芯片的顶部上的多个第一接触垫，其中各第一芯片的至少一第一接触垫贴附至该第二芯片的至少一第一接触垫上；
其中至少一第一芯片的至少一第二接触垫到该布线板的该接触垫中的至少一个的至少一直接连接件，平放于该第一芯片以及该布线板之间，且长度大于第二芯片的厚度。
2.如权利要求1所述的组件，其中在该至少一第一芯片的至少一第二接触垫及该布线板的至少一接触垫之间的至少一直接连接件整个平放于该第一芯片下方。
3.如权利要求1所述的组件，其中该布线板为非半导体材料的基板，其支撑该布线板的该电路，该组件更包含在该第二芯片以及该布线板之间的区域，该区域填充有热传导性高于该基板的材料。
4.如权利要求1所述的组件，更包含一或多个第三芯片，各第三芯片的电路包含位于该第三芯片的底部上的一或多个接触垫；
其中该至少一第一芯片的该电路的一或多个第三接触垫，位于该第一芯片的顶部上，各第三接触垫贴附到至少一第三芯片的一或多个接触垫中的一个。
5.如权利要求4所述的组件，其中该至少一第一芯片的该电路更包含位于该第一芯片的顶部上的至少一接触垫，该至少一接触垫藉由离散导线直接连接该第二芯片的该电路的至少一接触垫。
6.如权利要求1所述的组件，其中该第二芯片的该电路更包含位于该第二芯片的底部上的至少一接触垫，该接触垫贴附至该布线板的该电路的接触垫上。
7.如权利要求1所述的组件，其中该至少一第一芯片包含感测器和致动器中的至少一个，该第二芯片包含控制器，该控制器通过该控制器的至少一第一接触垫到该第一芯片的至少一第一接触垫的至少一贴附件，接收该感测器所提供的电性输出，或提供电性输入信号至该致动器，或接收该感测器所提供的电性输出和提供电性输入信号至该致动器。
8.一种组件，包含：
布线板，该布线板的电路包含多个接触垫，位于该布线板的顶部上；
多个第一芯片，覆盖该布线板，且其底部贴附至该布线板上，其中各第一芯片的电路包含位于该第一芯片的顶部上的一或多个第一接触垫；以及
第二芯片，覆盖该布线板且包含电路，该电路的多个第一接触垫位于该第二芯片的底部上且贴附至该第一芯片的该第一接触垫上；
其中，该第一芯片及该第二芯片中的至少一个的一或多个接触垫，直接连接该布线板的该接触垫中的一或多个。
9.如权利要求8的组件，其中该第二芯片包含一或多个第二接触垫及至少一直接连接件，一或多个该第二接触垫直接连接该布线板的该接触垫中的一或多个，该至少一直接连接件位于该第二芯片的至少一第二接触垫及该布线板的至少一接触垫之间，并整个平放于该第二芯片下方。
10.如权利要求8的组件，其中该第一芯片中的一或多个的各第一芯片包含位于该第一芯片的该顶部上的一或多个第三接触垫，该组件更包含一或多个第三芯片，各第三芯片的底部上包含贴附至一或多个该第一芯片的一或多个该第三接触垫中之一或多个上的一或多个接触垫。
11.如权利要求8的组件，其中至少一第一芯片包含感测器和致动器中的至少一个，该第二芯片包含控制器，该控制器通过该控制器的至少一第一接触垫到该第一芯片的至少一第一接触垫的至少一贴附件，接收该感测器所提供的电性输出，或提供电性输入信号至该致动器，或接收该感测器所提供的电性输出和提供电性输入信号至该致动器。
12.一种组件，包含：
布线板，该布线板的电路包含位于该布线板的顶部上的多个接触垫，该布线板包含位于该顶部上的凹槽；
多个第一芯片，各第一芯片的电路包含：
一或多个第一接触垫，位于该第一芯片的底部上；以及
一或多个第二接触垫，位于该第一芯片的该底部上，直接连接该布线板的该接触垫中的一或多个；
第二芯片，覆盖该布线板以及部分位于该凹槽中，该第二芯片的电路包含位于该第二芯片的顶面上且贴附至该第一芯片的该至少一第一接触垫中的一或多个上的多个第一接触垫；
其中至少一第一芯片的至少一第二接触垫到该布线板的该接触垫中的至少一个的至少一直接连接件，平放于该第一芯片及该布线板之间，且长度大于该第一芯片的至少一第一接触垫到该第二芯片的至少一第一接触垫之间的至少一贴附件的长度。
13.一种组件，包含：
布线板，该布线板的电路包含位于该布线板的顶部上的一或多个接触垫以及位于该布线板的底部上的一或多个接触垫；
第一多个芯片，贴附至该布线板的顶部上，且包含：
一或多个第一芯片，各第一芯片的电路包含位于该第一芯片的顶部上的一或多个第一接触垫；以及
一或多个第二芯片，各第二芯片的电路包含位于该第二芯片的底部上的一或多个第二接触垫，该第二接触垫贴附至该第一芯片中的一或多个的该第一接触垫中的个别的一或多个上；
其中至少一第二芯片的该电路包含位于该第二芯片的该底部上且直接连接位于该布线板的该顶部上的一或多个接触垫的一或多个接触垫；
其中该组件更包含：
第二多个芯片，贴附至该布线板之底部上，且包含：
一或多个第一芯片，该第二多个芯片的各第一芯片的电路包含位于该第一芯片的底部上的一或多个第一接触垫；以及
一或多个第二芯片，该第二多个芯片之各第二芯片之电路包含位于该第二芯片之顶部上的一或多个第二接触垫，该一或多个第二接触垫贴附至该第二多个芯片之该第一芯片中的一或多个之该第一接触垫中的个别的一或多个上；
其中该第二多个芯片的至少一第二芯片的该电路包含一或多个接触垫，位于该第二芯片的该顶部上且直接连接位于该布线板的该底部上的一或多个接触垫。
14.一种制程，包含：
取得多个第一模块，各包含具有一或多个接触垫的电路，各第一模块为单一芯片或多芯片模块；
设置模制化合物，与各第一模块实体接触，并固化该模制化合物，以形成第一结构，其中该第一模块至少藉由该模制化合物固定在一起，其中该第一模块中的至少两个的每一个的该电路具有显露于该第一结构上的一或多个接触垫；
取得一或多个第二模块，各第二模块包含具有一或多个接触垫的电路，各第二模块为单一芯片或多芯片模块；
组合该第一结构以及一或多个该第二模块以形成次模块，其中该第二及第一模块通过该第一及第二模块的该接触垫互连接；以及
贴附该次模块至包含电路以及一或多个接触垫的布线板上，以取得第三模块，其中该第一模块及该第二模块中的至少一个以及该布线板的该电路通过该布线板的该接触垫中的该一或多个互连接。
15.一种制程，包含：
(1)取得多个组件，其中取得该多个组件中的组件包含执行制程，该制程包含：
针对该组件取得多个第一模块，各第一模块为包含电路的单一芯片或多芯片模块；
设置第一模制化合物，与各第一模块实体接触，并固化该第一模制化合物，以形成第一结构，其中该第一模块至少藉由该第一模制化合物固定在一起，其中该第一模块中的至少两个的每一个的该电路具有位于该第一结构的底部上的一或多个第一接触垫以及一或多个第二接触垫；
在该第一结构的该底部上形成一或多层，该一或多个层提供底部电路，该底部电路连接位于该第一结构的该底部上的该第二接触垫中的一或多个；
形成穿过该第一模制化合物的一或多个第一穿孔，各第一穿孔通过该第一模制化合物的顶部与底部之间；
在一或多个该第一穿孔中形成一或多个第一导电孔，各第一导电孔到达及实体接触该底部电路，各第一导电孔可从该第一模制化合物的该顶部接取；
取得一或多个第二模块，各第二模块包含具有一或多个第一接触垫的电路，各第二模块为单一芯片或多芯片模块；以及
贴附各第二模块至该第一结构的该底部下方以形成第二结构，其中各第二模块以及该第一模块通过该第一及第二模块的该第一接触垫互连；
在该第二结构的底部上，形成第二模制化合物；
形成穿过该第二模制化合物的一或多个第二穿孔，各第二穿孔通过该第二模制化合物的顶部与底部之间；以及
在一或多个该第二穿孔上形成一或多个第二导电孔，各第二导电孔到达且实体接触该底部电路，各第二导电孔可从该第二模制化合物的该底部接取；
(2)形成该多个组件的堆叠，其中针对在该堆叠中的各两相邻组件，两个相邻的该组件中的一个的至少一第二导电孔贴附至两个相邻的该组件中的另一个的至少一第一导电孔上。
16.一种制程，包含：
取得多个第一模块，各第一模块包含具有一或多个第一接触垫的电路，各第一模块为单一芯片或多芯片模块；
取得一或多个第二模块，各第二模块包含具有一或多个第一接触垫的电路，各第二模块为单一芯片或多芯片模块；
贴附一或多个该第二模块的一或多个该第一接触垫至该第一模块的一或多个该第一接触垫上，使得所有该第一模块位于各第二模块的顶部上，设置第一模制化合物与各别的第一及第二模块实体接触，并固化该第一模制化合物，以形成第一结构，其中该第一及第二模块至少藉由该第一模制化合物固定在一起，其中该第一模块中的至少两个的的每一个的该电路具有位于该第一结构的底部上的一或多个第二接触垫；
从各第二模块的该底部，薄化该第一模制化合物；
于薄化之后，形成一或多层于该第一结构的该底部上，该一或多层提供的底部电路，连接到该第一结构的该底部上的一或多个该第二接触垫；
形成一或多个第一穿孔，穿过该第一模制化合物，各第一穿孔穿过该第一模制化合物的顶部及底部；以及
形成一或多个第一导电孔于一或多个该第一穿孔内，各第一导电孔到达且实际接触该底部电路，各第一导电孔可从该第一模制化合物的顶部接取。
17.一种制程，包含：
取得多个组件，其中取得该组件中的每一个步骤包含执行如权利要求16所述的制程；以及
形成该组件的堆叠，其中针对在该堆叠中各两相邻组件，两个相邻的该组件中的一个的该底部电路的底部上包含一或多个接触垫，一或多个该接触垫贴附至两个相邻的该组件中的另一个之一或多个第一导电孔上。
18.一种微电子结构，包含：
第一结构，包含：
多个第一模块，各第一模块包含电路，各第一模块为单一芯片或多芯片模块；
第一模制化合物，与各第一模块实体接触，其中该第一模块至少藉由该第一模制化合物固定在一起，其中该第一模块中的至少两个的每一个的该电路具有位于该第一结构的底部上的第一接触垫以及第二接触垫；
其中该微电子结构更包含：
一或多层，位于该第一结构的该底部上，该一或多个层提供底部电路，该底部电路直接连接位于该第一结构的该底部上的各该第二接触垫；
一或多个第一穿孔，穿过该第一模制化合物，各第一穿孔通过该第一模制化合物的顶部与底部之间；
一或多个第一导电孔，位于一或多个该第一穿孔中，各第一导电孔到达以及实体接触该底部电路，各第一导电孔可从该第一模制化合物的顶部接取；
一或多个第二模块，各第二模块包含具有一或多个第一接触垫的电路，各第二模块为单一芯片或多芯片模块，各第二模块贴附至该第一结构的该底部下方以形成组件，其中各第二模块以及该第一模块通过该第一及第二模块的该第一接触垫互连接；
第二模制化合物，位于该组件的底部上；
一或多个第二穿孔，穿过该第二模制化合物，各第二穿孔通过该第二模制化合物的顶部与底部之间；以及
一或多个第二导电孔，位于一或多个该第二穿孔中，各第二导电孔到达以及实体接触该底部电路，各第二导电孔可从该第一模制化合物的底部接取。
19.一种微电子结构，包含：
第一结构，包含：
多个第一模块，各第一模块包含电路，各第一模块为单一芯片或多芯片模块；
第一模制化合物，与各第一模块实体接触，其中该第一模块至少藉由该第一模制化合物固定在一起，其中该第一模块中的至少两个的每一个的该电路具有位于该第一结构的底部上的第一接触垫以及第二接触垫；
其中该微电子结构更包含：
一或多层，位于该第一结构的该底部上，该一或多层提供底部电路，该底部电路直接连接位于该第一结构的该底部上的各第二接触垫，该底部电路包含位于该底部电路的底部上的一或多个接触垫；
一或多个第一穿孔，穿过该第一模制化合物，各第一穿孔通过该第一模制化合物的顶部与底部之间；
一或多个第一导电孔，位于一或多个该第一穿孔中，各第一导电孔到达以及实体接触该底部电路，各第一导电孔可从该第一模制化合物的顶部接取；
一或多个第二模块，各第二模块包含具有一或多个第一接触垫的电路，各第二模块为单一芯片或多芯片模块，各第二模块贴附至该第一结构的该底部下方以形成组件，其中各第二模块以及该第一模块通过该第一及第二模块的该第一接触垫互连接；
第二模制化合物，位于该组件的底部上，实体接触该第一及第二模块，该第二模制化合物不覆盖该底部电路之一或多个该接触垫。
20.一种制程，包含：
取得多个第一模块，各第一模块包含具有一或多个第一接触垫的电路，各第一模块为单一芯片或多芯片模块；
取得第二模块，各第二模块包含具有一或多个第二接触垫的电路，各第二模块为单一芯片或多芯片模块；
固持该第二模块于固持平台上，一或多个该第二接触垫背对该固持平台；
利用该第二模块固持于该固持平台上，贴附该第一模块至该第二模块上，以使各第一模块之一或多个该第一接触垫变成贴附至一或多个该第二接触垫上，使得在该贴附作业中，该第一模块变成通过该第二模块互相固定。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107758604A (zh) * 2017-11-03 2018-03-06 纽威仕微电子（无锡）有限公司 Mems水听器芯片的扇出型封装结构及方法
CN109786262A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 互连芯片
TWI660264B (zh) * 2018-01-19 2019-05-21 創意電子股份有限公司 固態儲存裝置
CN110010581A (zh) * 2018-01-05 2019-07-12 意法半导体(格勒诺布尔2)公司 绝缘接触间隔件
CN111446227A (zh) * 2020-05-19 2020-07-24 华进半导体封装先导技术研发中心有限公司 一种封装结构及封装方法
CN111554656A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种半导体封装器件
CN111554620A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554627A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554617A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554616A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554622A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554657A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种半导体封装器件
CN112736063A (zh) * 2020-12-29 2021-04-30 国家数字交换系统工程技术研究中心 一种领域专用的软件定义晶圆级系统和预制件互连与集成方法
CN112768422A (zh) * 2019-11-06 2021-05-07 欣兴电子股份有限公司 芯片封装结构及其制作方法
CN112992886A (zh) * 2021-02-09 2021-06-18 中国科学院微电子研究所 一种集成电路
CN113130434A (zh) * 2019-12-31 2021-07-16 力成科技股份有限公司 封装结构及其制造方法
US11527467B2 (en) * 2020-09-03 2022-12-13 Intel Corporation Multi-chip package with extended frame

Families Citing this family (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8877554B2 (en) * 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9863829B2 (en) * 2014-08-01 2018-01-09 Carl Freudenberg Kg Sensor
US9589936B2 (en) * 2014-11-20 2017-03-07 Apple Inc. 3D integration of fanout wafer level packages
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
KR101665794B1 (ko) * 2014-12-22 2016-10-13 현대오트론 주식회사 다이 기반의 차량 제어기 전용 반도체 설계 방법 및 이에 의해 제조되는 차량 제어기 전용 반도체
US9701534B2 (en) * 2015-01-28 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming MEMS package
US10068181B1 (en) 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
US10438881B2 (en) * 2015-10-29 2019-10-08 Marvell World Trade Ltd. Packaging arrangements including high density interconnect bridge
WO2017099788A1 (en) * 2015-12-11 2017-06-15 Intel Corporation Microelectronic structures having multiple microelectronic devices connected with a microelectronic bridge embedded in a microelectronic substrate
WO2017111950A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Electronic assembly that includes a bridge
KR20170085833A (ko) * 2016-01-15 2017-07-25 삼성전기주식회사 전자 부품 패키지 및 그 제조방법
CN108369941A (zh) * 2016-02-10 2018-08-03 瑞萨电子株式会社 半导体器件
US10572416B1 (en) * 2016-03-28 2020-02-25 Aquantia Corporation Efficient signaling scheme for high-speed ultra short reach interfaces
US10354114B2 (en) 2016-06-13 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerprint sensor in InFO structure and formation method
US10121766B2 (en) * 2016-06-30 2018-11-06 Micron Technology, Inc. Package-on-package semiconductor device assemblies including one or more windows and related methods and packages
US10332841B2 (en) 2016-07-20 2019-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
KR102632563B1 (ko) 2016-08-05 2024-02-02 삼성전자주식회사 반도체 패키지
KR102595896B1 (ko) * 2016-08-08 2023-10-30 삼성전자 주식회사 인쇄회로기판 및 이를 가지는 반도체 패키지
IT201600084419A1 (it) * 2016-08-10 2018-02-10 St Microelectronics Srl Procedimento per realizzare dispositivi a semiconduttore, dispositivo e circuito corrispondenti
WO2018063351A1 (en) 2016-09-30 2018-04-05 Elsherbini Adel A Semiconductor packaging with high density interconnects
US10366968B2 (en) * 2016-09-30 2019-07-30 Intel IP Corporation Interconnect structure for a microelectronic device
US10586909B2 (en) * 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
KR102666151B1 (ko) * 2016-12-16 2024-05-17 삼성전자주식회사 반도체 패키지
WO2018125132A1 (en) * 2016-12-29 2018-07-05 Intel IP Corporation Bare-die smart bridge connected with copper pillars for system-in-package apparatus
KR102663810B1 (ko) * 2016-12-30 2024-05-07 삼성전자주식회사 전자 소자 패키지
KR20180086804A (ko) * 2017-01-23 2018-08-01 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법
CN106898557B (zh) * 2017-03-03 2019-06-18 中芯长电半导体（江阴）有限公司 集成有供电传输系统的封装件的封装方法
US10770440B2 (en) 2017-03-15 2020-09-08 Globalfoundries Inc. Micro-LED display assembly
US10727197B2 (en) * 2017-03-21 2020-07-28 Intel IP Corporation Embedded-bridge substrate connectors and methods of assembling same
US10475766B2 (en) * 2017-03-29 2019-11-12 Intel Corporation Microelectronics package providing increased memory component density
US10943869B2 (en) 2017-06-09 2021-03-09 Apple Inc. High density interconnection using fanout interposer chiplet
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
US10290605B2 (en) * 2017-06-30 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Fan-out package structure and method for forming the same
US10461022B2 (en) * 2017-08-21 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US10681814B2 (en) * 2017-09-08 2020-06-09 Kemet Electronics Corporation High density multi-component packages
US20190096866A1 (en) * 2017-09-26 2019-03-28 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
TWI652788B (zh) * 2017-11-09 2019-03-01 大陸商上海兆芯集成電路有限公司 晶片封裝結構及晶片封裝結構陣列
KR102365682B1 (ko) * 2017-11-13 2022-02-21 삼성전자주식회사 반도체 패키지
US10651126B2 (en) * 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
WO2019132964A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
WO2019132965A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
TWI646020B (zh) * 2018-01-26 2019-01-01 致伸科技股份有限公司 指紋辨識模組包裝方法
EP3531446B1 (en) * 2018-02-23 2024-04-03 Infineon Technologies Austria AG Semiconductor module, electronic component and method of manufacturing a semiconductor module
US10580738B2 (en) * 2018-03-20 2020-03-03 International Business Machines Corporation Direct bonded heterogeneous integration packaging structures
US10490503B2 (en) 2018-03-27 2019-11-26 Intel Corporation Power-delivery methods for embedded multi-die interconnect bridges and methods of assembling same
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
US10859776B2 (en) * 2018-04-06 2020-12-08 The Regents Of The University Of California Optical-electrical interposers
US20190312019A1 (en) * 2018-04-10 2019-10-10 Intel Corporation Techniques for die tiling
US10742217B2 (en) * 2018-04-12 2020-08-11 Apple Inc. Systems and methods for implementing a scalable system
US11688665B2 (en) * 2018-06-13 2023-06-27 Intel Corporation Thermal management solutions for stacked integrated circuit devices
US11482472B2 (en) 2018-06-13 2022-10-25 Intel Corporation Thermal management solutions for stacked integrated circuit devices
US11158448B2 (en) * 2018-06-14 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging layer inductor
US10593647B2 (en) * 2018-06-27 2020-03-17 Powertech Technology Inc. Package structure and manufacturing method thereof
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
CN110753473B (zh) * 2018-07-23 2021-03-30 华为技术有限公司 电路板组合以及电子设备
US10756058B2 (en) * 2018-08-29 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
KR102534734B1 (ko) 2018-09-03 2023-05-19 삼성전자 주식회사 반도체 패키지
US11984439B2 (en) * 2018-09-14 2024-05-14 Intel Corporation Microelectronic assemblies
US11456281B2 (en) * 2018-09-29 2022-09-27 Intel Corporation Architecture and processes to enable high capacity memory packages through memory die stacking
CN209396878U (zh) * 2018-11-26 2019-09-17 罗伯特·博世有限公司 传感器及其封装组件
US10685948B1 (en) * 2018-11-29 2020-06-16 Apple Inc. Double side mounted large MCM package with memory channel length reduction
US10818567B2 (en) 2018-12-07 2020-10-27 Google Llc Integrated circuit substrate for containing liquid adhesive bleed-out
US11476200B2 (en) * 2018-12-20 2022-10-18 Nanya Technology Corporation Semiconductor package structure having stacked die structure
US20200243484A1 (en) * 2019-01-30 2020-07-30 Avago Technologies International Sales Pte. Limited Radio frequency (rf) switch device including rf switch integrated circuit (ic) divided between sides of pcb
TWI681695B (zh) * 2019-01-31 2020-01-01 瑞昱半導體股份有限公司 可避免搭配運作的記憶體晶片效能降級的信號處理電路
US11769735B2 (en) * 2019-02-12 2023-09-26 Intel Corporation Chiplet first architecture for die tiling applications
US11855056B1 (en) 2019-03-15 2023-12-26 Eliyan Corporation Low cost solution for 2.5D and 3D packaging using USR chiplets
US11735533B2 (en) * 2019-06-11 2023-08-22 Intel Corporation Heterogeneous nested interposer package for IC chips
US11387177B2 (en) * 2019-06-17 2022-07-12 Taiwan Semiconductor Manufacturing Company Ltd. Package structure and method for forming the same
US20200402913A1 (en) * 2019-06-19 2020-12-24 Invensas Corporation Connecting multiple chips using an interconnect device
US11133256B2 (en) * 2019-06-20 2021-09-28 Intel Corporation Embedded bridge substrate having an integral device
TWI703907B (zh) * 2019-06-21 2020-09-01 方喬穎 薄膜封裝卡之製造方法及其薄膜封裝卡
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US10991635B2 (en) 2019-07-20 2021-04-27 International Business Machines Corporation Multiple chip bridge connector
US11094654B2 (en) 2019-08-02 2021-08-17 Powertech Technology Inc. Package structure and method of manufacturing the same
TWI715257B (zh) * 2019-10-22 2021-01-01 欣興電子股份有限公司 晶片封裝結構及其製作方法
US11217563B2 (en) * 2019-10-24 2022-01-04 Apple Inc. Fully interconnected heterogeneous multi-layer reconstructed silicon device
US11101191B2 (en) * 2019-11-22 2021-08-24 International Business Machines Corporation Laminated circuitry cooling for inter-chip bridges
US11171006B2 (en) 2019-12-04 2021-11-09 International Business Machines Corporation Simultaneous plating of varying size features on semiconductor substrate
US11239167B2 (en) 2019-12-04 2022-02-01 International Business Machines Corporation Cu—Cu bonding for interconnects on bridge chip attached to chips and packaging substrate
US20210202472A1 (en) * 2019-12-27 2021-07-01 Intel Corporation Integrated circuit structures including backside vias
US11309283B2 (en) 2019-12-31 2022-04-19 Powertech Technology Inc. Packaging structure and manufacturing method thereof
KR20210093612A (ko) 2020-01-20 2021-07-28 삼성전자주식회사 차단층을 포함하는 반도체 패키지
US11605594B2 (en) 2020-03-23 2023-03-14 Qualcomm Incorporated Package comprising a substrate and a high-density interconnect integrated device coupled to the substrate
US11233009B2 (en) * 2020-03-27 2022-01-25 Intel Corporation Embedded multi-die interconnect bridge having a molded region with through-mold vias
US11347001B2 (en) * 2020-04-01 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same
CN111554639A (zh) * 2020-04-02 2020-08-18 珠海越亚半导体股份有限公司 嵌入式芯片封装及其制造方法
US11804469B2 (en) 2020-05-07 2023-10-31 Invensas Llc Active bridging apparatus
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11239169B1 (en) 2020-07-24 2022-02-01 Micron Technology, Inc. Semiconductor memory stacks connected to processing units and associated systems and methods
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
KR20220033586A (ko) * 2020-09-08 2022-03-17 삼성디스플레이 주식회사 연성 회로 기판 및 이를 포함하는 표시 장치
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
KR20220052612A (ko) 2020-10-21 2022-04-28 삼성전자주식회사 반도체 패키지
US20220149005A1 (en) * 2020-11-10 2022-05-12 Qualcomm Incorporated Package comprising a substrate and a high-density interconnect integrated device
KR20220078131A (ko) 2020-12-03 2022-06-10 삼성전자주식회사 하이브리드 반도체 장치 및 이를 포함하는 전자 기기
US20220199480A1 (en) * 2020-12-21 2022-06-23 Intel Corporation Microelectronic structures including bridges
US11855043B1 (en) 2021-05-06 2023-12-26 Eliyan Corporation Complex system-in-package architectures leveraging high-bandwidth long-reach die-to-die connectivity over package substrates
US11735575B2 (en) * 2021-05-27 2023-08-22 International Business Machines Corporation Bonding of bridge to multiple semiconductor chips
TWI755338B (zh) * 2021-06-21 2022-02-11 立錡科技股份有限公司 智能電源模組
US12040300B2 (en) 2021-11-04 2024-07-16 Airoha Technology Corp. Semiconductor package using hybrid-type adhesive
US11842986B1 (en) 2021-11-25 2023-12-12 Eliyan Corporation Multi-chip module (MCM) with interface adapter circuitry
US20230170340A1 (en) * 2021-11-30 2023-06-01 Qorvo Us, Inc. Electronic package with interposer between integrated circuit dies
US11841815B1 (en) 2021-12-31 2023-12-12 Eliyan Corporation Chiplet gearbox for low-cost multi-chip module applications

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040183190A1 (en) * 2003-03-21 2004-09-23 Advanced Semiconductor Engineering, Inc. Multi-chips stacked package
US20050017336A1 (en) * 2003-07-24 2005-01-27 Moriss Kung [multi-chip package]
US20050093144A1 (en) * 2002-12-17 2005-05-05 Delphi Technologies, Inc. Multi-chip module
CN1835229A (zh) * 2005-03-16 2006-09-20 索尼株式会社 半导体器件和制造半导体器件的方法
JP2011044654A (ja) * 2009-08-24 2011-03-03 Shinko Electric Ind Co Ltd 半導体装置
CN102460690A (zh) * 2009-06-24 2012-05-16 英特尔公司 多芯片封装和在其中提供管芯到管芯互连的方法
CN102646668A (zh) * 2011-02-17 2012-08-22 三星电子株式会社 具有基板穿孔的中间体的半导体封装及其制造方法
CN102687255A (zh) * 2010-02-03 2012-09-19 马维尔国际贸易有限公司 凹陷半导体衬底
US20140099753A1 (en) * 2003-03-11 2014-04-10 Micron Technology, Inc. Techniques for packaging multiple device components
CN103811472A (zh) * 2012-11-05 2014-05-21 三星电子株式会社 半导体封装件和制造半导体封装件的方法

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4088986A (en) 1976-10-01 1978-05-09 Boucher Charles E Smoke, fire and gas alarm with remote sensing, back-up emergency power, and system self monitoring
JP3407275B2 (ja) 1998-10-28 2003-05-19 インターナショナル・ビジネス・マシーンズ・コーポレーション バンプ及びその形成方法
US7024248B2 (en) 2000-10-16 2006-04-04 Remon Medical Technologies Ltd Systems and methods for communicating with implantable devices
GR1003802B (el) 2001-04-17 2002-02-08 Micrel �.�.�. ������� ��������� ��������������� ��������� Συστημα τηλειατρικης.
US20090199884A1 (en) 2008-02-08 2009-08-13 Reginald David Lessing Electrical shock defensive walking stick
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US8154844B2 (en) 2008-05-08 2012-04-10 Armstar, Inc. Wearable shield and self-defense device including multiple integrated components
US8610019B2 (en) 2009-02-27 2013-12-17 Mineral Separation Technologies Inc. Methods for sorting materials
US8110440B2 (en) * 2009-05-18 2012-02-07 Stats Chippac, Ltd. Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
US8143097B2 (en) * 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
US8772087B2 (en) 2009-10-22 2014-07-08 Infineon Technologies Ag Method and apparatus for semiconductor device fabrication using a reconstituted wafer
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8951839B2 (en) 2010-03-15 2015-02-10 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
US8536693B2 (en) 2010-07-20 2013-09-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Tiered integrated circuit assembly and a method for manufacturing the same
US8097490B1 (en) * 2010-08-27 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interconnect layer for stacked semiconductor die
US8354297B2 (en) * 2010-09-03 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die
US20120168943A1 (en) 2010-12-30 2012-07-05 Stmicroelectronics Pte. Ltd. Plasma treatment on semiconductor wafers
US20120199960A1 (en) 2011-02-07 2012-08-09 Texas Instruments Incorporated Wire bonding for interconnection between interposer and flip chip die
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
WO2013119309A1 (en) 2012-02-08 2013-08-15 Xilinx, Inc. Stacked die assembly with multiple interposers
US8704364B2 (en) 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
US20130265733A1 (en) 2012-04-04 2013-10-10 Texas Instruments Incorporated Interchip communication using an embedded dielectric waveguide
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8872349B2 (en) 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
GB2537060B (en) 2012-09-25 2017-02-15 Cambridge Silicon Radio Ltd Composite reconstituted wafer structures
US8912670B2 (en) 2012-09-28 2014-12-16 Intel Corporation Bumpless build-up layer package including an integrated heat spreader
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US9190380B2 (en) 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US8940630B2 (en) 2013-02-01 2015-01-27 Invensas Corporation Method of making wire bond vias and microelectronic package having wire bond vias
US8901748B2 (en) 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
US20140264831A1 (en) 2013-03-14 2014-09-18 Thorsten Meyer Chip arrangement and a method for manufacturing a chip arrangement
US9252076B2 (en) 2013-08-07 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US10395281B2 (en) 2013-08-19 2019-08-27 Facebook, Inc. Advertisement selection and pricing based on advertisement type and placement
US9159690B2 (en) 2013-09-25 2015-10-13 Intel Corporation Tall solders for through-mold interconnect
US9349703B2 (en) 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US20150172893A1 (en) 2013-12-12 2015-06-18 Gerard St. Germain Mobile Companion
US9275955B2 (en) 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
US20150178456A1 (en) 2013-12-19 2015-06-25 Opentv, Inc. Remote health care via a television communication system
US9826907B2 (en) 2013-12-28 2017-11-28 Intel Corporation Wearable electronic device for determining user health status
WO2015105907A1 (en) 2014-01-08 2015-07-16 Infobionic, Inc Systems and methods for reporting patient health parameters
US20150255366A1 (en) 2014-03-06 2015-09-10 Apple Inc. Embedded system in package
US9793198B2 (en) 2014-05-12 2017-10-17 Invensas Corporation Conductive connections, structures with such connections, and methods of manufacture
US9437566B2 (en) 2014-05-12 2016-09-06 Invensas Corporation Conductive connections, structures with such connections, and methods of manufacture
US9402312B2 (en) 2014-05-12 2016-07-26 Invensas Corporation Circuit assemblies with multiple interposer substrates, and methods of fabrication
US20150364422A1 (en) 2014-06-13 2015-12-17 Apple Inc. Fan out wafer level package using silicon bridge
US9379090B1 (en) 2015-02-13 2016-06-28 Qualcomm Incorporated System, apparatus, and method for split die interconnection

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050093144A1 (en) * 2002-12-17 2005-05-05 Delphi Technologies, Inc. Multi-chip module
US20140099753A1 (en) * 2003-03-11 2014-04-10 Micron Technology, Inc. Techniques for packaging multiple device components
US20040183190A1 (en) * 2003-03-21 2004-09-23 Advanced Semiconductor Engineering, Inc. Multi-chips stacked package
US20050017336A1 (en) * 2003-07-24 2005-01-27 Moriss Kung [multi-chip package]
CN1835229A (zh) * 2005-03-16 2006-09-20 索尼株式会社 半导体器件和制造半导体器件的方法
CN102460690A (zh) * 2009-06-24 2012-05-16 英特尔公司 多芯片封装和在其中提供管芯到管芯互连的方法
JP2011044654A (ja) * 2009-08-24 2011-03-03 Shinko Electric Ind Co Ltd 半導体装置
CN102687255A (zh) * 2010-02-03 2012-09-19 马维尔国际贸易有限公司 凹陷半导体衬底
CN102646668A (zh) * 2011-02-17 2012-08-22 三星电子株式会社 具有基板穿孔的中间体的半导体封装及其制造方法
CN103811472A (zh) * 2012-11-05 2014-05-21 三星电子株式会社 半导体封装件和制造半导体封装件的方法

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107758604A (zh) * 2017-11-03 2018-03-06 纽威仕微电子（无锡）有限公司 Mems水听器芯片的扇出型封装结构及方法
US11532585B2 (en) 2017-11-15 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package containing device dies and interconnect die and redistribution lines
US10720401B2 (en) 2017-11-15 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect chips
US11978714B2 (en) 2017-11-15 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Encapsulated package including device dies connected via interconnect die
CN109786262A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 互连芯片
CN109786262B (zh) * 2017-11-15 2021-06-22 台湾积体电路制造股份有限公司 互连芯片
US10867954B2 (en) 2017-11-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect chips
CN110010581A (zh) * 2018-01-05 2019-07-12 意法半导体(格勒诺布尔2)公司 绝缘接触间隔件
TWI660264B (zh) * 2018-01-19 2019-05-21 創意電子股份有限公司 固態儲存裝置
CN112768422B (zh) * 2019-11-06 2024-03-22 欣兴电子股份有限公司 芯片封装结构及其制作方法
CN112768422A (zh) * 2019-11-06 2021-05-07 欣兴电子股份有限公司 芯片封装结构及其制作方法
CN113130434B (zh) * 2019-12-31 2023-08-01 力成科技股份有限公司 封装结构及其制造方法
CN113130464A (zh) * 2019-12-31 2021-07-16 力成科技股份有限公司 封装结构及其制造方法
CN113130434A (zh) * 2019-12-31 2021-07-16 力成科技股份有限公司 封装结构及其制造方法
CN111554656A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种半导体封装器件
CN111554657A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种半导体封装器件
CN111554622A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554616A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554617A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554627A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554620A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111446227A (zh) * 2020-05-19 2020-07-24 华进半导体封装先导技术研发中心有限公司 一种封装结构及封装方法
US11527467B2 (en) * 2020-09-03 2022-12-13 Intel Corporation Multi-chip package with extended frame
CN112736063A (zh) * 2020-12-29 2021-04-30 国家数字交换系统工程技术研究中心 一种领域专用的软件定义晶圆级系统和预制件互连与集成方法
CN112736063B (zh) * 2020-12-29 2021-09-24 国家数字交换系统工程技术研究中心 一种领域专用的软件定义晶圆级系统和预制件互连与集成方法
CN112992886A (zh) * 2021-02-09 2021-06-18 中国科学院微电子研究所 一种集成电路

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