CN104217965B - 芯片堆叠封装体及其制作方法 - Google Patents
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Abstract
一种芯片堆叠封装体及其制作方法。芯片堆叠封装体包括导线架、第一芯片、第二芯片及封装胶体。导线架包括多个第一引脚、多个第二引脚及多个第三引脚。第二引脚环绕第一引脚。第三引脚环绕第二引脚。各第二引脚具有第一厚度及第二厚度。第一厚度等于各第一引脚的最大厚度。第二厚度等于各第三引脚的最大厚度，且第一厚度小于第二厚度。第一芯片通过多个第一凸块与第一引脚及部分第二引脚接合。第二芯片覆盖第一芯片并通过多个第二凸块与第三引脚以及部分第二引脚接合。封装胶体覆盖第一及第二芯片、第一及第二凸块、第一、第二及第三引脚。
Description
技术领域
本发明是有关于一种封装体及其制作方法，且特别是有关于一种芯片堆叠封装体及其制作方法。
背景技术
在现今信息爆炸的世界，集成电路已与日常生活有密不可分的关系，无论在食衣住行育乐方面，都常会用到集成电路元件所组成的产品。随着电子科技的不断演进，更人性化、功能性更复杂的电子产品不断推陈布新，然而各种产品无不朝向轻、薄、短、小的趋势设计，以提供更便利舒适的使用。在半导体工艺上，已迈入微型集成电路的量产时代，积极度更高的半导体产品已垂手可得。至于后段的封装技术，也有诸多的精密封装结构开发成功，比如芯片尺寸封装（Chip Scale Package,CSP）、芯片级封装（Wafer Level Package）或多芯片封装模块（Multi Chip Module,MCM）等。
已知的芯片堆叠封装体主要是将多个芯片逐层叠置后，再分别以打线方式电性连接至导线架的引脚，再以封装材料包覆，以形成独立的芯片封装，然而，以打线连接的方式，芯片与电路尺寸无法有效缩减，且因存在信号电感效应，无法符合高速元件的需求，又因为其信号传输路径较长，电性效能并无法有效提升。已知的覆晶堆叠封装体利用导线架的引脚的折弯不同，使得芯片分别倒装焊接于不同高度的弯折引脚，以形成芯片堆叠封装。然而，已知的覆晶堆叠方式在组装上较不易控制，且引脚容易受外力而变形或偏移，进而发生短路或接合不良的现象，尤其在高脚数及引脚微间距的产品中特别容易发生，导致芯片堆叠封装体的良率低落。
发明内容
本发明提供一种芯片堆叠封装体及其制作方法，其封装体的封装厚度较薄，且电性效能较佳。
本发明的芯片堆叠封装体的制作方法包括下列步骤。首先，提供导线架。导线架包括中间引脚部以及外环引脚部。中间引脚部包括彼此连接的多个第一引脚以及多个第二引脚。第二引脚环绕并连接第一引脚。外环引脚部包括彼此连接的多个第三引脚，且环绕中间引脚部。各第二引脚具有第一厚度以及第二厚度。第一厚度实质上等于各第一引脚的最大厚度。第二厚度实质上等于各第三引脚的最大厚度，且第一厚度小于第二厚度。接着，令第一芯片通过倒装焊接与第一引脚以及部分第二引脚连接。令第二芯片覆盖第一芯片，并使第二芯片通过倒装焊接与第三引脚以及部分第二引脚连接。接着，形成封装胶体，以包覆第一芯片、第二芯片、第一引脚、第二引脚以及第三引脚。之后，令第一引脚、第二引脚以及第三引脚彼此独立。
本发明的芯片堆叠封装体包括导线架、第一芯片、第二芯片及封装胶体。导线架包括多个第一引脚、多个第二引脚及多个第三引脚。第二引脚环绕第一引脚。第三引脚环绕第二引脚。各第二引脚具有第一厚度及第二厚度。第一厚度实质上等于各第一引脚的最大厚度。第二厚度实质上等于各第三引脚的最大厚度，且第一厚度小于第二厚度。第一芯片通过多个第一凸块与第一引脚及部分第二引脚接合。第二芯片覆盖第一芯片并通过多个第二凸块与第三引脚以及部分第二引脚接合。封装胶体覆盖第一芯片、第二芯片、第一凸块、第二凸块、第一引脚、第二引脚以及第三引脚。
基于上述，本发明先是同时对基材的上下表面进行图案化工艺，再对图案化后的基材的上表面进行第二次图案化工艺，以形成用于芯片堆叠封装体的导线架，其导线架具有多个不同厚度的引脚，以提供不同高度的承载面，接着，再将多个芯片依序堆叠并分别与不同厚度的引脚连接，也就是各个芯片分别设置于导线架所提供的不同高度的承载面而形成堆叠结构。如此，由于本发明是通过导线架的不同厚度的引脚来承载并电性连接彼此堆叠的芯片，因此能有效降低芯片堆叠封装体的整体封装厚度并提升芯片堆叠封装体的电性效能。除此之外，部分的引脚具有不同厚度，也就是不同高度的承载面，因此，单一引脚可同时接合不同的堆叠芯片，一方面可提供支撑的作用，另一方面可进行芯片间的电性信号导通设计。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1G是依照本发明的一实施例的一种芯片堆叠封装体的制作方法的流程示意图。
图2为图1B的导线架的局部俯视示意图。
图3是依照本发明的一实施例的一种芯片堆叠封装体与电路板连接的剖面示意图。
【符号说明】
10：芯片堆叠封装体
20：电路板
22：图案化线路层
30：导电胶材
100：导线架
100a：图案化基材
110：中间引脚部
110a：中间部
112：第一引脚
112a：第一区
114、114L、114R：第二引脚
114a：第二区
114b：底面
114c：第一顶面
114d：第二顶面
120：外环引脚部
122：第三引脚
122a：凹陷部
122b：悬臂部
130：连接杆
200：第一芯片
210：第一凸块
300：第二芯片
310：第二凸块
400：封装胶体
T1：第一厚度
T2：第二厚度
具体实施方式
图1A至图1G是依照本发明的一实施例的一种芯片堆叠封装体的制作方法的流程示意图。本实施例的芯片堆叠封装体的制作方法包括下列步骤。首先，提供如图1B所示的导线架100，而导线架100的制作方法请参照图1A至图1B，也就是先如图1A所示同时对基材的相对上下两表面进行图案化工艺，以形成图1A所示的图案化基材100a。图案化基材100a包括中间部110a以及外环引脚部120。中间部110a包括第一区112a以及第二区114a，其中，第二区114a环绕并连接第一区112a，且第一区112a具有第一厚度T1，而第二区114a具有第二厚度T2。外环引脚部120则包括彼此连接的多个第三引脚122，其中，各第三引脚的最大厚度实质上等于第二厚度T2，且第一厚度T1小于第二厚度T2。
图2为图1B的导线架的局部俯视示意图，而图1B则为图2的导线架沿I-I＇线的剖面示意图。接着，再继续对图1A所示的图案化基材100a的上表面进行第二次图案化工艺，以形成如图1B以及图2所示的导线架100。导线架100包括前述的外环引脚部120以及通过第二次图案化工艺所形成的中间引脚部110。中间引脚部110如图1B所示包括彼此连接的多个第一引脚112以及多个第二引脚114。第二引脚114环绕并连接第一引脚112。外环引脚部120环绕中间引脚部110并通过多个连接杆（tie bar）130与中间引脚部110连接。各第二引脚114具有第一厚度T1以及第二厚度T2。第一厚度T1实质上等于各第一引脚112的最大厚度，而第二厚度T2实质上等于外环引脚部120的各第三引脚122的最大厚度。在本实施例中，图案化的方法包括蚀刻。如此，导线架100的制作即大致完成。
接着，再如图1C所示，令第一芯片200通过例如倒装焊接的方式与第一引脚112以及部分第二引脚114连接。在本实施例中，第一芯片200是通过多个第一凸块210与第一引脚112以及部分第二引脚114电性连接。之后，再如图1D所示，令第二芯片300覆盖第一芯片200，并使第二芯片300通过例如倒装焊接的方式与第三引脚122以及部分第二引脚114连接。在本实施例中，第二芯片300的尺寸大于第一芯片200的尺寸，以覆盖第一芯片200，且第二芯片300是通过多个第二凸块310与第三引脚122以及部分第二引脚114电性连接。第一凸块210以及第二凸块310可例如为电镀凸块、无电镀凸块、结线凸块、导电聚合物凸块、金属复合凸块或焊锡凸块等。其中焊锡凸块例如是但不限于以点印（dot printing）、网版印刷、喷印（jet printing）、蒸镀、电镀、落球等方式形成于导线架的引脚或芯片上。当然，本发明并不以此为限。
具体来说，各第二引脚114是通过具有第一厚度T1的部分与第一芯片200连接，并通过具有第二厚度T2的部分与第二芯片300连接。更详细而言，各第二引脚114具有底面114b以及彼此平行的第一顶面114c与第二顶面114d。第一厚度T1为第一顶面114c至底面114b的最小距离，而第二厚度T2为第二顶面114d至底面114b的最小距离。第一芯片200则是通过倒装焊接与第一顶面114c连接，而第二芯片300则通过倒装焊接与第二顶面114d连接。如此，第二引脚114利用其不同高度的第一顶面114c及第二顶面114d分别接合彼此堆叠的第一芯片200及第二芯片300，除了可对第一芯片200及第二芯片300提供支撑的作用之外，更可进行第一芯片200及第二芯片300之间的电性信号导通设计。此外，各第三引脚122具有凹陷部122a，其位于第三引脚122的下表面并邻近第二引脚114，以于第三引脚122定义出悬臂部122b，第二芯片300即是通过第二凸块310与第三引脚122的悬臂部122b电性连接。
接着，形成如图1E所示的封装胶体400，以包覆第一芯片200、第二芯片300、第一引脚112、第二引脚114以及第三引脚122。其中封装胶体400亦填充于第三引脚122所设置的凹陷部122a内，使第三引脚122更稳固地与封装胶体400结合。之后，再如图1F所示，通过例如蚀刻或是机械切割等方法令第一引脚112、第二引脚114以及第三引脚122彼此独立，以形成如图1G所示的芯片堆叠封装体10。如此，芯片堆叠封装体10的制作即大致完成。由于导线架100利用其不同厚度的引脚112、114、122来分别承载并电性连接依序堆叠的第一芯片200及第二芯片300，因此能有效降低芯片堆叠封装体10的整体封装厚度并提升芯片堆叠封装体10的电性效能。此外，芯片堆叠封装体10的第一引脚112的下表面、第二引脚114的底面114b以及第三引脚122的下表面皆裸露于封装胶体400之外，以作为外部电性连接之用。
图3是依照本发明的一实施例的一种芯片堆叠封装体与电路板连接的剖面示意图。依上述制作方法所完成的芯片堆叠封装体10可如图3所示通过暴露于封装胶体400外的第一引脚112的下表面、第二引脚114的底面114b以及第三引脚122的下表面与外部电子元件电性连接。在本实施例中，外部电子元件例如为电路板20。芯片堆叠封装体10则通过导电胶材30使第一引脚112、第二引脚114及第三引脚122与电路板20上的图案化线路层22形成电性连接。导电胶材30可例如为锡膏、各向异性导电膜（anisotropic conductive film,ACF）、各向异性导电胶（anisotropic conductive paste,ACP）等，当然，本发明并不以此为限。
需说明的是，本实施例的第二引脚114主要是用以电性连接第一芯片200以及第二芯片300，其可选择性地连接或不连接至电路板20。若第二引脚114欲与电路板20电性连接，则可如图3左边的第二引脚114L的配置，也就是通过导电胶材30与电路板20上的图案化线路层22形成电性连接。然而，若第二引脚114不与电路板20电性连接，则可如图3右边的第二引脚114R的配置，例如不形成导电胶材30于第二引脚114R与电路板20的图案化线路层之间，或是不在电路板20上形成与第二引脚114R对应的图案化线路层。使用者可依实际的产品设计需求，在不脱离本发明的精神和范围内，自行对其电性配置方式做变化及调整。
综上所述，本发明先是同时对基材的上下表面进行图案化工艺，再对图案化后的基材的上表面进行第二次图案化工艺，以形成用于芯片堆叠封装体的导线架，其导线架具有多个不同厚度的引脚，以提供不同高度的承载面，接着，再将多个芯片依序堆叠并分别与不同厚度的引脚连接，也就是各个芯片分别设置于导线架所提供的不同高度的承载面而形成堆叠结构。如此，由于本发明是以导线架的不同厚度的引脚来承载并电性连接依序堆叠的芯片，因此能有效降低芯片堆叠封装体的整体封装厚度并提升芯片堆叠封装体的电性效能。除此之外，部分的引脚具有不同厚度，也就是不同高度的承载面，因此，单一引脚可同时接合不同的堆叠芯片，一方面可提供支撑的作用，另一方面可进行芯片间的电性信号导通设计。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求书所界定者为准。
Claims (8)
1.一种芯片堆叠封装体的制作方法，其特征在于，包括：
提供导线架，该导线架包括中间引脚部以及外环引脚部，该中间引脚部包括彼此连接的多个第一引脚以及多个第二引脚，该多个第二引脚环绕并连接该多个第一引脚，该外环引脚部包括彼此连接的多个第三引脚，且环绕该中间引脚部，各该第二引脚具有第一厚度、第二厚度、底面以及彼此平行的第一顶面与第二顶面，该第一厚度为该第一顶面至该底面的最小距离，该第二厚度为该第二顶面至该底面的最小距离，该第一厚度等于各该第一引脚的最大厚度，该第二厚度等于各该第三引脚的最大厚度，且该第一厚度小于该第二厚度；
令第一芯片通过倒装焊接与该多个第一引脚以及部分该多个第二引脚的该多个第一顶面连接；
令第二芯片覆盖该第一芯片，并使该第二芯片通过倒装焊接与该多个第三引脚以及部分该多个第二引脚的该多个第二顶面连接；
形成封装胶体，以包覆该第一芯片、该第二芯片、该多个第一引脚、该多个第二引脚以及该多个第三引脚；以及
令该多个第一引脚、该多个第二引脚以及该多个第三引脚彼此独立。
2.如权利要求1所述的芯片堆叠封装体的制作方法，其特征在于，该多个第一引脚的下表面、该多个第二引脚的底面以及该多个第三引脚的下表面裸露于该封装胶体之外，以作为外部电性连接之用。
3.如权利要求1所述的芯片堆叠封装体的制作方法，其特征在于，该第一芯片通过多个第一凸块与该多个第一引脚以及部分该多个第二引脚电性连接，该第二芯片通过多个第二凸块与该多个第三引脚以及部分该多个第二引脚电性连接。
4.如权利要求3所述的芯片堆叠封装体的制作方法，其特征在于，该多个第一凸块以及该多个第二凸块为电镀凸块、无电镀凸块、结线凸块、导电聚合物凸块、金属复合凸块或焊锡凸块。
5.如权利要求1所述的芯片堆叠封装体的制作方法，其特征在于，令该多个第一引脚、该多个第二引脚以及该多个第三引脚彼此独立的方法包括蚀刻或机械切割。
6.一种芯片堆叠封装体，其特征在于，包括：
导线架，包括多个第一引脚、多个第二引脚以及多个第三引脚，该多个第二引脚环绕该多个第一引脚，该多个第三引脚环绕该多个第二引脚，各该第二引脚具有第一厚度、第二厚度、底面以及彼此平行的第一顶面与第二顶面，该第一厚度为该第一顶面至该底面的最小距离，该第二厚度为该第二顶面至该底面的最小距离，该第一厚度等于各该第一引脚的最大厚度，该第二厚度等于各该第三引脚的最大厚度，且该第一厚度小于该第二厚度；
第一芯片，通过多个第一凸块与该多个第一引脚以及部分该多个第二引脚的该多个第一顶面接合；
第二芯片，覆盖该第一芯片并通过多个第二凸块与该多个第三引脚以及部分该多个第二引脚的该多个第二顶面接合；以及
封装胶体，覆盖该第一芯片、该第二芯片、该多个第一凸块、该多个第二凸块、该多个第一引脚、该多个第二引脚以及该多个第三引脚。
7.如权利要求6所述的芯片堆叠封装体，其特征在于，该多个第一引脚的下表面、该多个第二引脚的底面以及该多个第三引脚的下表面裸露于该封装胶体之外，以作为外部电性连接之用。
8.如权利要求6所述的芯片堆叠封装体，其特征在于，该多个第一凸块及该多个第二凸块为电镀凸块、无电镀凸块、结线凸块、导电聚合物凸块、金属复合凸块或焊锡凸块。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |