KR20090056562A - 스택 패키지 - Google Patents

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Abstract

본 발명에 따른 스택 패키지는, 하면으로 돌출되게 관통 실리콘 비아를 구비하며, 상기 관통 실리콘 비아에 의해 전기적 및 물리적으로 스택된 적어도 둘 이상의 반도체 칩; 및 상기 스택된 반도체 칩들 사이에 개재되어 상기 반도체 칩들 간의 접합을 강화하는 적어도 하나 이상의 보강재를 포함한다.

Description

스택 패키지{Staack package}
본 발명은 스택 패키지에 관한 것으로서, 전기적인 접합의 신뢰성을 향상시킬 수 있는 스택 패키지에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있으며, 상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 형성된 금속 와이어, 범프 또는 관통 실리콘 비아 등을 통하여 전기적으로 연결된다.
상기 관통 실리콘 비아를 이용한 스택 패키지는 기판 상에 내부에 관통 실리콘 비아가 형성된 반도체 칩들이 상기 각 반도체 칩에 구비된 대응하는 관통 실리콘 비아들이 전기적 및 물리적으로 연결되도록 스택되어 이루어진다.
상기 관통 실리콘 비아를 이용한 스택 패키지는 전기적인 연결이 관통 실리콘 비아를 통하여 이루어짐으로써, 전기적인 열화 방지되어 반도체 칩의 동작 속도를 향상시킬 수 있고 소형화가 가능하다.
그러나, 상기 종래 관통 실리콘 비아를 이용한 스택 패키지는 접합 면적이 작아 외부의 작은 충격에도 접합 부분이 쉽게 끊어질 가능성을 가져 접합 신뢰성이 낮다. 이에 따라, 상부 관통 실리콘 비아와 하부의 금속배선 간의 접합 면적이 작아 접합부 중 하나의 접합부만이라도 접합이 불량하게 되면 페일(Fail)이 발생하게 되며, 각 접합부별 접합 면적의 차이를 유발하여 전기적 신호의 차이를 유발한다.
또한, 상부와 하부의 반도체 칩간의 접합이 상기 관통 실리콘 비아의 직경 크기밖에 되지 않기 때문에 접합 강도를 높이기 위한 방법에 한계를 가지며, 이는, 스택 패키지를 형성할 때 제약 사항으로 작용하여 스팩 패키지의 수율을 감소시킨다.
본 발명은 전기적인 접합의 신뢰성을 향상시킬 수 있는 스택 패키지를 제공한다.
본 발명에 따른 스택 패키지는, 하면으로 돌출되게 관통 실리콘 비아를 구비하며, 상기 관통 실리콘 비아에 의해 전기적 및 물리적으로 스택된 적어도 둘 이상의 반도체 칩; 및 상기 스택된 반도체 칩들 사이에 개재되어 상기 반도체 칩들 간의 접합을 강화하는 적어도 하나 이상의 보강재를 포함한다.
상기 보강재는 2 ∼ 100㎛의 폭을 갖는다.
상기 보강재는 솔더로 이루어진 범프 또는 솔도볼의 형태를 갖는다.
상기 보강재는 상기 스택된 반도체 칩들 간에 물리적 연결만을 이룬다.
상기 스택된 반도체 칩들이 실장되는 기판을 더 포함한다.
상기 기판의 상면에 상기 스택된 반도체 칩들을 감싸도록 형성된 봉지부를 더 포함한다.
상기 기판의 하면에 부착된 외부접속단자를 더 포함한다.
본 발명은 관통 실리콘 비아를 이용한 스택패키지의 형성시 스택되는 반도체 칩 간에 범프 형태의 보강재를 형성함으로써 접합 면적을 넓혀 스택되는 반도체 칩들 간의 전기적 및 물리적인 연결의 접합 신뢰성을 향상시킬 수 있다.
또한, 스택되는 반도체 칩 간에 보강재를 형성함으로써 스택되는 반도체 칩의 기울어짐을 방지할 수 있어 상부에 배치되는 반도체 칩의 관통 실리콘 비아와 하부에 배치되는 반도체 칩의 금속 배선 간에 전기적인 연결을 안정화시킬 수 있다.
아울러, 본 발명에 따른 스택 패키지의 형성시 별도의 장비가 필요없어 비용 증가의 문제가 없으며, 비교적 쉬운 방법으로 안정적인 접합을 형성할 수 있다.
본 발명은 관통 실리콘 비아를 이용한 스택 패키지의 형성시, 스택되는 반도체 칩들 간의 전기적 및 물리적인 연결의 신뢰성을 향상시키기 위하여 상기 스택되는 반도체 칩들 간에 범프 형태의 보강재를 형성한다.
자세하게, 본 발명은 스택되는 반도체 칩 중 하부에 배치되는 반도체 칩의 상면에 솔더로 이루어지고, 범프 형태를 가지며, 전기적인 신호 연결이 이루어지지 않는 물리적인 연결만을 이루는 보강재를 매개로 스택 패키지를 형성한다.
따라서, 종래에는 상하부에 배치되는 상기 반도체 칩 간의 전기적 및 물리적 접합 면적이 상기 반도체 칩의 관통 실리콘 비아의 직경에 의존하였으나, 본 발명에서는 스택되는 반도체 칩들 간에 보강재가 형성됨으로써 접합 면적이 넓어져 스택 패키지의 접합 신뢰성을 향상시킬 수 있다.
또한, 스택되는 반도체 칩 간에 보강재를 형성함으로써 스택되는 반도체 칩의 기울어짐을 방지할 수 있어 상부에 배치되는 반도체 칩의 관통 실리콘 비아와 하부에 배치되는 반도체 칩의 금속 배선 간에 전기적인 연결을 안정화시킬 수 있다.
이하에서는 본 발명의 실시예에 따른 스택 패키지를 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명에 따른 스택 패키지(100)는 적어도 하나 이상의 보강재(170)를 매개로 관통 실리콘 비아(130)가 형성된 둘 이상의 반도체 칩(110)이 스택되어 이루어진다.
상기 각 반도체 칩(110)의 상면에는 금속 배선(140) 및 더미 패턴(172)이 형성되고, 내부에는 상기 반도체 칩(110)을 관통하여 상기 금속 배선(140)과 전기적으로 연결됨과 아울러 상기 반도체 칩(110)의 하부로 돌출되도록 형성된 관통 실리콘 비아(130)가 구비된다.
상기 금속 배선(140) 및 더미 패턴(172)은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성된다.
상기 각 반도체 칩(110)에 구비된 금속 배선(140), 관통 실리콘 비아(130) 및 더미 패턴(172)의 하부에는 금속 씨드막(114, 174)이 형성되며, 상기 반도체 칩(110)의 내부 계면과 상기 관통 실리콘 비아의 측면에 형성된 금속 씨드막(114) 간에는 절연막(112)이 형성된다.
상기 스택된 반도체 칩(110)의 상기 금속 배선(140) 및 더미 패턴(172) 상에는 솔더(176)가 개재되며, 상기 금속 배선(140) 상의 솔더(176)는 상부에 배치되는 상기 반도체 칩(110) 하부의 돌출된 관통 실리콘 비아(130)와 전기적인 연결을 위하여 형성된다.
상기 솔더(176)가 형성된 더미 패턴(172) 상에는 상기 스택되는 두 개의 반도체 칩(110) 간의 간격 및 균형을 유지함으로써 상기 솔더(176)를 통한 관통 실리 콘 비아(130)와 금속 배선(140) 간의 전기적인 연결의 신뢰성을 향상시키기 위한 보강재(170)가 형성된다.
상기 보강재(170)는 전기적 신호 전달에는 관여하지 않고, 솔더를 이용하여 2 ∼ 100㎛의 직경을 갖는 범프의 형태로 형성하며, 보강재(170)는 상기 스택되는 상기 반도체 칩(110)들 간의 간격에 대응하는 높이를 갖는다.
상기 더미 패턴(172) 상에 형성되는 솔더(176)는 동일한 물질로 이루어진 보강재(170)와의 용이한 접합을 위하여 형성된다.
상기 스택된 반도체 칩(110)들은 기판(120) 상에 실장되며, 상기 기판(120)의 상면에는 상기 스택된 반도체 칩(110)들을 덮도록 봉지부(160)가 형성되고, 하면에는 솔더볼과 같은 외부접속단자(150)가 부착된다.
한편, 본 발명의 실시예에 따른 스택 패키지의 제조 방법은 도 2a 내지 도 2d에 도시된 바와 같다.
도 2a를 참조하면, 제조 공정이 완료된 반도체 칩(110)에 상기 반도체 칩(110)이 관통되지 않는 깊이로 다수의 홈(미도시)을 형성하고, 상기 홈의 표면에 절연막(112)을 형성한 후, 상기 절연막(112) 및 상기 반도체 칩(110) 상에 금속 씨드막(114, 174)을 형성한다.
그런 다음, 상기 금속 씨드막(114, 174) 상에 상기 홈의 내부가 매립되도록 금속막을 형성한 후, 패터닝 공정을 수행하여 상기 반도체 칩(110)의 내부에 관통 실리콘 비아(130) 및 상기 반도체 칩(110)의 상면에 상기 관통 실리콘 비아(130)와 연결되는 금속 배선(140)과 후속 보강재가 형성되는 영역에 더미 패턴(172)을 형성 한다.
상기 금속 배선(140) 및 더미 패턴(172)은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성한다.
이어서, 상기 반도체 칩(110)의 하면으로 백그라인딩(Back grinding) 공정을 수행하여 상기 반도체 칩(110)의 하면으로 상기 관통 실리콘 비아(130)의 하면을 노출시킨다.
도 2b를 참조하면, 상기 각 반도체 칩(110) 상에 상기 금속 배선(140) 및 더미 패턴(172)을 노출시키는 마스크패턴(178)을 형성한다.
그런 다음, 상기 노출된 상기 금속배선(140) 및 더미 패턴(172) 상에 솔더(176)를 형성한다. 상기 금속배선(140) 상에 형성된 솔더(176)는 상부에 배치되는 반도체 칩(110)의 관통 실리콘 비아(130)와의 전기적인 연결을 위하여 형성하며, 상기 더미 패턴(172) 상에 형성되는 솔더(176)는 후속 공정에서 형성되는 솔더로 이루어진 보강재와의 용이한 연결을 위하여 형성한다.
상기 솔더(176)는 상술한 마스크패턴을 이용하여 형성하는 방법을 대신하여 스텐실 마스크(Stencil mask)를 이용하여 형성할 수 있다.
도 2c를 참조하면, 상기 마스크패턴을 제거한 후, 상기 더미 패턴(172)의 솔더(176) 상에 범프 형태를 가지며 솔더로 이루어진 보강재(170)를 형성한다.
도 2d를 참조하면, 상술한 방법으로 상기 보강재(170)가 형성된 적어도 둘 반도체 칩(110)들을 상부에 배치되는 반도체 칩(110)의 관통 실리콘 비아(130)가 하부에 배치되는 반도체 칩(110)의 금속 배선(140)과 연결되도록 함과 아울러 하부 반도체 칩(110)에 형성된 상기 보강재(170)가 상부 반도체 칩(110)의 하면에 부착되도록 스택한다.
상기 반도체 칩(110)들 간의 스택시, 상기 상부에 배치되는 반도체 칩(110)의 관통 실리콘 비아(130)와 하부에 배치되는 반도체 칩(110)의 금속 배선(140) 간의 전기적 연결을 위한 접합과 보강재(170)의 접합은 열압착을 통한 한 번의 동일 공정으로 수행한다.
그런 다음, 상기 스택된 반도체 칩(110)들을 기판(220) 상에 부착한 후, 상기 기판(220)의 상면에 상기 스택된 반도체 칩(110)들을 감싸도록 봉지부(160)를 형성하고, 상기 기판(120)의 하면에 솔더볼로 이루어진 외부접속단자(150)를 부착하여 스택 패키지(100)의 제조를 완료한다.
이상에서와 같이, 본 발명은 종래 스택 패키지가 상하부에 배치되는 상기 반도체 칩들 간의 접합 면적이 관통 실리콘 비아의 직경에 의존함에 비하여 스택되는 반도체 칩 간에 범프 형태의 보강재를 형성함으로써 접합 면적이 넓어져 전기적인 연결을 포함한 접합 신뢰성을 향상시킬 수 있다.
또한, 스택되는 반도체 칩 간에 보강재를 형성함으로써 스택되는 반도체 칩의 기울어짐을 방지할 수 있어 상부에 배치되는 반도체 칩의 관통 실리콘 비아와 하부에 배치되는 반도체 칩의 금속 배선 간에 전기적인 연결을 안정화시킬 수 있다.
아울러, 본 발명에 따른 스택 패키지의 형성시 별도의 장비가 필요없어 비용 증가의 문제가 없으며, 비교적 쉬운 방법으로 안정적인 접합을 형성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 스택 패키지의 제조 방법을 도시한 공정별 단면도.

Claims (7)

  1. 하면으로 돌출되게 관통 실리콘 비아를 구비하며, 상기 관통 실리콘 비아에 의해 전기적 및 물리적으로 스택된 적어도 둘 이상의 반도체 칩; 및
    상기 스택된 반도체 칩들 사이에 개재되어 상기 반도체 칩들 간의 접합을 강화하는 적어도 하나 이상의 보강재;를
    포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 보강재는 2 ∼ 100㎛의 폭을 갖는 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 보강재는 솔더로 이루어진 범프 또는 솔더볼의 형태를 갖는 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서,
    상기 보강재는 상기 스택된 반도체 칩들 간에 물리적 연결만을 이루는 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 스택된 반도체 칩들이 실장되는 기판을 더 포함하는 것을 특징으로 하는 스택 패키지.
  6. 제 5 항에 있어서,
    상기 기판의 상면에 상기 스택된 반도체 칩들을 감싸도록 형성된 봉지부를 더 포함하는 것을 특징으로 하는 스택 패키지.
  7. 제 5 항에 있어서,
    상기 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 스택 패키지.
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