KR102315325B1 - 반도체 패키지 - Google Patents

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KR102315325B1
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

반도체 패키지가 제공된다. 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치되고, 서로 마주보는 제1 면과 제2 면을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩의 상기 제1 면에 배치되어, 상기 패키지 기판의 상면과 접하는 복수의 제1 연결 단자, 상기 제1 반도체 칩의 상기 제2 면 상에 배치되고, 서로 마주보는 제3 면과 제4 면을 포함하는 제2 반도체 칩 및 상기 제2 반도체 칩의 상기 제3 면에 배치되어, 상기 제1 반도체 칩의 상기 제2 면과 접하는 복수의 제2 연결 단자를 포함하고, 상기 복수의 제1 연결 단자가 상기 패키지 기판의 상면과 접하는 면적의 합인 제1 면적과, 상기 복수의 제2 연결 단자가 상기 제1 반도체 칩의 상기 제2 면과 접하는 면적의 합인 제2 면적 간의 차이값의 절대값은, 상기 제1 면적의 0.3 이하이다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
전자 장치의 슬림화 경향에 따라 반도체 패키지의 두께가 감소되고 있다. 한편, 반도체 패키지의 두께가 감소됨에 따라, 패키지 기판 상에 복수개의 반도체 칩이 적층될 수 있다. 이 때, 적층되는 반도체 칩들이 기울어지는 현상을 방지하기 위한 방법이 지속적으로 논의되고 있다. 또한, 반도체 칩들로부터 발생되는 열을 효과적으로 발산시키기 위한 방법이 지속적으로 논의되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 균일한 접합 품질을 확보하여, 반도체 칩이 기울어지는 현상을 방지할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치되고, 서로 마주보는 제1 면과 제2 면을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩의 상기 제1 면에 배치되어, 상기 패키지 기판의 상면과 접하는 복수의 제1 연결 단자, 상기 제1 반도체 칩의 상기 제2 면 상에 배치되고, 서로 마주보는 제3 면과 제4 면을 포함하는 제2 반도체 칩 및 상기 제2 반도체 칩의 상기 제3 면에 배치되어, 상기 제1 반도체 칩의 상기 제2 면과 접하는 복수의 제2 연결 단자를 포함하고, 상기 복수의 제1 연결 단자가 상기 패키지 기판의 상면과 접하는 면적의 합인 제1 면적과, 상기 복수의 제2 연결 단자가 상기 제1 반도체 칩의 상기 제2 면과 접하는 면적의 합인 제2 면적 간의 차이값의 절대값은, 상기 제1 면적의 0.3 이하이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치되고, 서로 마주보는 제1 면과 제2 면을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩의 상기 제1 면과 상기 패키지 기판의 상면 사이에 게재되고, 상기 제1 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제1 시그널 연결 단자, 상기 제1 반도체 칩의 상기 제1 면과 상기 패키지 기판의 상기 상면 사이에 게재되고, 상기 제1 시그널 연결 단자와 이격되어 배치되는 제1 더미 연결 단자, 상기 제1 반도체 칩의 상기 제2 면 상에 배치되고, 서로 마주보는 제3 면과 제4 면을 포함하는 제2 반도체 칩, 상기 제2 반도체 칩의 상기 제3 면과 상기 제1 반도체 칩의 상기 제2 면 사이에 게재되고, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 제2 시그널 연결 단자 및 상기 제2 반도체 칩의 상기 제3 면과 상기 제1 반도체 칩의 상기 제2 면 사이에 게재되고, 상기 제2 시그널 연결 단자와 이격되어 배치되는 제2 및 제3 더미 연결 단자를 포함하고, 상기 패키지 기판의 상기 상면을 기준으로, 상기 제1 더미 연결 단자의 적어도 일부와 상기 제2 더미 연결 단자의 적어도 일부는 수직으로 중첩되고, 상기 제1 더미 연결 단자와 상기 제3 더미 연결 단자는 수직으로 비중첩될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 상면에 기판 패드를 포함하는 패키지 기판, 상기 기판 패드와 전기적으로 연결되는 제1 시그널 연결 단자, 상기 기판 패드 및 상기 제1 시그널 연결 단자와 이격되고, 상기 패키지 기판 상에 배치되는 제1 더미 연결 단자, 상기 제1 더미 연결 단자 및 상기 제1 시그널 연결 단자 상에 배치되고, 상기 제1 시그널 연결 단자와 전기적으로 연결되는 제1 비아를 포함하는 제1 반도체 칩, 상기 제1 비아와 연결되고, 상기 제1 반도체 칩 상에 배치되는 제2 시그널 연결 단자, 상기 제1 비아 및 상기 제2 시그널 연결 단자와 이격되고, 상기 제1 반도체 칩 상에 배치되는 제2 더미 연결 단자 및 상기 제2 더미 연결 단자 및 상기 제2 시그널 연결 단자 상에 순차적으로 적층되는 복수의 제2 반도체 칩으로, 상기 복수의 제2 반도체 칩 각각은, 상기 복수의 제2 반도체 칩 각각을 관통하는 제2 비아를 통해 전기적으로 연결되는 복수의 제2 반도체 칩을 포함하고, 제1 면적은 상기 제1 시그널 연결 단자가 상기 패키지 기판의 상기 상면과 접하는 면적과, 상기 제1 더미 연결 단자가 상기 패키지 기판의 상기 상면과 접하는 면적의 합이고, 제2 면적은 상기 제2 시그널 연결 단자가 상기 제1 반도체 칩과 접하는 면적과, 상기 제2 더미 연결 단자가 상기 제1 반도체 칩과 접하는 면적의 합이고, 상기 제1 면적과, 상기 제2 면적 간의 차이값의 절대값은, 상기 제1 면적의 0.3 이하일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 예시적인 단면도이다.
도 2는 도 1의 k 영역의 확대도이다.
도 3은 도 1의 j 영역의 확대도이다.
도 4는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 5는 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 예시적인 단면도이다.
도 7은 도 6의 m 영역의 확대도이다.
도 8은 도 6의 C-C' 선을 따라 절단한 단면도이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 예시적인 단면도이다.
이하에서, 도 1 내지 도 5를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 예시적인 단면도이다. 도 2는 도 1의 k 영역의 확대도이다. 도 3은 도 1의 j 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 패키지 기판(10), 제1 반도체 칩(100), 제2 반도체 칩(200), 복수의 제1 연결 단자(110, 120), 복수의 제2 연결 단자(210, 220, 230) 및 몰딩재(400)를 포함할 수 있다.
패키지 기판(10)은, 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다. 패키지 기판(10)은 서로 마주보는 상면(10U)과 하면(10L)을 포함할 수 있다.
기판 패드(11)는 패키지 기판(10)의 상면(10U)에서 패키지 기판(10)의 하면(10L)으로 연장될 수 있다. 기판 패드(11)는, 외부 접속 단자(20)와 제1 시그널 연결 단자(110)를 전기적으로 연결시킬 수 있다.
외부 접속 단자(20)는, 패키지 기판(10)의 하면(10L)에 부착되어 있을 수 있다. 도면에서, 외부 접속 단자(20)가 일정 개수를 갖는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 필요에 따라, 외부 접속 단자(20)는 임의의 개수가, 패키지 기판(10)의 하면(10L)에 부착될 수 있음은 물론이다.
외부 접속 단자(20)는 전도성 볼 또는 솔더 볼(solder ball)일 수 있으나, 이에 한정되지 않는다. 외부 접속 단자(20)는, 예를 들어, 전도성 범프(conductive bump), 전도성 스페이서(conductive spacer) 및 핀 그리드 어레이(PGA; Pin Grid Array) 중 어느 하나 일 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 외부 접속 단자(20)를 통해 외부 장치와 전기적으로 연결될 수 있다.
제1 반도체 칩(100)은 패키지 기판(10) 상에 배치될 수 있다. 제1 반도체 칩(100)은, 서로 마주보는 제1 면(100_1)과 제2 면(100_2)을 포함할 수 있다. 제1 반도체 칩(100)의 제1 면(100_1)은, 반도체 소자 회로가 형성되는 영역일 수 있다. 제1 반도체 칩(100)은, 예를 들어, 플립칩(flip chip)의 형태를 할 수 있다.
제1 반도체 칩(100)은, 제1 반도체 칩(100)을 관통하는 제1 비아(via)(150)를 포함할 수 있다. 제1 비아(150)는, 제1 반도체 칩(100)과 제2 반도체 칩(200)을 전기적으로 연결시킬 수 있다.
제1 반도체 칩(100)은, 제1 면(100_1)에 배치되는 복수의 제1 연결 단자(110, 120)와, 제2 면(100_2)에 배치되는 복수의 패드(151, 161, 162)를 포함할 수 있다.
복수의 제1 연결 단자(110, 120)는, 제1 반도체 칩(100)의 제1 면(100_1)과, 패키지 기판(10)의 상면(10U) 사이에 게재될 수 있다. 예를 들어, 복수의 제1 연결 단자(110, 120)는, 패키지 기판(10)의 상면(10U)과 접할 수 있다. 복수의 제1 연결 단자(110, 120)는, 제1 시그널 연결 단자(110)와 제1 더미 연결 단자(120)를 포함할 수 있다.
제1 시그널 연결 단자(110)는, 패키지 기판(10)의 상면(10U)과 접할 수 있다. 제1 시그널 연결 단자(110)는 제1 반도체 칩(100)과 패키지 기판(10)을 전기적으로 연결할 수 있다. 제1 시그널 연결 단자(110)는, 예를 들어, 기판 패드(11)와 전기적으로 연결되어, 외부 접속 단자(20)와 제1 반도체 칩(100)을 전기적으로 연결할 수 있다. 도 1에서, 제1 시그널 연결 단자(110)가 기판 패드(11)의 상면의 일부와 완전히 중첩되지 않도록 배치되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 시그널 연결 단자(110)는, 기판 패드(11)의 상면과 완전히 중첩되어 배치될 수도 있다. 또한, 제1 시그널 연결 단자(110)는 제1 비아(150)와 전기적으로 연결될 수 있다.
제1 시그널 연결 단자(110)는, 예를 들어, 제1 시그널 패드(111)와 제1 시그널 범프(113)를 포함할 수 있다.
제1 시그널 범프(113)는, 예를 들어, 패키지 기판(10)의 상면(10U)과 접할 수 있다. 제1 시그널 범프(113)는, 예를 들어, 기판 패드(11)와 접할 수 있다.
제1 시그널 패드(111)는, 제1 반도체 칩(100)의 제1 면(100_1)과 제1 시그널 범프(113) 사이에 게재될 수 있다. 제1 시그널 연결 단자(110)의 제1 시그널 범프(113)는, 예를 들어, 도전성 범프일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 시그널 범프(113)는 솔더 볼 등 패키지 기판(10)과 제1 반도체 칩(100)을 전기적으로 연결할 수 있는 것일 수 있다.
제1 더미 연결 단자(120)는 제1 시그널 연결 단자(110)와 이격되어 배치될 수 있다. 제1 더미 연결 단자(120)는 패키지 기판(10)의 상면(10U)과 접할 수 있다. 그러나, 제1 더미 연결 단자(120)는, 제1 반도체 칩(100)과 패키지 기판(10)을 전기적으로 연결하지 않을 수 있다. 제1 더미 연결 단자(120)는, 예를 들어, 기판 패드(11)와 전기적으로 연결되지 않을 수 있다. 제1 더미 연결 단자(120)는, 제1 비아(150)와 전기적으로 연결되지 않을 수 있다.
제1 더미 연결 단자(120)는, 예를 들어, 제1 더미 패드(121)와 제1 더미 범프(123)를 포함할 수 있다.
제1 더미 범프(123)는, 예를 들어, 패키지 기판(10)의 상면(10U)과 접할 수 있다. 제1 더미 범프(123)는, 기판 패드(11)와 접하지 않을 수 있다.
제1 더미 패드(121)는, 제1 반도체 칩(100)의 제1 면(100_1)과 제1 더미 범프(123) 사이에 게재될 수 있다. 제1 더미 연결 단자(120)의 제1 더미 범프(123)는, 예를 들어, 도전성 범프일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 더미 범프(123)는 솔더 볼 등 제1 반도체 칩(100)과 패키지 기판(10)을 물리적으로 연결할 수 있는 다양한 형태의 것일 수 있다.
복수의 패드(151, 161, 162)는, 제1 비아 패드(151), 제2 더미 패드(161) 및 제3 더미 패드(162)를 포함할 수 있다.
제1 비아 패드(151)는, 제1 반도체 칩(100)의 제2 면(100_2)에 배치될 수 있다. 제1 비아 패드(151)는, 제1 비아(150)와 서로 연결된 것일 수 있다.
제2 더미 패드(161)와 제3 더미 패드(162)는, 제1 반도체 칩(100)의 제2 면(100_2)에 배치될 수 있다. 제2 더미 패드(161)와 제3 더미 패드(162)는, 제1 비아 패드(151)와 이격되어 배치될 수 있다.
제2 반도체 칩(200)은, 제1 반도체 칩(100) 상에 배치될 수 있다. 제2 반도체 칩(200)은, 서로 마주보는 제3 면(200_3)과 제4 면(200_4)을 포함할 수 있다. 제2 반도체 칩(200)의 제3 면(200_3)은, 반도체 소자 회로가 형성되는 영역일 수 있다. 제2 반도체 칩(200)은, 예를 들어, 플립칩의 형태를 할 수 있다.
제2 반도체 칩(200)은, 제3 면(200_3)에 배치되는 복수의 제2 연결 단자(210, 220, 230)를 포함할 수 있다.
복수의 제2 연결 단자(210, 220, 230)는, 제2 반도체 칩(200)의 제3 면(200_3)과 제1 반도체 칩(100)의 제2 면(100_2) 사이에 게재될 수 있다. 예를 들어, 복수의 제2 연결 단자(210, 220, 230) 각각은, 제1 반도체 칩(100)의 제2 면(100_2)과 접할 수 있다. 예를 들어, 복수의 제2 연결 단자(210, 220, 230) 각각은, 제1 반도체 칩(100)의 제2 면(100_2)에 배치되는 복수의 패드(151, 161, 162)와 각각 접할 수 있다. 복수의 제2 연결 단자(210, 220, 230)는, 제2 시그널 연결 단자(210), 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)를 포함할 수 있다.
제2 시그널 연결 단자(210)는, 제1 반도체 칩(100)의 제2 면(100_2)과 접할 수 있다. 예를 들어, 제2 시그널 연결 단자(210)는, 제1 비아 패드(151)와 접할 수 있다. 다시 말해서, 제2 시그널 연결 단자(210)는 제1 비아 패드(151)를 통해 제1 비아(150)와 전기적으로 연결될 수 있다. 제2 시그널 연결 단자(210)는, 제1 반도체 칩(100)과 제2 반도체 칩(200)을 전기적으로 연결할 수 있다. 제2 시그널 연결 단자(210)는, 예를 들어, 제1 비아 패드(151), 제1 비아(150), 제1 시그널 연결 단자(110) 및 기판 패드(11)를 통해 외부 접속 단자(20)와 전기적으로 연결될 수 있다.
제2 시그널 연결 단자(210)는, 예를 들어, 제2 시그널 패드(211)와 제2 시그널 범프(213)를 포함할 수 있다.
제2 시그널 범프(213)는, 예를 들어, 제1 반도체 칩(100)의 제2 면(100_2)과 접할 수 있다. 제2 시그널 범프(213)는, 예를 들어, 제1 비아 패드(151)와 접할 수 있다.
제2 시그널 패드(211)는, 제2 반도체 칩(200)의 제3 면(200_3)과 제2 시그널 범프(213) 사이에 게재될 수 있다. 제2 시그널 연결 단자(210)의 제2 시그널 범프(213)는, 예를 들어, 도전성 범프일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 시그널 범프(213)는 솔더 볼 등 제2 반도체 칩(200)과 제1 반도체 칩(100)을 전기적으로 연결시킬 수 있는 것일 수 있다.
제2 더미 연결 단자(220)와 제3 더미 연결 단자(230)는 제2 시그널 연결 단자(210)와 이격되어 배치될 수 있다. 또한, 제2 더미 연결 단자(220)와 제3 더미 연결 단자(230)는 서로 이격되어 배치되고, 제1 반도체 칩(100)의 제2 면(100_2)과 제2 반도체 칩(200)의 제3 면(200_3) 사이에 게재될 수 있다. 제2 더미 연결 단자(220)와 제3 더미 연결 단자(230)는 제1 반도체 칩(100)의 제2 면(100_2)과 접할 수 있다. 그러나, 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)는 제2 반도체 칩(200)과 제1 반도체 칩(100)을 전기적으로 연결하지 않을 수 있다.
제2 더미 연결 단자(220)는 제2 더미 패드(161)와 접할 수 있다. 제3 더미 연결 단자(230)는 제3 더미 패드(162)와 접할 수 있다. 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)는, 제1 더미 연결 단자(120)와 전기적으로 연결되지 않을 수 있다. 제2 더미 연결 단자(220)와 제3 더미 연결 단자(230)는, 제1 비아(150)와 전기적으로 연결되지 않을 수 있다.
제2 더미 연결 단자(220)는, 예를 들어, 제4 더미 패드(221)와 제2 더미 범프(223)를 포함할 수 있다. 제3 더미 연결 단자(230)는, 예를 들어, 제5 더미 패드(231)와 제3 더미 범프(233)를 포함할 수 있다.
제2 더미 범프(223) 및 제3 더미 범프(233)는, 예를 들어, 제1 반도체 칩(100)의 제2 면(100_2)과 접할 수 있다. 제2 더미 범프(223) 및 제3 더미 범프(233)는, 예를 들어, 제1 비아 패드(151)와 접하지 않을 수 있다.
제4 더미 패드(221)는, 제2 반도체 칩(200)의 제3 면(200_3)과 제2 더미 범프(223) 사이에 게재될 수 있다. 제5 더미 패드(231)는, 제2 반도체 칩(200)의 제3 면(200_3)과 제3 더미 범프(233) 사이에 게재될 수 있다. 제2 더미 범프(223) 및 제3 더미 범프(233)는, 예를 들어, 도전성 범프일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 더미 범프(223) 및 제3 더미 범프(233)는, 솔더 볼 등 제2 반도체 칩(200)과 제1 반도체 칩(100)을 물리적으로 연결할 수 있는 다양한 형태의 것일 수 있다.
몇몇 실시예에서, 평면도 관점에서 볼 때, 제1 더미 연결 단자(120)의 적어도 일부는, 예를 들어, 제2 더미 연결 단자(220)와 제3 더미 연결 단자(230) 중 어느 하나와, 패키지 기판(10)의 상면(10U)을 기준으로, 수직(예를 들어, 제2 방향(D2))으로 중첩될 수 있다.
예를 들어, 제1 더미 연결 단자(120)의 적어도 일부와 제2 더미 연결 단자(220)의 적어도 일부는, 패키지 기판(10)의 상면(10U)을 기준으로, 수직(예를 들어, 제2 방향(D2))으로 중첩될 수 있다. 한편, 제1 더미 연결 단자(120)는, 제3 더미 연결 단자(230)와, 패키지 기판(10)의 상면(10U)을 기준으로, 수직(예를 들어, 제2 방향(D2))으로 중첩되지 않을 수 있다.
몰딩재(400)는, 제1 반도체 칩(100)과 패키지 기판(10) 사이를 메울 수 있다. 몰딩재(400)는 제1 반도체 칩의 제1 면(100_1)과 제2 면(100_2)을 잇는 제1 반도체 칩(100)의 측면을 둘러쌀 수 있다. 몰딩재(400)는, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이를 메울 수 있다. 몰딩재(400)는 제2 반도체 칩(200)의 제3 면(200_3)과 제4 면(200_4)을 잇는 제2 반도체 칩(200)의 측면을 둘러쌀 수 있다.
도면에서, 몰딩재(400)가 제2 반도체 칩(200)의 제4 면(200_4) 상에 형성되지 않는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 반도체 패키지의 제조 공정에 따라, 몰딩재(400)는 제2 반도체 칩(200)의 제4 면(200_4) 상에 형성될 수도 있음은 물론이다. 또한, 예를 들어, 반도체 패키지의 제조 공정에 따라, 몰딩재(400)는 제2 반도체 칩(200)의 측면의 일부를 둘러쌀 수도 있다. 몰딩재(400)는, 복수의 제1 연결 단자(110, 120)와 복수의 제2 연결 단자(210, 220, 230)들이 서로 절연 되도록 할 수 있다.
몇몇 실시예에서, 몰딩재(400)는, 예를 들어, 비전도성 필름(NCF: Non Conductive Film)일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몰딩재(400)는, 복수의 제1 연결 단자(110, 120)와 복수의 제2 연결 단자(210, 220, 230)들을 서로 절연시킬 수 있는 물질을 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 비아(150)와 연결되어 신호가 전달되는 경로를 제공하는 제1 시그널 연결 단자(110) 및 제2 시그널 연결 단자(210) 외에, 제1 더미 연결 단자(120), 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)를 포함할 수 있다.
몇몇 실시예에서, 도 1에서와 같이 제1 시그널 연결 단자(110)가 제2 시그널 연결 단자(210)와 제2 방향(D2)으로 정렬되어 있지 않는 경우, 제2 반도체 칩(200)이 제1 반도체 칩(100)에 가하는 힘과, 제1 반도체 칩(100)이 패키지 기판(10)에 가하는 힘이 균형을 이루도록 하기 위해, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제1 더미 연결 단자(120), 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)를 포함할 수 있다.
이 때, 제1 더미 연결 단자(120)는 패키지 기판(10)과 제1 반도체 칩(100) 사이에서 물리적인 연결을 제공할 수 있다. 또한, 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)는 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에서 물리적인 연결을 제공할 수 있다. 몇몇 실시예에서, 제1 더미 연결 단자(120)는, 제2 더미 연결 단자(220)와 제2 더미 연결 단자(220) 중 어느 하나와 정렬되도록 배치될 수 있다.
이로써, 제2 반도체 칩(200)이 제1 반도체 칩(100)에 가하는 힘과, 제1 반도체 칩(100)이 패키지 기판(10)에 가하는 힘은, 실질적으로 균형을 이룰 수 있다. 따라서, 본 발명의 몇몇 실시예들에 따르면, 복수의 제2 연결 단자(210, 220, 230)가 받는 힘과, 복수의 제1 연결 단자(110, 120)가 받는 힘의 불균형으로 인해 제1 반도체 칩(100)과 제2 반도체 칩(200)이 기울어지는 현상은, 감소될 수 있다.
도 4는 도 1의 A-A' 선을 따라 절단한 단면도이고, 도 5는 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 4 및 도 5에서는, 도시의 명확성을 위해 몰딩재(400)의 도시를 생략하였다. 또한, 도 1의 A-A' 선은, 패키지 기판(10)의 상면(10U)과 복수의 제1 연결 단자(110, 120)가 접하는 경계를 나타내는 선일 수 있다. 도 1의 B-B' 선은, 제1 반도체 칩(100)의 제2 면(100_2)과 복수의 제2 연결 단자(210, 220, 230)가 접하는 경계를 나타내는 선일 수 있다.
도 1 및 도 4를 참조하면, 제1 반도체 칩(100)의 제1 면(100_1)은, 제1 시그널 연결 단자(110)가 형성되는 제1 시그널 영역(SR1)과, 제1 더미 연결 단자(120)가 형성되는 제1 더미 영역(DR1)을 포함할 수 있다.
제1 시그널 연결 단자(110)는, 제1 시그널 영역(SR1)에 배치될 수 있다. 제1 시그널 연결 단자(110)는, 제1 방향(D1)과 제3 방향(D3)을 따라 정렬되어 있을 수 있다. 도면에서, 제1 시그널 연결 단자(110)가 임의의 개수를 갖고 2열로 정렬되어 있는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 시그널 연결 단자(110)는 필요에 따라, 다양한 개수를 갖고 다양한 형태로 정렬되어 있을 수 있다.
제1 더미 연결 단자(120)는 제1 더미 영역(DR1)에 배치될 수 있다. 제1 더미 연결 단자(120)는, 제1 시그널 연결 단자(110)와 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 더미 영역(DR1)은, 제1 더미 연결 단자(120)가 배치되는 영역(DR1_1)과 제1 더미 연결 단자(120)가 배치되지 않는 영역(DR1_2)을 포함할 수 있다.
몇몇 실시예에서, 제1 면적은, 복수의 제1 연결 단자(110, 120)가 패키지 기판(10)의 상면(10U)과 접하는 면적(110i_1, 110i_2, 120i_1, 120i_2)들의 총 합일 수 있다.
구체적으로, 제1 면적은, 예를 들어, 제1 시그널 연결 단자(110)가 패키지 기판(10)의 상면(10U)과 접하는 면적(110i_1, 110i_2)들과, 제1 더미 연결 단자(120)가 패키지 기판(10)의 상면(10U)과 접하는 면적(120i_1, 120i_2)들의 합일 수 있다. 제1 면적은, 예를 들어, 제1 시그널 범프(113) 및 제1 더미 범프(123)가 패키지 기판(10)의 상면(10U)과 접하는 경계에서 측정된 값일 수 있다.
예를 들어, 도 4에서, 제1 시그널 연결 단자(110)와 제1 더미 연결 단자(120)는 총 21개가 배치될 수 있다. 제1 시그널 연결 단자(110)가 패키지 기판(10)의 상면(10U)과 접하는 면적이 예를 들어, 5(AU, Arbitary Unit)이고, 제1 더미 연결 단자(120)가 패키지 기판(10)의 상면(10U)과 접하는 면적도 예를 들어, 5(AU)로 가정하면, 도 4에서의 제1 면적은 105(AU)일 수 있다.
도 1 및 도 5를 참조하면, 제2 반도체 칩(200)의 제3 면(200_3)은, 제2 시그널 연결 단자(210)가 형성되는 제2 시그널 영역(SR2)과, 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)가 형성되는 제2 더미 영역(DR2)을 포함할 수 있다.
제2 시그널 연결 단자(210)는, 제2 시그널 영역(SR2)에 배치될 수 있다. 제2 시그널 연결 단자(210)는, 제1 방향(D1)과 제3 방향(D3)을 따라 정렬되어 있을 수 있다. 도면에서, 제2 시그널 연결 단자(210)가 임의의 개수를 갖고 2열로 정렬되어 있는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 시그널 연결 단자(210)는 필요에 따라, 다양한 개수를 갖고 다양한 형태로 정렬되어 있을 수 있다.
제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)는, 제2 더미 영역(DR2)에 배치될 수 있다. 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)는, 제2 시그널 연결 단자(210)와 제1 방향(D1)으로 이격되어 배치될 수 있다. 제2 더미 영역(DR2)은, 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)가 배치되는 영역(DR2_1)과, 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)가 배치되지 않는 영역(DR2_2)을 포함할 수 있다.
제2 면적은, 복수의 제2 연결 단자(210, 220, 230)가 제1 반도체 칩(100)의 제2 면(100_2)과 접하는 면적(210i_1, 210i_2, 240i_1, 240i_2, 240i_3, 240i_4, 240i_5, 240i_6)들의 총 합일 수 있다.
제2 면적은, 예를 들어, 제2 시그널 연결 단자(210)가 제1 반도체 칩(100)의 제2 면(100_2)과 접하는 면적(210i_1, 210i_2)들과, 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)가 제1 반도체 칩(100)의 제2 면(100_2)과 접하는 면적(240i_1, 240i_2, 240i_3, 240i_4, 240i_5, 240i_6)들의 합일 수 있다. 제2 면적은, 예를 들어, 제2 시그널 범프(213), 제2 더미 범프(223) 및 제3 더미 범프(233)가 제1 반도체 칩(100)의 제2 면(100_2)과 접하는 경계에서 측정된 값일 수 있다.
예를 들어, 도 5에서, 제2 시그널 연결 단자(210), 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)는 총 40개가 배치될 수 있다. 제2 시그널 연결 단자(210)가 제1 반도체 칩(100)의 제2 면(100_2)과 접하는 면적이 예를 들어, 2(AU)이고, 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230) 각각이 제1 반도체 칩(100)의 제2 면(100_2)과 접하는 면적도 예를 들어, 2(AU)라고 가정하면, 도 5에서의 제2 면적은 80(AU)일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제1 면적과 제2 면적간의 차이값의 절대값은, 제1 면적의 약 0.3 이하일 수 있다. 예를 들어, 도 4에서의 제1 면적은 105(AU)이고, 도 5에서의 제2 면적은 80(AU)인 경우, 제1 면적과 제2 면적의 차이값의 절대값은 25(AU)일 수 있다. 본 실시예에서, 제1 면적과 제2 면적의 차이값의 절대값은, 제1 면적의 0.3(31.5(AU)) 이하이다.
제1 면적과 제2 면적간의 차이값의 절대값이 제1 면적의 약 0.3 이하인 경우, 제2 반도체 칩(200)이 제1 반도체 칩(100)으로 가하는 힘과, 제1 반도체 칩(100)이 패키지 기판(10)으로 가하는 힘은, 실질적으로 균형을 이룰 수 있다. 다시 말해서, 제1 면적과 제2 면적간의 차이값의 절대값이 제1 면적의 약 0.3 이하인 경우, 복수의 제2 연결 단자(210, 220, 230)가 받는 힘과, 복수의 제1 연결 단자(110, 120)가 받는 힘은, 실질적으로 균형을 이룰 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 반도체 패키지는, 균일한 접합 품질을 확보할 수 있고, 제1 반도체 칩(100)과 제2 반도체 칩(200)이 기울어지는 현상을 방지할 수 있다.
A의 경우 B의 경우
시그널 연결 단자 더미 연결 단자 시그널 연결 단자 더미 연결 단자
복수의 제1 연결 단자 복수의 제1 연결 단자의 개수(단위: 개) 159 0 159 234
복수의 제1 연결 단자 각각이 받는 힘 73MPa (35N 기준) 41MPa (35N 기준)
복수의 제2 연결 단자 복수의 제2 연결 단자의 개수(단위: 개) 197 0 197 756
복수의 제2 연결 단자 각각이 받는 힘 226MPa (35N 기준) 47MPa (35N 기준)
표 1은, 제1 면적과 제2 면적간의 차이값의 절대값이 제1 면적의 약 0.3을 초과하는 경우(A의 경우)와, 제1 면적과 제2 면적간의 차이값의 절대값이 제1 면적의 약 0.3 이하인 경우(B의 경우)를 비교한 결과이다.
표 1을 참조하면, 패키지 기판(10) 상에 제1 반도체 칩(100)과 제2 반도체 칩(200)이 적층되어 있는 상태에서, 제2 반도체 칩(200)에 35N의 힘을 가한 경우, A의 경우에서 복수의 제1 연결 단자(110, 120) 각각이 받는 힘은 73MPa이고, 복수의 제2 연결 단자(210, 220, 230) 각각이 받는 힘은 226MPa로, 약 3배 정도 차이가 나는 것을 알 수 있다.
한편, B의 경우, 복수의 제1 연결 단자(110, 120) 각각이 받는 힘은 41MPa고, 복수의 제2 연결 단자(210, 220, 230) 각각이 받는 힘은 47MPa로, A의 경우에 비해 그 차이가 매우 작은 것을 알 수 있다.
B의 경우, 복수의 제1 연결 단자(110, 120)가 받는 힘과 복수의 제2 연결 단자(210, 220, 230)가 받는 힘 간의 차이가 비교적 작기 때문에, 제1 반도체 칩(100)과 제2 반도체 칩(200)이 기울어지는 현상이 감소될 수 있다.
한편, 제1 면적과 제2 면적간의 차이값의 절대값이 제1 면적의 약 0.3 이하라면, 제1 더미 연결 단자(120)의 개수, 제2 더미 연결 단자(220)의 개수 및 제3 더미 연결 단자(230)의 개수 각각은, 임의의 개수를 가질 수 있다.
몇몇 실시예에서, 복수의 제1 연결 단자(110, 120)의 총 개수와, 복수의 제2 연결 단자(210, 220, 230)의 총 개수는 서로 상이할 수 있다. 몇몇 실시예에서, 복수의 제2 연결 단자(210, 220, 230)의 총 개수는, 복수의 제1 연결 단자(110, 120)의 총 개수보다 클 수 있다.
예를 들어, 제1 면적을 기준으로, 제1 면적과 제2 면적간의 차이값의 절대값이 제1 면적의 약 0.3 이하가 되도록 하기 위해, 도 4의 제1 더미 연결 단자(120)가 형성되지 않는 영역(DR1_2)의 면적과 도 5의 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)가 형성되지 않는 영역(DR2_2)의 면적은, 증가되거나 감소될 수 있다.
또한, 도 4에서 제1 더미 연결 단자(120)가 형성되는 영역(DR1_1)의 배치와 도 5에서 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)가 형성되는 영역(DR2_1)의 배치는 서로 일치하지 않을 수 있다. 다만, 전술한 바와 같이, 몇몇 실시예에서, 제1 더미 연결 단자(120)의 적어도 일부는, 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230) 중 어느 하나의 적어도 일부와 제3 방향(D3)으로 중첩될 수 있다.
이하에서, 도 6 내지 도 8을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 예시적인 단면도이다. 도 7은 도 6의 m 영역의 확대도이다.
도 6 및 도 7을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 제3 반도체 칩(300)을 더 포함할 수 있다.
제2 반도체 칩(200)은, 제2 반도체 칩(200)을 관통하는 제2 비아(250)를 더 포함할 수 있다. 제2 비아(250)를 통해, 제3 반도체 칩(300), 제2 반도체 칩(200), 및 제1 반도체 칩(100)은 서로 전기적으로 연결될 수 있다. 제2 비아(250)는, 제2 시그널 연결 단자와 전기적으로 연결될 수 있다. 제2 비아(250)는, 제2 더미 연결 단자(220) 및 제3 더미 연결 단자(230)와 전기적으로 연결되지 않을 수 있다.
제2 반도체 칩(200)은, 제2 반도체 칩(200)의 제4 면(200_4)에 배치되는 복수의 패드(251, 261, 262)를 더 포함할 수 있다.
복수의 패드(251, 261, 262)는, 제2 비아 패드(251), 제6 더미 패드(261), 및 제7 더미 패드(262)를 포함할 수 있다.
제2 비아 패드(251)는, 제2 반도체 칩(200)의 제4 면(200_4)에 배치될 수 있다. 제2 비아 패드(251)는, 제2 비아(250)와 서로 연결된 것일 수 있다.
제6 더미 패드(261)와 제7 더미 패드(262)는, 제2 반도체 칩(200)의 제4 면(200_4)에 배치될 수 있다. 제6 더미 패드(261)와 제7 더미 패드(262)는, 제2 비아 패드(251)와 이격되어 배치될 수 있다.
제3 반도체 칩(300)은 제2 반도체 칩(200) 상에 배치될 수 있다. 제3 반도체 칩(300)은, 서로 마주보는 제5 면(300_5)과 제6 면(300_6)을 포함할 수 있다. 제3 반도체 칩(300)의 제5 면(300_5)은, 반도체 소자 회로가 형성되는 영역일 수 있다. 제3 반도체 칩(300)은, 예를 들어, 플립칩의 형태를 할 수 있다.
제3 반도체 칩(300)은, 제5 면(300_5)에 배치되는 복수의 제3 연결 단자(310, 320, 330)를 포함할 수 있다.
복수의 제3 연결 단자(310, 320, 330)는, 제3 반도체 칩(300)의 제5 면(300_5)과 제2 반도체 칩(200)의 제4 면(200_4) 사이에 게재될 수 있다. 예를 들어, 복수의 제3 연결 단자(310, 320, 330)는, 제2 반도체 칩(200)의 제4 면(200_4)과 접할 수 있다. 예를 들어, 복수의 제3 연결 단자(310, 320, 330) 각각은, 제2 반도체 칩(200)의 제4 면(200_4)에 배치되는 복수의 패드(251, 261, 262)와 각각 접할 수 있다.
복수의 제3 연결 단자(310, 320, 330)는, 제3 시그널 연결 단자(310), 제4 더미 연결 단자(320) 및 제5 더미 연결 단자(330)를 포함할 수 있다.
제3 시그널 연결 단자(310)는, 제2 시그널 연결 단자(210)와 대응될 수 있다. 즉, 제3 시그널 연결 단자(310)는, 제2 비아(250)와 전기적으로 연결될 수 있다. 제3 시그널 연결 단자(310)는, 제2 반도체 칩(200)과 제3 반도체 칩(300)을 전기적으로 연결할 수 있다.
제3 시그널 연결 단자(310)는, 예를 들어, 제3 시그널 패드(311)와 제3 시그널 범프(313)를 포함할 수 있다.
제3 시그널 패드(311)는, 제2 시그널 패드(도 1의 211)와 대응될 수 있다. 제3 시그널 패드(311)는, 예를 들어, 제2 시그널 패드(도 1의 211)와 실질적으로 동일한 것일 수 있다.
제3 시그널 범프(313)는, 제2 시그널 범프(도 1의 213)와 대응될 수 있다. 제3 시그널 범프(313)는, 예를 들어, 제2 시그널 범프(도 1의 213)와 실질적으로 동일한 것일 수 있다.
제4 더미 연결 단자(320)와 제5 더미 연결 단자(330)는, 제3 시그널 연결 단자(310)와 이격되어 배치될 수 있다. 제4 더미 연결 단자(320)는, 제2 더미 연결 단자(220)와 대응될 수 있다. 제5 더미 연결 단자(330)는, 제3 더미 연결 단자(230)와 대응될 수 있다.
제4 더미 연결 단자(320)는, 제8 더미 패드(321)와 제4 더미 범프(323)를 포함할 수 있다. 제8 더미 패드(321)는, 예를 들어, 제4 더미 패드(도 1의 221)와 실질적으로 동일한 것일 수 있다. 제4 더미 범프(323)는, 예를 들어, 제2 더미 범프(도 1의 223)와 실질적으로 동일한 것일 수 있다.
제5 더미 연결 단자(230)는, 제9 더미 패드(331)와 제5 더미 범프(333)를 포함할 수 있다. 제9 더미 패드(331)는, 예를 들어, 제5 더미 패드(도 1의 231)와 실질적으로 동일한 것일 수 있다. 제5 더미 범프(333)는, 예를 들어, 제3 더미 범프(도 1의 233)와 실질적으로 동일한 것일 수 있다.
제4 더미 연결 단자(320)와 제5 더미 연결 단자(330)는, 제2 비아(250)와 전기적으로 연결되지 않을 수 있다. 제4 더미 연결 단자(320)와 제5 더미 연결 단자(330)는, 제2 반도체 칩(200)과 제3 반도체 칩(300)을 전기적으로 연결시키지 않을 수 있다.
몇몇 실시예에서, 제1 더미 연결 단자(120)의 적어도 일부는, 제2 더미 연결 단자(220)의 적어도 일부 및 제4 더미 연결 단자(320)의 적어도 일부와, 패키지 기판(10)의 상면(10U)을 기준으로, 수직(예를 들어, 제2 방향(D2))으로 중첩될 수 있다. 다시 말해서, 제1 더미 연결 단자(120), 제2 더미 연결 단자(220) 및 제4 더미 연결 단자(320)는, 제2 방향(D2)으로 정렬될 수 있다.
도 8은 도 6의 C-C' 선을 따라 절단한 단면도이다. 도 8에서는, 도시의 명확성을 위해 몰딩재(400)의 도시를 생략하였다. 또한, 도 6의 C-C' 선은, 제2 반도체 칩(200)의 제4 면(200_4)과 복수의 제3 연결 단자(310, 320, 330)가 접하는 경계를 나타내는 선일 수 있다.
도 6 및 도 8을 참조하면, 제3 반도체 칩(300)의 제5 면(300_5)은, 제3 시그널 연결 단자(310)가 형성되는 제3 시그널 영역(SR3)과, 제4 더미 연결 단자(320) 및 제5 더미 연결 단자(330)가 형성되는 제3 더미 영역(DR3)을 포함할 수 있다.
제3 시그널 연결 단자(310)는, 제3 시그널 영역(SR3)에 배치될 수 있다. 제3 시그널 연결 단자(310)는, 제1 방향(D1)과 제3 방향(D3)을 따라 정렬되어 있을 수 있다. 도면에서, 제3 시그널 연결 단자(310)가 임의의 개수를 갖고 2열로 정렬되어 있는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 시그널 연결 단자(310)는 필요에 따라, 다양한 개수를 갖고 다양한 형태로 정렬되어 있을 수 있다.
제4 더미 연결 단자(320) 및 제5 더미 연결 단자(330)는, 제3 더미 영역(DR3)에 배치될 수 있다. 제4 더미 연결 단자(320) 및 제5 더미 연결 단자(330)는, 제3 시그널 연결 단자(310)와 제1 방향(D1)으로 이격되어 배치될 수 있다. 제3 더미 영역(DR3)은, 제4 더미 연결 단자(320) 및 제5 더미 연결 단자(330)가 배치되는 영역(DR3_1)과, 제4 더미 연결 단자(320) 및 제5 더미 연결 단자(330)가 배치되지 않는 영역(DR3_2)을 포함할 수 있다.
몇몇 실시예에서, 제3 면적은, 복수의 제3 연결 단자(310, 320, 330)가 제2 반도체 칩(200)의 제4 면(200_4)과 접하는 면적(310i_1, 310i_2, 340i_1, 340i_2, 340i_3, 340i_4, 340i_5, 340i_6)들의 총 합일 수 있다.
제3 면적은, 예를 들어, 제3 시그널 연결 단자(310)가 제2 반도체 칩(200)의 제4 면(200_4)과 접하는 면적(310i_1, 310i_2)들과, 제4 더미 연결 단자(320) 및 제5 더미 연결 단자(330)가 제2 반도체 칩(200)의 제4 면(200_4)과 접하는 면적(340i_1, 340i_2, 340i_3, 340i_4, 340i_5, 340i_6)들의 합일 수 있다. 제3 면적은, 예를 들어, 제3 시그널 범프(313), 제4 더미 범프(323) 및 제5 더미 범프(333)가 제2 반도체 칩(200)의 제4 면(200_4)과 접하는 경계에서 측정된 값일 수 있다.
예를 들어, 도 8에서, 제3 시그널 연결 단자(310), 제4 더미 연결 단자(320) 및 제5 더미 연결 단자(330)는 총 40개가 배치될 수 있다. 제3 시그널 연결 단자(310)가 제2 반도체 칩(200)의 제4 면(200_4)과 접하는 면적이 예를 들어, 2(AU)이고, 제4 더미 연결 단자(320) 및 제5 더미 연결 단자(330) 각각이 제2 반도체 칩(200)의 제4 면(200_4)과 접하는 면적도 예를 들어, 2(AU)라고 가정하면, 도 8에서의 제3 면적은 80(AU)일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제1 면적과 제3 면적간의 차이값의 절대값은, 제1 면적의 약 0.3 이하일 수 있다. 예를 들어, 도 4에서의 제1 면적은 105(AU)이고, 도 8에서의 제3 면적은 80(AU)인 경우, 제1 면적과 제2 면적의 차이값의 절대값은 25(AU)일 수 있다. 본 실시예에서, 제1 면적과 제2 면적의 차이값의 절대값은, 제1 면적의 0.3(31.5(AU)) 이하이다.
제1 면적과 제2 면적간의 차이값의 절대값이 제1 면적의 약 0.3 이하이고, 제1 면적과 제3 면적간의 차이값의 절대값 또한 제1 면적의 약 0.3 이하인 경우, 제3 반도체 칩(300)이 제2 반도체 칩(200)으로 가하는 힘과, 제2 반도체 칩(200)이 제1 반도체 칩(100)으로 가하는 힘과, 제1 반도체 칩(100)이 패키지 기판(10)으로 가하는 힘은, 실질적으로 균형을 이룰 수 있다.
다시 말해서, 제1 면적과 제3 면적간의 차이값의 절대값이 제1 면적의 약 0.3 이하인 경우, 복수의 제3 연결 단자(310, 320, 330)가 받는 힘과, 복수의 제1 연결 단자(110, 120) 및 복수의 제2 연결 단자(210, 220, 230)가 받는 힘은, 실질적으로 균형을 이룰 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 반도체 패키지는, 균일한 접합 품질을 확보할 수 있고, 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)이 기울어지는 현상을 방지할 수 있다.
이하에서, 도 9를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 예시적인 단면도이다.
도 9를 참조하면, 제1 시그널 연결 단자(110)와 제2 시그널 연결 단자(210)는 제2 방향(D2)으로 정렬되어 있을 수 있다.
디자인 룰의 차이로 인해, 제1 시그널 연결 단자(110)의 크기와, 제2 시그널 연결 단자(210)의 크기는 서로 상이할 수 있다. 구체적으로, 제1 시그널 범프(113)의 크기가, 제2 시그널 범프(213)의 크기보다 클 수 있다.
제1 시그널 연결 단자(110)의 크기와, 제2 시그널 연결 단자(210)의 크기의 차이는, 복수의 제1 연결 단자(110, 120)가 받는 힘의 크기와 복수의 제2 연결 단자(210, 220, 230)가 받는 힘의 크기가 상이하게 되도록 할 수 있다.
이 때, 제1 면적과 제2 면적간의 차이값의 절대값이 제1 면적의 약 0.3 이하인 경우, 복수의 제2 연결 단자(210, 220, 230)가 받는 힘과, 복수의 제1 연결 단자(110, 120)가 받는 힘은, 실질적으로 균형을 이룰 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 반도체 패키지는, 균일한 접합 품질을 확보할 수 있고, 제1 반도체 칩(100)과 제2 반도체 칩(200)이 기울어지는 현상을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 패키지 기판 100: 제1 반도체 칩
200: 제2 반도체 칩 110, 120: 복수의 제1 연결 단자
210, 220, 230: 복수의 제2 연결 단자

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 서로 마주보는 제1 면과 제2 면을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면에 배치되어, 상기 패키지 기판의 상면과 접하는 복수의 제1 연결 단자;
    상기 제1 반도체 칩의 상기 제2 면 상에 배치되고, 서로 마주보는 제3 면과 제4 면을 포함하는 제2 반도체 칩; 및
    상기 제2 반도체 칩의 상기 제3 면에 배치되어, 상기 제1 반도체 칩의 상기 제2 면과 접하는 복수의 제2 연결 단자를 포함하고,
    상기 복수의 제1 연결 단자가 상기 패키지 기판의 상면과 접하는 면적의 합인 제1 면적과, 상기 복수의 제2 연결 단자가 상기 제1 반도체 칩의 상기 제2 면과 접하는 면적의 합인 제2 면적 간의 차이값의 절대값은, 상기 제1 면적의 0.3 이하인 반도체 패키지.
  2. 제 1항에 있어서,
    상기 복수의 제1 연결 단자의 총 개수와 상기 복수의 제2 연결 단자의 총 개수는 서로 상이한 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 반도체 칩을 관통하는 제1 비아를 포함하고,
    상기 복수의 제1 연결 단자는, 상기 제1 비아와 전기적으로 연결되는 제1 시그널 연결 단자와, 상기 제1 시그널 연결 단자와 이격되어 배치되는 제1 더미 연결 단자를 포함하고,
    상기 복수의 제2 연결 단자는, 상기 제1 비아와 전기적으로 연결되는 제2 시그널 연결 단자와, 상기 제2 시그널 연결 단자와 이격되어 배치되는 제2 및 제3 더미 연결 단자를 포함하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 복수의 제1 연결 단자 각각은, 제1 범프 및 상기 제1 범프와 상기 제1 반도체 칩의 상기 제1 면 사이에 게재되는 제1 패드를 포함하고,
    상기 제1 면적은, 상기 제1 범프가 상기 패키지 기판의 상면과 접하는 경계에서 측정된 값인 반도체 패키지.
  5. 제 4항에 있어서,
    상기 복수의 제2 연결 단자 각각은, 제2 범프 및 상기 제2 범프와 상기 제2 반도체 칩의 상기 제3 면 사이에 게재되는 제2 패드를 포함하고,
    상기 제2 면적은, 상기 제2 범프가 상기 제1 반도체 칩의 상기 제2 면과 접하는 경계에서 측정된 값인 반도체 패키지.
  6. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 서로 마주보는 제1 면과 제2 면을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면과 상기 패키지 기판의 상면 사이에 게재되고, 상기 제1 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제1 시그널 연결 단자;
    상기 제1 반도체 칩의 상기 제1 면과 상기 패키지 기판의 상기 상면 사이에 게재되고, 상기 제1 시그널 연결 단자와 이격되어 배치되는 제1 더미 연결 단자;
    상기 제1 반도체 칩의 상기 제2 면 상에 배치되고, 서로 마주보는 제3 면과 제4 면을 포함하는 제2 반도체 칩;
    상기 제2 반도체 칩의 상기 제3 면과 상기 제1 반도체 칩의 상기 제2 면 사이에 게재되고, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 제2 시그널 연결 단자; 및
    상기 제2 반도체 칩의 상기 제3 면과 상기 제1 반도체 칩의 상기 제2 면 사이에 게재되고, 상기 제2 시그널 연결 단자와 이격되어 배치되는 제2 및 제3 더미 연결 단자를 포함하고,
    상기 패키지 기판의 상기 상면을 기준으로, 상기 제1 더미 연결 단자의 적어도 일부와 상기 제2 더미 연결 단자의 적어도 일부는 수직으로 중첩되고, 상기 제1 더미 연결 단자와 상기 제3 더미 연결 단자는 수직으로 비중첩되고,
    제1 면적은, 상기 제1 시그널 연결 단자가 상기 패키지 기판의 상기 상면과 접하는 면적과, 상기 제1 더미 연결 단자가 상기 패키지 기판의 상기 상면과 접하는 면적의 합이고,
    제2 면적은, 상기 제2 시그널 연결 단자가 상기 제1 반도체 칩의 상기 제2 면과 접하는 면적과, 상기 제2 더미 연결 단자가 상기 제1 반도체 칩의 상기 제2 면과 접하는 면적과, 상기 제3 더미 연결 단자가 상기 제1 반도체 칩의 상기 제2 면과 접하는 면적의 합이고,
    상기 제1 면적과 상기 제2 면적 간의 차이값의 절대값은, 상기 제1 면적의 0.3 이하인 반도체 패키지.
  7. 삭제
  8. 제 6항에 있어서,
    상기 제1 더미 연결 단자는 상기 패키지 기판과 상기 제1 반도체 칩을 전기적으로 연결시키지 않고,
    상기 제2 및 제3 더미 연결 단자는, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결시키지 않는 반도체 패키지.
  9. 제 6항에 있어서,
    상기 제2 반도체 칩의 상기 제4 면 상에 배치되고, 서로 마주보는 제5 면과 제6 면을 포함하는 제3 반도체 칩;
    상기 제3 반도체 칩의 상기 제5 면과 상기 제2 반도체 칩의 상기 제4 면 사이에 게재되고, 상기 제2 반도체 칩과 상기 제3 반도체 칩을 전기적으로 연결하는 제3 시그널 연결 단자; 및
    상기 제3 반도체 칩의 상기 제5 면과 상기 제2 반도체 칩의 상기 제4 면 사이에 게재되고, 상기 제3 시그널 연결 단자와 이격되어 배치되는 제4 더미 연결 단자를 더 포함하는 반도체 패키지.
  10. 제 9항에 있어서,
    제1 면적은, 상기 제1 시그널 연결 단자가 상기 패키지 기판의 상기 상면과 접하는 면적과, 상기 제1 더미 연결 단자가 상기 패키지 기판의 상기 상면과 접하는 면적의 합이고,
    제3 면적은, 상기 제3 시그널 연결 단자가 상기 제2 반도체 칩의 상기 제4 면과 접하는 면적과, 상기 제4 더미 연결 단자가 상기 제2 반도체 칩의 상기 제4 면과 접하는 면적의 합이고,
    상기 제1 면적과 상기 제3 면적 간의 차이값의 절대값은, 상기 제1 면적의 0.3 이하인 반도체 패키지.
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