KR20160006702A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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KR20160006702A
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KR
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semiconductor chip
chip
semiconductor
bump electrodes
wiring board
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고이치 하타케야마
요우코우 이토
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피에스4 뤽스코 에스.에이.알.엘.
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    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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Abstract

밀봉 수지의 내부 응력이 특히 집중되는 반도체 칩의 단부에 가해지는 압력에 의한 밀봉 수지와 반도체 칩 사이에서의 박리 발생을 저감하는 기술을 제공한다. 본 발명은, 반도체 칩의 이면의 적어도 단부에 조면부를 가지는 반도체 장치 및 그 제조 방법을 제공한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
전자 기기의 고속화, 고기능화에 따라, 반도체 장치가 더욱 고집적화되는 것이 요구되고 있다. 최근, 반도체 장치의 고집적화를 목적으로, 복수의 반도체 칩이 적층된 적층형 반도체 장치의 개발이 널리 이루어지고 있다.
특허문헌 1은, 수지 인터포저 상에, Si 인터포저, 복수의 DRAM 칩, 인터페이스 칩이 적층되고, 이들을 덮도록 구성된 몰드 레진으로 이루어지는 CoC 타입 반도체 장치가 개시되어 있다.
그러나, 몰드 레진과의 접촉면이 되는 인터페이스 칩의 이면은 범프가 형성되어 있지 않은 구성이고, 백 그라인드에 의해 박형화된 인터페이스 칩의 저항 강도를 높이기 위해 경면 가공한 경우에는, 몰드 레진과 인터페이스 칩의 이면과의 밀착력이 저하될 우려가 있다. 이 몰드 레진과 인터페이스 칩의 이면의 밀착력이 저하됨으로써, 밀봉 수지의 내부 응력이 인터페이스 칩의 이면의 코너부에 집중되고, 이 계면에 박리가 발생하는 문제가 있다. 이 계면의 박리에 의해, 리플로우 시 등의 온도 사이클에서 박리된 몰드 레진의 부위가 단독으로 팽창 수축하기 때문에, 패키지 크랙의 요인이 되며, 반도체 장치의 신뢰성이 저하한다.
한편, 특허문헌 2에는, 배선 기판 상에 플립칩 실장된 반도체 칩의 노출된 이면에 요철을 형성하는 기술이 개시되어 있다. 더욱 상세하게는, 특허문헌 2는 방열성이 양호한 반도체 장치를 얻기 위해, 반도체 칩의 이면에 요철부를 가지는 반도체 장치를 개시하고 있다.
특허문헌 1: 특개 2005-244143호 공보 특허문헌 2: 특개 2010-182958호 공보
그러나, 상기 특허문헌 2에서는, 반도체 칩의 이면에 형성된 요철부는 요홈부 저측면 및 돌출부 단부에 경사 형상이 형성되어 있는 구성이지만, 반도체 칩의 네 모서리에 대해서는 기본적으로 요철부가 형성되어 있지 않다. 그렇기 때문에, 밀봉 수지의 내부 응력이 특히 집중되는 반도체 칩의 단부에 가해지는 압력에 의해, 밀봉 수지와 반도체 칩 사이에서 박리의 발생이 일어나는 문제가 있었다.
본 발명은, 반도체 칩의 이면의 적어도 단부에 조면부를 가지는 반도체 장치 및 그 제조 방법을 제공한다.
상술한 과제를 감안하여, 본 발명의 일 태양은, 일면에 복수의 제1 범프 전극이 형성되고, 상기 일면에 대향하는 타면의 적어도 단부에 조면부가 형성된 제1 반도체 칩; 일면에 복수의 제2 범프 전극이 형성되고, 상기 일면에 대향하는 타면에 상기 복수의 제2 범프 전극에 전기적으로 접속된 복수의 제3 범프 전극이 형성되고, 상기 복수의 제3 범프 전극을 상기 제1 반도체 칩의 상기 복수의 제1 범프 전극에 전기적으로 접속하도록, 상기 제1 반도체 칩 위에 적층된 제2 반도체 칩; 적어도 상기 제1 반도체 칩의 타면과 상기 제2 반도체 칩의 일면을 노출하도록, 상기 제1 및 제2 반도체 칩을 덮는 수지층; 일면에 복수의 접속 패드가 형성되고, 상기 복수의 접속 패드가 상기 복수의 제2 범프 전극에 전기적으로 접속하도록, 상기 제2 반도체 칩 상에 적층된 배선 기판; 및 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 수지층을 덮도록 상기 배선 기판 상에 형성된 밀봉 수지부를 가지는 것을 특징으로 하는 반도체 장치에 관한 것이다.
또한, 본 발명의 다른 태양에 따르면, 일면에 복수의 제1 범프 전극이 형성된 제1 반도체 칩을 준비하는 공정; 일면에 복수의 제2 범프 전극이 형성되고, 상기 일면에 대향하는 타면에 상기 복수의 제2 범프 전극에 전기적으로 접속된 복수의 제3 범프 전극이 형성된 제2 반도체 칩을 준비하는 공정; 상기 복수의 제3 범프 전극을 상기 제1 반도체 칩의 상기 복수의 제1 범프 전극에 전기적으로 접속하도록, 제2 반도체 칩을 상기 제1 반도체 칩 위에 적층하는 공정; 적어도 상기 제1 반도체 칩의 타면과 상기 제2 반도체 칩의 일면을 노출하도록, 수지층으로 상기 제1 및 제2 반도체 칩을 덮는 공정; 상기 제1 반도체 칩의 상기 일면에 대향하는 타면의 적어도 단부에 조면부를 형성하는 공정; 일면에 복수의 접속 패드가 형성된 배선 기판을, 상기 복수의 접속 패드가 상기 복수의 제2 범프 전극에 전기적으로 접속하도록, 상기 제2 반도체 칩 상에 적층하는 공정; 및 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 수지층을 덮도록 밀봉 수지부를 상기 배선 기판 상에 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다.
본 발명에 의하면, 밀봉 수지와 반도체 칩 사이에서의 박리 발생을 저감할 수 있으므로, 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 다른 이점 및 실시형태를, 기술(description)과 도면을 이용하여 하기에 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 개략 구성을 도시한 평면도이다.
도 2는 도 1에 도시된 반도체 장치의 A-A' 단면도를 도시한다.
도 3은 메모리 칩을 이용하여 칩 적층체를 형성하는 제조 공정을 설명하기 위한 단면도이다.
도 4는 도 3에 이어서 칩 적층체를 형성하는 제조 공정을 설명하기 위한 단면도이다.
도 5는 도 4에 도시된 칩 적층체를 탑재하는 배선 기판에 로직 칩을 실장하는 공정을 설명하기 위한 단면도이다.
도 6은 도 5에 도시된 배선 기판에 칩 적층체를 탑재하는 공정을 설명하기 위한 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 개략 구성을 도시한 평면도이다.
도 8은 도 7에 도시된 반도체 장치의 B-B' 단면도이다.
도 9는 본 발명의 각 실시예에서의 칩 적층체를 형성하는 제조 공정의 변형예를 도시한 단면도이다.
도 10은 도 9에 도시된 칩 적층체를 탑재한 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 각 실시예에서의 반도체 장치의 변형예를 도시한 단면도이다.
먼저, 본 발명의 실시형태에 대해 설명한다.
본 발명에 따른 반도체 장치(1)는, 배선 기판(40), 일면에 복수의 범프 전극(101), 상기 일면에 대향하는 타면(104)의 적어도 단부(네 모서리)에 조면부(102)가 형성되고, 상기 일면이 상기 배선 기판(40)을 향하도록, 상기 배선 기판(40) 위에 탑재된 제1 반도체 칩(11), 및 적어도 상기 제1 반도체 칩(11)의 타면(104)을 덮도록 형성된 밀봉 수지부(52)를 가진다.
배선 기판(40)으로부터 가장 먼 위치에 배치되는 제1 반도체 칩(11)을, 타면(104)의 적어도 네 모서리에 조면부(102)를 형성하고, 상기 일면이 상기 배선 기판(40)을 향하도록, 배선 기판(40) 상에 탑재함으로써, 밀봉 수지(52)와 제1 반도체 칩(11)의 이면(104)과의 밀착성을 향상시킬 수 있다. 이로써, 밀봉 수지(52)의 내부 응력이 집중되는 이면(104)의 코너부에서 밀봉 수지(52)와 제1 반도체 칩(11) 사이에서의 박리 발생을 저감할 수 있고, 반도체 장치(1)의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시예에 대해 도면을 참조하면서 설명한다. 단, 이하에 설명하는 실시예에 의해 본 발명의 기술적 범위는 전혀 한정적으로 해석되지 않는다.
(제1 실시예)
먼저, 본 발명의 제1 실시예에 대해 설명한다. 도 1은, 본 실시예에 따른 CoC 타입 반도체 장치(1)의 개략 구성을 도시한 평면도이다. 도 2는, 도 1에 도시된 반도체 장치의 A-A' 사이를 도시한 단면도이다.
배선 기판(40)은, 유리 에폭시 등의 절연 기재(44)를 가지고 있으며, 절연 기재(44)의 양면에 Cu 등으로 이루어진 소정의 배선 패턴이 형성되어 있다. 상기 절연 기재(44)의 양면에는 예를 들어 솔더 레지스트막 등의 절연막(43, 45)이 형성되어 있고, 해당 절연막(43, 45)에는 소정의 개구부가 형성되어 있다. 개구부에서 배선 패턴의 일부가 노출되고, 일면 측의 개구부로부터 노출되는 부위가 접속 패드(47), 타면 측의 개구부로부터 노출되는 부위가 랜드(46)가 된다. 상기 배선 기판(40)의 일면에는 복수의 접속 패드(47)가 배치되고, 타면에는 복수의 랜드(46)가 배치된다. 상기 랜드(46)는 타면에 그리드 어레이 형상으로 배치된다.
상기 배선 기판(40)의 일면 상에는, 반도체 칩, 예를 들어 로직 칩(13)이 탑재되어 있다. 로직 칩(13)은, 실리콘 기판의 일면에 소정의 회로와 상기 회로에 접속된 복수의 전극 패드(미도시)가 형성되어 있으며, 상기 복수의 전극 패드 상에 각각 표면 범프 전극(101)이 형성되어 있다. 표면 범프 전극(101)은, 로직 칩(13)의 일면으로부터 돌출되도록 구성되어 있고, 예를 들어 Cu로 이루어지는 필러와 상기 필러 상에 형성된 솔더 등의 접합재(109)로 이루어진다. 상기 로직 칩(13)의 표면 범프 전극(101)은 접합재(109)를 통해 배선 기판(40)의 접속 패드(47)에 전기적으로 접속되어 있다. 또한 로직 칩(13)의 타면에는, 복수의 이면 범프 전극(106)이 형성되어 있다. 이면 범프 전극(106)은, 로직 칩(13)의 타면으로부터 돌출되도록 구성되어 있고, 예를 들어 Cu로 이루어지는 필러와 상기 필러 상에 형성된 Ni/Au 등의 도금층으로 이루어진다. 또한 로직 칩(13)은, 실리콘 기판을 관통하는 복수의 관통 전극(105)을 가지고 있으며, 상기 복수의 이면 범프 전극(106)은, 각각 대응하는 관통 전극(105)을 통해, 대응하는 표면 범프 전극(101)에 전기적으로 접속되어 있다. 상기 로직 칩(13)과 배선 기판(40) 사이에는 간극이 형성되어 있으며, 상기 간극은 언더필 재료(51) 또는 접착 부재(Non conductive Paste)(107)에 의해 충진되어 있다. 또한, 로직 칩(13)의 표면 범프 전극(101)은, 배선 기판(40) 상의 접속 패드(47)의 피치에 맞게 표면 상의 배선에 의해 재배선되고, 이면 범프 전극(106)의 배치 피치보다 넓은 피치로 배치되어 있다.
또한 상기 로직 칩(13) 상에는, 복수의 메모리 칩(11, 12)이 서로 적층됨으로써 구성된 칩 적층체(10)가 적층되어 있다. 복수의 메모리 칩(11, 12)은, 예를 들어 실리콘 기판의 일면에 동일한 메모리 회로가 형성된 동일한 칩 사이즈의 반도체 칩이며, 각각의 메모리 칩(11, 12)은 상기 회로에 접속된 복수의 전극 패드(미도시)를 가지고 있다. 메모리 칩(11, 12)의 상기 복수의 전극 패드 상에 각각 표면 범프 전극(101)이 형성되어 있다. 표면 범프 전극(101)은, 상기 메모리 칩(11, 12)의 표면으로부터 돌출되도록 구성되어 있고, Cu 등으로 이루어진 필러와 필러 상에 형성된 Ni/Au 등의 도금층으로 이루어진다. 또한, 복수의 메모리 칩(11, 12) 중, 로직 칩(13)에 인접한 메모리 칩(12)의 표면 범프 전극(101) 상에는, 예를 들어 접합재가 되는 솔더층이 형성되어 있고, 솔더층을 통해 로직 칩(13)의 이면 범프 전극(106)에 접합되어 있다.
또한, 배선 기판(40)으로부터 가장 먼 위치에 배치되는 제1 메모리 칩(11)을 제외한 3개의 제2 메모리 칩(12)은, 이면 상에 복수의 이면 범프 전극(106)이 형성되어 있다. 이면 범프 전극(106)은, 메모리 칩(12)의 타면으로부터 돌출되도록 구성되어 있으며, 예를 들어 Cu로 이루어진 필러와 상기 필러 상에 형성된 솔더 등의 접합 부재로 이루어진다. 상기 복수의 이면 범프 전극(106)은 각각 대응하는 표면 범프 전극(101)과 중첩되는 위치에 배치되어 있다. 또한 제2 메모리 칩(12)은, 실리콘 기판을 관통하는 복수의 관통 전극(105)을 가지고 있고, 상기 복수의 이면 범프 전극(106)은 각각 대응하는 관통 전극(105)을 통해 대응하는 표면 범프 전극(101)에 전기적으로 접속되어 있다. 상기 메모리 칩(11, 12)의 복수의 표면 범프 전극(101)은, 예를 들어 도 1에 도시된 바와 같이 대략 장방형의 판 형상의 메모리 칩(11, 12)의 중앙 영역에, 장변을 따라 3열로 배치되어 있다.
그리고, 배선 기판(40)으로부터 가장 먼 위치에 배치되는 제1 메모리 칩(11)은, 이면 범프 전극(106)과 관통 전극(105)이 형성되어 있지 않고, 제2 반도체 칩(12)보다 칩 두께가 두껍게 구성되어 있다. 예를 들어 제2 반도체 칩(12)의 칩 두께가 50 ㎛로, 제1 반도체 칩(11)의 칩 두께가 100 ㎛로 구성된다. 배선 기판(40)으로부터 가장 먼 제1 메모리 칩(11)에 대해 관통 전극(105)을 형성하지 않고 칩 두께를 두껍게 함으로써, 제조 공정에 따른 온도 변화로 인한 관통 전극(105)의 팽창이나 수축에 의한 최대 응력을, 칩 두께가 두껍고 관통 전극(105)이 없는 제1 메모리 칩(11)에서 받을 수 있고, 칩 크랙의 발생을 저감할 수 있다.
또한, 칩 적층체(10)는 제1 반도체 칩(11)의 이면(104)과 로직 칩(13)에 인접한 제2 메모리 칩(12)의 표면을 노출하도록 언더필 재료(51)로 덮여 있고, 각각의 메모리 칩(11, 12) 사이의 간극에는 언더필 재료(51)가 충진된다.
그리고, 언더필 재료(51)로부터 노출된 칩 적층체(10)의 제1 메모리 칩(11)의 이면(104)에는, 도 1에 도시된 바와 같이, 네 모서리의 영역에 소정의 범위로 각각 조면부(102)가 형성되어 있다. 조면부(102)는, 예를 들어 레이저 조사에 의해 경면 가공된 표면이 깎여 도 2에 도시된 바와 같이 거친 상태로 구성되어 있다.
또한, 제1 메모리 칩(11)의 이면(104)의 대략 중앙 영역에는, 레이저 마크에 의해 형성된 마크부(103)가 형성되어 있다. 마크부(103)는, 예를 들어 회사명이나 제품명 등의 식별 정보가 형성된다. 본 실시예에서는, 마크부(103)도 레이저 조사에 의해 표면이 깎여 조면부가 구성되어 있고, 조면부가 되는 마크부(103)에 의해서도 밀봉 수지(52)와 제1 메모리 칩(11)의 이면(104)과의 밀착성을 더욱 향상시킬 수 있다.
그리고, 로직 칩(13)과 상기 칩 적층체(10) 사이의 간극에는, 언더필 재료(51) 또는 접착 부재(NCP)(107)가 충진되어 있다. 또한, 상기 배선 기판(40)의 일면 상에는, 밀봉 수지(52)가 형성되어 있고, 상기 로직 칩(13)과 칩 적층체(10)는 밀봉 수지(52)로 덮여 있다.
본 실시예에서는, 배선 기판(40)으로부터 가장 먼 위치에 배치되는 제1 메모리 칩(11)을, 타면의 적어도 네 모서리에 조면부(102)를 형성함으로써, 수지의 앵커 효과로 밀봉 수지(52)와 제1 메모리 칩(11)의 이면(104)과의 밀착성을 향상시킬 수 있다. 이로써 밀봉 수지(52)의 내부 응력이 집중되는 이면(104)의 코너부에서의 밀봉 수지(52)와 제1 메모리 칩(11) 사이에서의 박리 발생을 저감시킬 수 있고, 반도체 장치(1)의 신뢰성을 향상시킬 수 있다.
도 3은 도 1 및 도 2에 도시된 반도체 장치(1)에 이용하는 칩 적층체(10)의 조립 순서의 일례를 도시한 단면도이다. 도 4는, 도 3에 이어서 칩 적층체(10)에 조면부(102, 103)를 형성하는 공정을 도시한 단면도이다.
제1 실시예의 반도체 장치(1)를 제조하는 경우, 우선 복수의 반도체 칩(11, 12, 13)을 준비한다. 반도체 칩(11, 12, 13)은, 대략 사각형의 Si 등으로 이루어진 판 형상의 반도체 기판의 일측 면에 메모리 회로 등의 소정의 회로가 형성된 구성이다.
반도체 칩(제1 메모리 칩)(11)은, 도 3(a)에 도시된 본딩 스테이지(63) 상에, 소정의 회로가 형성된 일측 면이 상방을 향하도록 놓인다. 제1 메모리 칩(11)은, 본딩 스테이지(63)에 마련된 흡착공을 통해 진공 장치(미도시)에 의해 진공 흡인됨으로써, 본딩 스테이지(63) 상에서 지지된다.
본딩 스테이지(63) 상에 지지된 첫 번째 단의 반도체 칩(11) 상에는, 두 번째 단의 반도체 칩(12)을 탑재하고, 첫 번째 단의 반도체 칩(11)의 일측 면의 표면 범프 전극(101)과, 두 번째 단의 반도체 칩(12)의 회로가 형성되지 않은 타측 면의 이면 범프 전극(106)을 접합함으로써, 두 번째 단의 반도체 칩(12)을 첫 번째 단의 반도체 칩(11) 상에 접속 고정한다.
이들 범프 전극(101, 106) 간의 접합에는, 예를 들어 도 3(b)에 도시된 바와 같이 온도(예를 들어 300℃ 정도)로 설정한 본딩 툴(61)에 의해 반도체 칩(12)에 소정의 하중을 가하는 열압착법을 이용하면 된다. 또한, 반도체 칩(11, 12) 간의 접합에는, 열압착법뿐만 아니라 초음파를 인가하면서 압착하는 초음파 압착법 혹은 이들을 병용하는 초음파 열압착법을 이용해도 된다.
두 번째 단의 반도체 칩(12) 상에는, 상기와 동일한 순서로 세 번째 단의 반도체 칩(12)을 접속 고정하고, 세 번째 단의 반도체 칩(12) 상에는, 상기와 동일한 순서로 네 번째 단의 반도체 칩(12)을 접속 고정한다(도 3(b)).
이상의 순서로 적재한 복수의 반도체 칩(11, 12)은, 예를 들어 도 3(c)에 도시된 바와 같이 도포 스테이지(72)에 부착된 도포용 시트(73) 상에 놓인다. 도포용 시트(73)에는, 불소계 시트나 실리콘계 접착재가 도포된 시트 등과 같이, 언더필 재료(51)에 대한 젖음성이 나쁜 재료가 이용된다. 또한, 도포용 시트(73)는, 도포 스테이지(72) 상에 직접 붙일 필요는 없고, 평탄한 면 위이면 어디라도 괜찮고, 예를 들어 도포 스테이지(72) 상에 놓인 소정의 지그 등으로 붙여도 된다.
도포용 시트(73) 상에 놓인 복수의 반도체 칩(11, 12)에는, 도 3(c)에 도시된 바와 같이, 그 단부 근방으로부터 디스펜서(71)에 의해 언더필 재료(51)를 공급한다. 공급된 언더필 재료(51)는, 적재된 복수의 반도체 칩(11, 12)의 주위에 필렛을 형성하면서, 반도체 칩(11, 12) 사이의 간극으로 모세관 현상에 의해 진입하여, 반도체 칩(11, 12) 사이의 간극을 메운다.
본 실시예에서는, 도포용 시트(73)에 언더필 재료(51)에 대한 젖음성이 나쁜 재료로 이루어지는 시트를 이용하기 때문에, 언더필 재료(51)의 확산이 억제되어 필렛 폭이 커지게 되지 않는다.
언더필 재료(51) 공급 후의 반도체 칩(11, 12)은, 도포용 시트(73) 상에 놓인 상태에서 소정의 온도, 예를 들어 150℃ 정도에서 큐어링(열처리)함으로써, 언더필 재료(51)를 열경화시킨다. 그 결과, 도 3(d)에 도시된 바와 같이, 칩 적층체(10)의 주위를 덮으면서 동시에 반도체 칩(11, 12) 사이의 간극을 메우는 언더필 재료(51)로 이루어지는 제1 밀봉 수지층이 형성된다.
본 실시예에서는, 도포용 시트(73)에 언더필 재료(51)에 대한 젖음성이 나쁜 재료로 이루어지는 시트를 이용하기 때문에, 열경화 시 도포용 시트(73)에 언더필 재료(51)가 부착되는 것이 방지된다.
언더필 재료(51)의 열경화 후, 해당 언더필 재료(51)를 포함하는 칩 적층체(10)는, 도포용 시트(73)로부터 픽업된다. 본 실시예에서는, 도포용 시트(73)에 언더필 재료(51)에 대한 젖음성이 나쁜 재료로 이루어지는 시트를 이용하므로, 칩 적층체(10)를 도포용 시트(73)로부터 용이하게 픽업할 수 있다.
또한, 칩 적층체(10)에 언더필 재료(51)를 공급할 때, 칩 적층체(10)가 위치 오정렬을 일으키는 경우는, 수지 접착재를 이용하여 칩 적층체(10)를 도포용 시트(73)에 임시 고정 부착한 후, 언더필 재료(51)를 공급해도 된다.
다음으로, 본 실시예에 따른 반도체 장치(1)의 반도체 칩(11)에 조면부(102) 및 마크부(103)를 형성하는 공정에 대해 도 4를 참조하면서 설명한다. 칩 적층체(10)의 제1 메모리 칩(11)의 이면(104)에 대한 조면부(102)는, 마크 형성 공정에서 마크부(103)와 함께 형성된다.
마크 형성 공정에서는, 도 4(a)에 도시된 바와 같이 제1 메모리 칩(11)의 이면(104)이 위를 향하도록, 상기 제1 메모리 칩(11)과 반대측의 단부에 위치한 제2 메모리 칩(12)의 표면측을, 레이저 마킹 장치의 스테이지(81)에 흡착 지지한다. 상기 스테이지(81)에는, 표면 범프 전극(101)의 배치에 대응하여 범프 수용홈(82)이 형성되어 있으며, 상기 제2 메모리 칩(12)의 표면 범프 전극(101)이 범프 수용홈(82) 내에 배치된다. 제2 메모리 칩(12)의 표면 범프 전극(101)의 선단에는, 로직 칩(13)의 솔더 등의 접합재가 형성되어 있고, 범프 수용홈(82) 내에 배치함으로써, 접합재의 형상을 변형시키지 않고, 칩 적층체(10)를 지지할 수 있다.
그리고, 도 4(b)에 도시된 바와 같이, 칩 적층체(10)의 제1 메모리 칩(11)의 이면(104)의 소정의 위치에 광원(83)으로부터의 레이저 광(84)을 집광 렌즈(85)로 집광하여 조사한다. 해당 레이저 광(84)의 조사에 의해, 경면 가공된 표면을 절삭하여, 제1 메모리 칩(11)의 이면(104)에 마크부(103)와 조면부(102)를 형성한다. 레이저는, 예를 들어 YV04 레이저(이트륨 바나듐 옥사이드)가 이용된다. 레이저 광(84)은, 소정 패턴의 마스크를 통해, 조사, 혹은 소정 패턴으로 그려지도록 조사함으로써, 원하는 식별 마크(조면부)(103)와 네 코너에 조면부(102)를 형성한다.
칩 적층체(10)의 제1 메모리 칩(11)의 이면(104)에, 원하는 마크부(103)와 네 코너 근방의 영역에 조면부(102)를 마련함으로써, 밀봉 수지(52)와 제1 메모리 칩(11)의 이면(104), 특히 밀봉 수지(52)의 응력이 집중되는 네 코너 근방에서의 밀착성을 향상시킬 수 있고, 밀봉 수지(52)와 제1 메모리 칩(11)의 박리 발생을 저감할 수 있다. 이러한 박리를 저감함으로써, 리플로우 시 등의 온도 사이클에서의 패키지 크랙의 발생을 저감하고, 반도체 장치(1)의 신뢰성을 향상시킬 수 있다. 또한 제1 메모리 칩(11)의 이면(104)에 형성한 마크부(103)를 레이저 마크로 형성함으로써, 마크부(103)도 조면부가 되고, 또한 밀봉 수지(52)와 제1 메모리 칩(11)의 이면(104)과의 밀착성을 향상시킬 수 있다.
또한 반도체 장치(1)로서가 아니라, 칩 적층체(10)로만 출하하는 경우에는, 칩 적층체(10)에 형성하는 식별용 마크부(103)를 형성하는 공정에서, 동시에 네 코너에 조면부(102)를 형성할 수 있으므로, 새로운 공정을 추가하지 않고 실시 가능하게 된다.
도 5는, 본 발명의 제1 실시예에 따른 반도체 장치(1)를 구성하는 배선 기판(40)에 반도체 칩(13)을 배치하는 공정을 설명하기 위한 단면도이다. 도 6은, 도 5에 도시된 배선 기판(40)에 도 4에 도시된 칩 적층체(10)를 탑재하는 조립 공정을 설명하기 위한 단면도이다. 또한, 도 5 및 도 6은, 복수의 반도체 장치(1)를 일괄적으로 형성하기 위한 조립 순서의 일례를 도시하고 있다.
도 5(a)에 도시된 바와 같이, 반도체 장치(1)의 조립 시, 우선 매트릭스 형상으로 배치된 복수의 제품 형성 영역(41)을 구비한 배선 기판(40)을 준비한다. 제품 형성 영역(41)은, 각각이 반도체 장치(1)의 배선 기판(40)이 되는 부위이며, 각 제품 형성 영역(41)에서의 절연 기재(44)에 소정 패턴의 배선이 형성되고, 각 배선은 접속 패드(47) 및 랜드(46)를 제외하고 솔더 레지스트막 등의 절연막(43, 45)에 의해 덮여 있다. 이 배선 기판(40)의 제품 형성 영역(41) 사이가 각 반도체 장치(1)를 개별적으로 분리할 때의 다이싱 라인(42)이 된다.
배선 기판(40)의 일측 면에는, 칩 적층체(10)와 접속하기 위한 복수의 접속 패드(47)가 형성되고, 타측 면에는 외부 단자가 되는 솔더 볼(53)을 접속하기 위한 복수의 랜드(46)가 형성되어 있다. 이들 접속 패드(47)는, 소정의 랜드(46)와 배선에 의해 접속되어 있다.
배선 기판(40)의 준비가 완료되면, 도 5(b)에 도시된 바와 같이, 해당 배선 기판(40)의 각 제품 형성 영역(41) 상에 각각 절연성의 충진재(108), 예를 들어 NCP를 디스펜서(71)에 의해 도포한다.
다음으로, 도 5(c)에 도시된 바와 같이, 배선 기판(40)의 접속 패드(47)와 로직 칩(13)의 표면 범프 전극(101)을, 접합재(109)를 통해 전기적으로 접합한다. 이 때, 배선 기판(40) 상에 도포되어 있는 충진재(108)가 배선 기판(40)과 로직 칩(13) 사이에 충진되고, 배선 기판(40)과 로직 칩(13)이 접착 고정된다.
배선 기판(40)과 로직 칩(13)을 접착 고정한 후, 도 5(d)에 도시된 바와 같이, 배선 기판(40)에 배치된 로직 칩(13) 상에 각각 절연성 접착 부재(107), 예를 들어 NCP를 디스펜서(71)에 의해 도포한다.
다음으로, 배선 기판(40)의 로직 칩(13) 상에 칩 적층체(10)를 탑재하고(도 6(a)), 칩 적층체(11)의 각 표면 범프 전극(101)과 로직 칩(13)의 각 이면 범프 전극(106)을, 예를 들어 열압착법을 이용하여 접합한다. 이 때, 로직 칩(13) 상에 도포되어 있는 접착 부재(107)가 칩 적층체(10)와 로직 칩(13) 사이에 충진되고, 칩 적층체(10)와 로직 칩(13)이 접착 고정된다(도 6(a)).
칩 적층체(10)가 탑재된 배선 기판(40)은, 트랜스퍼 몰드 장치(미도시)의 상형과 하형으로 이루어지는 성형 금형에 세팅되고, 몰드 공정으로 이행한다.
성형 금형의 상형에는, 복수의 칩 적층체(10)를 일괄적으로 덮는 캐비티(미도시)가 형성되고, 해당 캐비티 내에 배선 기판(40) 상에 탑재된 칩 적층체(10)가 수용된다.
다음으로, 성형 금형의 상형에 마련된 캐비티 내에 가열 용융시킨 밀봉 수지(52)를 주입하고, 칩 적층체(10) 전체를 덮도록 캐비티 내에 밀봉 수지(52)를 충진한다. 밀봉 수지(52)에는, 예를 들어 에폭시 수지 등의 열경화성 수지를 이용한다.
이어서, 캐비티 내를 밀봉 수지(52)로 충진한 상태에서, 소정의 온도, 예를 들어 180℃ 정도에서 큐어링함으로써 밀봉 수지(52)를 열경화시키고, 도 6(b)에 도시된 바와 같이 복수의 제품 형성부 상에 탑재된 각 칩 적층체(10)를 일괄적으로 덮는 제2 밀봉 수지층이 되는 밀봉 수지(52)를 형성한다. 또한, 소정의 온도에서 베이킹함으로써, 밀봉 수지(52)를 완전히 경화시킨다.
본 실시예에서는, 칩 적층체(10)의 반도체 칩(11, 12) 사이를 제1 밀봉 수지층(언더필 재료)(51)로 밀봉한 후, 칩 적층체(10) 전체를 덮는 제2 밀봉 수지층(밀봉 수지(52))을 형성하므로, 반도체 칩(11, 12) 사이의 간극에서 보이드가 발생하는 것을 억제할 수 있다.
밀봉 수지(52)를 형성하면, 볼 마운트 공정으로 이행하고, 도 6(c)에 도시된 바와 같이, 배선 기판(40)의 타측 면에 형성된 랜드(46)에, 반도체 장치(1)의 외부 단자가 되는 도전성 금속 볼, 예를 들어 솔더 볼(53)을 접속한다.
볼 마운트 공정에서는, 배선 기판(40)의 각 랜드(46)와 위치가 일치하는 복수의 흡착공을 구비한 마운트 툴(미도시)을 이용하여 복수의 솔더 볼(53)을 흡착 지지하고, 각 솔더 볼(53)에 플럭스를 전사한 후, 지지된 각 솔더 볼(53)을 배선 기판(40)의 랜드(46) 상에 일괄적으로 탑재한다.
모든 제품 형성 영역(41)에서의 랜드(46)에 대한 솔더 볼(53)의 탑재가 완료된 후, 배선 기판(40)을 리플로우함으로써 각 솔더 볼(53)과 각 랜드(46)가 접속한다.
솔더 볼(53)의 접속이 완료되면, 기판 다이싱 공정으로 이행하고, 소정의 다이싱 라인(42)에서 개개의 제품 형성 영역(41)을 절단 분리함으로써 반도체 장치(1)를 형성한다.
기판 다이싱 공정에서는, 밀봉 수지(52)에 다이싱 테이프(미도시)를 부착함으로써 제품 형성 영역(41)을 지지한다. 그리고, 도 6(d)에 도시된 바와 같이, 다이싱 장치(미도시)가 구비하는 다이싱 블레이드에 의해 소정의 다이싱 라인(42)에서 절단함으로써 제품 형성 영역(41)별로 분리한다. 절단 분리 후, 다이싱 테이프를 제품 형성 영역(41)으로부터 픽업함으로써, 도 1에 도시된 CoC형 반도체 장치(1)가 얻어진다.
본 실시예에 따르면, 복수의 반도체 칩(11, 12)을 적재한 칩 적층체(10)를 먼저 작성하고, 그 후, 로직 칩(13)을 배치한 배선 기판(40)에 해당 칩 적층체(10)를 접속 고정하므로, 반도체 칩과 배선 기판(40)의 열 팽창계수나 강성의 차이에 의해 제조 시의 열처리에서 반도체 칩(11, 12) 간의 접속부나 반도체 칩(11, 12)에 가해지는 열 응력이 저감된다. 그렇기 때문에, 반도체 칩(11, 12) 사이의 접속부의 파단이나, 반도체 칩(11, 12)에 크랙이 발생하는 것을 억제할 수 있다.
또한, 언더필 재료(51)에 대한 젖음성이 나쁜 재료로 이루어지는 도포용 시트(73) 상에서, 적재된 복수의 반도체 칩(11, 12)에 제1 밀봉 수지층이 되는 언더필 재료(51)를 공급하므로, 언더필 재료(51)로 형성되는 필렛의 형상이 안정화됨과 동시에 필렛 폭을 작게 할 수 있다. 그렇기 때문에, 패키지 사이즈의 대형화가 억제된다. 또한, 언더필 재료(51)의 공급 후, 도포용 시트(73)로부터 칩 적층체(10)를 용이하게 픽업할 수 있다.
이와 같이, 본 실시예에 의하면, 리플로우 평가 등에서의 밀봉 수지(52)와 반도체 칩(11)과의 박리 문제를 해소하고, 반도체 장치(1)의 신뢰성 향상을 도모할 수 있다.
또한, 본 실시예에서는, 칩 적층체(10)와는 다른 기능을 가지는 로직 칩(13)을 구비함으로써, 더욱 메모리 용량이 큰, 혹은 더욱 많은 기능을 구비한 반도체 장치(1)가 얻어진다.
(제2 실시예)
이어서, 본 발명의 제2 실시예에 대해 도면을 참조하면서 상세히 설명한다. 본 실시예에서는, 제1 실시예와 동일하게, 반도체 칩(13)을 배치한 배선 기판(40)에 칩 적층체(10)를 탑재하여 밀봉 수지(52)에 의해 밀봉 처리된 반도체 장치(1)이며, 이들 구성에 관한 설명은 도 1 및 도 2와 동일하므로 그 설명을 생략한다. 제2 실시예에서는, 제1 메모리 칩(11)의 이면(104)에서, 마크부(203) 이외의 면이 조면부(202)가 되어 있는 점에 있어서 제1 실시예에 따른 반도체 장치(1)와는 다르다.
도 7은, 제2 실시예에 따른 반도체 장치(1)의 개략 구성을 도시한 평면도이다. 도 8은, 도 7에 도시된 반도체 장치(1)의 B-B' 사이의 단면 구성을 도시한 단면도이다.
본 실시예는, 제1 실시예와 동일하게 구성되어 있고, 제1 메모리 칩(11)의 이면(104)의 네 모서리뿐만 아니라, 도 7에 도시된 바와 같이 제1 메모리 칩(11)의 이면(104)의 마크부(203)가 되는 영역을 제외한 대략 전면이 조면부(202)가 되도록 구성되어 있는 점에서 실시예 1과 다르다.
도 8에서 알 수 있듯이, 제1 메모리 칩(11)의 이면(104)은, 레이저 광(84)을 조사하여 처리된 조면부(202)와, 경면 가공된 표면을 가지는 마크부(203)를 포함하고 있다. 제1 실시예와 동일하게, 칩 적층체(10)의 제1 메모리 칩(11)의 이면(104)의 소정 위치에 광원(83)으로부터의 레이저 광(84)을 집광 렌즈(85)로 집광하여 조사한다. 본 실시예의 경우, 특정 식별용 문자가 되는 마크부(203)는 그대로 두고, 그 밖의 부분에 대해 레이저 광(84)을 조사한다. 해당 레이저 광(84)의 조사에 의해, 경면 가공된 표면을 절삭하여, 제1 메모리 칩(11)의 이면(104)에 조면부(202)와 마크부(203)를 형성한다.
이와 같이, 칩 적층체(10)의 제1 메모리 칩(11)의 이면(104)에, 마크부(203)가 되는 영역 이외에 조사 처리를 실시하여 조면부(202)를 마련함으로써, 밀봉 수지(52)와 제1 메모리 칩(11)의 이면(104)과의 밀착성을 더욱 향상시킬 수 있다. 그 결과, 밀봉 수지(52)와 제1 메모리 칩(11)과의 박리의 발생을 저감할 수 있다. 이러한 박리를 저감함으로써, 리플로우 시 등의 온도 사이클에서의 패키지 크랙 발생을 저감하고, 반도체 장치(1)의 신뢰성을 향상시킬 수 있다.
제2 실시예에서도, 제1 실시예와 동일한 효과가 얻어짐과 동시에, 제1 메모리 칩(11)의 이면(104)의 네 개의 코너부뿐만 아니라, 대략 전면을 조면부(202)로 함으로써, 더욱 밀봉 수지(52)와 제1 메모리 칩(11)의 이면(104)과의 밀착성을 향상시킬 수 있다.
도 9는, 상기 각 실시예에 따른 반도체 장치(1)의 변형예를 도시한 단면도이다. 도 10은, 각 실시예의 변형예에 의해 조립한 반도체 장치(1)의 개략 구성을 도시한 단면도이다.
도 9(a)에 도시된 바와 같이, 제2 메모리 칩(12)의 이면에 수지층(31), 예를 들어 NCF를 미리 마련해 둔다. 도 9(b)에 도시된 바와 같이, 제2 메모리 칩(12)을 제1 메모리 칩(11) 상에 적층함으로써 수지층(31)이 용융되고, 반도체 칩(11, 12) 사이의 간극으로 확산되어 간극이 수지층(31)으로 충진된다. 충진 후, 소정의 온도에서 큐어링함으로써 수지층(31)이 경화되고, 도 9(c)에 도시된 바와 같은 칩 적층체(10)가 형성된다. 또한, 수지층(31)에는, 예를 들어 플럭스 활성재가 함유되어 있고, 수지층(31)을 형성한 후에라도 양호하게 범프 전극(101, 106) 사이를 접속할 수 있다. 이와 같이, 미리 제2 메모리 칩(12)의 이면에 수지층(31)을 마련하고, 칩 적층 시에 반도체 칩(11, 12) 사이의 간극을 수지층(31)으로 충진하도록 구성함으로써, 언더필 공정이 필요 없게 되고, 제1 실시예에 비해 조립 비용을 저감할 수 있다. 또한 언더필 공정은 모세관 현상을 이용하여 반도체 칩(11, 12) 사이를 충진하는 것에 반해, 칩 적층 단계에서 수지층(31)을 충진함으로써 처리 효율도 향상시킬 수 있다. 그리고, 제1 실시예와 동일하게 제1 메모리 칩(11)의 이면(104)에 조면부(102)나 마크부(103)를 형성하고, 조립 처리함으로써, 도 10에 도시된 반도체 장치(10)의 구성이 된다.
또한, 해당 실시예에서는, 제1 메모리 칩(11)의 이면(104)에 조면부(102, 103)를 형성함으로써, 제1 실시예와 동일한 효과가 얻어짐과 동시에, 수지층(31)은 반도체 칩(11, 12) 사이에만 배치되므로, 수지층(31)의 경화 수축에 의해 반도체 칩(11, 12)에 가해지는 응력을 저감할 수 있고, 신뢰성을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 설명하였으나, 본 발명은 상기 실시예로 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위에서 다양하게 변경 가능함은 물론이다. 예를 들어, 상기 실시예에서는, 동일한 메모리 칩(11, 12)을 4개 적층한 경우에 대해 설명하였지만, 메모리 칩(11, 12)과 로직 칩(13) 등, 상이한 반도체 칩을 조합한 칩 적층이어도 된다. 적층하는 반도체 칩의 수도 3단 이하여도 5단 이상으로 구성해도 좋다.
또한, 본 실시예에서는, 칩 적층체(10)의 배선 기판(40)으로부터 가장 먼 위치의 반도체 칩(11)의 이면(104)에 조면부(102, 103, 202)를 형성하는 경우에 대해 설명하였지만, 도 11에 도시된 바와 같이, MCP(Multi Chip Package)에서 배선 기판(40)의 가장 먼 위치에 플립칩 적층되는 반도체 칩(11)의 이면(104)에 조면부(202)를 형성하도록 구성해도 된다.
본 발명은, 그 취지 또는 주요한 특징으로부터 벗어나지 않고, 다른 다양한 형태로 실시할 수 있다. 그렇기 때문에, 전술한 실시형태는 모든 점에서 단지 예시에 지나지 않고, 한정적으로 해석해서는 안 된다. 본 발명의 범위는, 특허 청구항의 범위에 의해 나타나는 것으로서, 명세서 본문에는, 어떠한 구속도 받지 않는다. 또한, 특허 청구항의 범위의 균등 범위에 속하는 모든 변형, 다양한 개량, 대체 및 개질은, 모두 본 발명의 범위 내에 있는 것이다.
본 출원은, 2013년 5월 7일에 출원된, 일본 특허 출원 제2013-97424호의 우선권을 기초로 하여 그 이익을 주장하는 것으로서, 그 개시는 여기에 전체가 참고문헌으로서 포함된다.
1 반도체 장치
10 칩 적층체
11 제1 메모리 칩(반도체 칩)
12 제2 메모리 칩(반도체 칩)
13 로직 칩(반도체 칩)
101 표면 범프 전극
102 조면부
103 마크부(조면부)
104 이면
105 관통 전극
106 이면 범프 전극
107 접착 부재(NCP)
108 충진재(NCP)
109 접합재
202 조면부
203 마크부
31 수지층(NCF)
40 배선 기판
41 제품 형성 영역
42 다이싱 라인
43 절연막(SR)
44 절연 기재
45 절연막(SR)
46 랜드
47 접속 패드
51 언더필 재료
52 밀봉 수지
53 솔더 볼
61 본딩 툴
62 범프 수용홈
63 본딩 스테이지
71 디스펜서
72 도포 스테이지
73 도포용 시트
81 스테이지
82 범프 수용홈
83 광원
84 레이저 광
85 집광 렌즈
91 와이어
92 전극 패드

Claims (8)

  1. 일면에 복수의 제1 범프 전극이 형성되고, 상기 일면에 대향하는 타면의 적어도 단부에 조면부가 형성된 제1 반도체 칩;
    일면에 복수의 제2 범프 전극이 형성되고, 상기 일면에 대향하는 타면에 상기 복수의 제2 범프 전극에 전기적으로 접속된 복수의 제3 범프 전극이 형성되고, 상기 복수의 제3 범프 전극을 상기 제1 반도체 칩의 상기 복수의 제1 범프 전극에 전기적으로 접속하도록, 상기 제1 반도체 칩 위에 적층된 제2 반도체 칩;
    적어도 상기 제1 반도체 칩의 타면과 상기 제2 반도체 칩의 일면을 노출하도록, 상기 제1 및 제2 반도체 칩을 덮는 수지층;
    일면에 복수의 접속 패드가 형성되고, 상기 복수의 접속 패드가 상기 복수의 제2 범프 전극에 전기적으로 접속하도록, 상기 제2 반도체 칩 상에 적층된 배선 기판; 및
    상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 수지층을 덮도록 상기 배선 기판 상에 형성된 밀봉 수지부를 가지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 조면부는, 상기 제1 반도체 칩의 타면의 네 모서리의 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 조면부는, 식별 정보를 표시하기 위한 마크부를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 조면부는, 상기 제1 반도체 칩의 타면에서 마크부가 되는 부분 이외의 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 수지층은, 상기 제2 반도체 칩에 미리 마련되어 있는 것을 특징으로 하는 반도체 장치.
  6. 일면에 복수의 제1 범프 전극이 형성된 제1 반도체 칩을 준비하는 공정;
    일면에 복수의 제2 범프 전극이 형성되고, 상기 일면에 대향하는 타면에 상기 복수의 제2 범프 전극에 전기적으로 접속된 복수의 제3 범프 전극이 형성된 제2 반도체 칩을 준비하는 공정;
    상기 복수의 제3 범프 전극을 상기 제1 반도체 칩의 상기 복수의 제1 범프 전극에 전기적으로 접속하도록, 제2 반도체 칩을 상기 제1 반도체 칩 위에 적층하는 공정;
    적어도 상기 제1 반도체 칩의 타면과 상기 제2 반도체 칩의 일면을 노출하도록, 수지층으로 상기 제1 및 제2 반도체 칩을 덮는 공정;
    상기 제1 반도체 칩의 상기 일면에 대향하는 타면의 적어도 단부에 조면부를 형성하는 공정;
    일면에 복수의 접속 패드가 형성된 배선 기판을, 상기 복수의 접속 패드가 상기 복수의 제2 범프 전극에 전기적으로 접속하도록, 상기 제2 반도체 칩 상에 적층하는 공정; 및
    상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 수지층을 덮도록 밀봉 수지부를 상기 배선 기판 상에 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 반도체 칩의 타면에 형성되는 조면부는 마크부를 포함하고, 해당 마크부는 조면부를 형성하는 공정과 동일한 공정에서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 수지층으로 상기 제1 및 제2 반도체 칩을 덮는 공정은, 상기 제2 반도체 칩의 타면에 미리 수지층을 마련해 두고, 해당 제2 반도체 칩을 제1 반도체 칩 상에 적층함으로써, 칩 사이의 간극을 상기 수지층으로 충진하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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