JP2014203868A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】接着部材のはみ出しの発生を低減しつつ作業効率の向上を図ることが可能な半導体装置技術を提供する。【解決手段】本発明による半導体装置の製造方法は、ダイシングラインによって区画された複数の半導体チップを有する半導体ウエハを準備する工程と、前記半導体ウエハの他面に接着層を貼り付ける工程と、前記半導体ウエハの前記他面に貼り付けられた前記接着層を、前記ダイシングラインに沿って第１の幅で切断する工程と、前記半導体ウエハを、前記ダイシングラインに沿って前記第１の幅より狭い第２の幅で切断することで、前記複数の半導体チップ毎に個片化する工程とを含む。【選択図】図３

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

特許文献１には、複数の半導体チップを積層し、複数の半導体チップ間の隙間をアンダーフィル材で充填することでチップ積層体を形成し、配線基板上にチップ積層体を搭載する技術が開示されている。

上記特許文献１では、複数の半導体チップ間の隙間へのアンダーフィル材の充填を、毛細管現象により充填するため、時間がかかりコストアップの要因となる。そのため、裏面に接着部材を設けた半導体チップを、接着部材を介して積層する工法が検討されている。

しかしながら、接着部材付きの半導体チップを積層する際に、接着部材を流動させてボイドを排除し、チップ間への埋め込みを図る必要があるが、半導体チップの外側への接着部材のはみ出し量が多くなる恐れがある。そして、半導体チップの外側へはみ出した接着部材が、ボンディング装置のステージやボンディングツールへ付着することで、連続作業性が悪くなる。

また、特許文献２や特許文献３には、半導体ウエハの裏面に接着部材を貼付け、半導体ウエハを切断することで、接着部材付きの半導体チップを形成する技術が開示されている。

特開２０１０−２５１３４７号公報 特開平０４−３０５５８号公報 特開２０００−１８２９９５号公報

半導体チップを積層する場合、品質課題として半導体チップ外への接着部材はみ出し量のコントロール性がある。はみ出した接着部材は装置のステージやツールに付着し連続作業性を阻害し、製品表面への這い上がりにより外観不良を引き起こすため問題となる。積層においては実装時にある程度接着部材を流動させて巻き込みボイドの排除や埋め込み性改善を図るが、逆にチップ外へのハミ出しが多くなる相反現象により実装が困難であった。

本発明は、他の部材への意図しない接着部材の付着の発生を低減しつつ作業効率の向上を図ることが可能な半導体装置を提供することを目的とする。

上述の課題に鑑み、本発明の一態様は、ダイシングラインによって区画された複数の半導体チップを有する半導体ウエハを準備する工程と、上記半導体ウエハの他面に接着層を貼り付ける工程と、上記半導体ウエハの上記他面に貼り付けられた上記接着層を、上記ダイシングラインに沿って第１の幅で切断する工程と、上記半導体ウエハを、上記ダイシングラインに沿って上記第１の幅より狭い第２の幅で切断することで、上記複数の半導体チップ毎に個片化する工程とを含む半導体装置の製造方法に関する。

また、本発明の別の態様は、ダイシングラインによって区画された複数の半導体チップを有する半導体ウエハと、半導体ウエハの他面に貼り付けられ、上記ダイシングラインに沿って第１の幅で切断された接着部材と、上記半導体ウエハを、上記ダイシングラインに沿って上記第１の幅より狭い第２の幅で切断することで、上記複数の半導体チップ毎に個片化して形成された半導体チップと、を備えることを特徴とする半導体装置に関する。

本発明によると、接着部材のはみ出しを抑制しながら巻き込みボイド低減等の品質を確保し、かつ、連続作業性を可能にする。

本発明の更なる利点及び実施例を、記述と図面を用いて下記に詳細に説明する。

本発明の第１の実施例による半導体装置の形成に用いる半導体ウエハの製造工程を説明するための断面図である。 図１に続く、半導体ウエハの製造工程を説明するための断面図である。 図２に示す半導体ウエハを用いてチップ積層体を形成する製造工程を説明するための断面図である。 図３に示すチップ積層体を配線基板に搭載して半導体装置を形成する製造工程を説明するための断面図である。 本発明の第２の実施例による半導体装置の形成に用いる半導体ウエハの製造工程を説明するための断面図である。 図５に示す半導体ウエハを用いてチップ積層体を形成する製造工程を説明するための断面図である。 本発明の第３の実施例による半導体装置の形成に用いる半導体ウエハの製造工程を説明するための断面図である。 図７に示す半導体ウエハを用いてチップ積層体を形成する製造工程を説明するための断面図である。 本発明の各実施例の変形例による半導体装置の形成に用いる半導体ウエハの製造工程を説明するための断面図である。

まず、本発明の実施の形態について説明する。

本発明の実施形態による半導体装置５０及び半導体装置５０の製造方法の特徴は、ダイシングライン１０２によって区画された複数の半導体チップ２０を有する半導体ウエハ１０を準備する工程と、上記半導体ウエハ１０の他面に接着層１０８を貼り付ける工程と、上記半導体ウエハ１０の上記他面に貼り付けられた上記接着層１０８を、上記ダイシングライン１０２に沿って第１の幅で切断する工程と、上記半導体ウエハ１０を、上記ダイシングライン１０２に沿って上記第１の幅より狭い第２の幅で切断することで、上記複数の半導体チップ２０毎に個片化する工程とからなる。また上記複数の半導体チップ２０毎に個片化する工程後、上記個片化された半導体チップ２２を上記接着層１０８を介して他の半導体チップ２１上に積層し、上記個片化された半導体チップ２２と上記他の半導体チップ２１との間の隙間に上記接着層１０８を充填する工程をさらに含む。

上記半導体ウエハ１０の他面に貼り付けた接着層１０８をダイシングライン１０２に沿って上記第１の幅で切断し、上記半導体ウエハ１０を上記ダイシングライン１０２に沿って上記第１の幅より狭い第２の幅で切断することで、接着部材の端部がチップ端より内側に配置されるように構成された接着部材付きの半導体チップ２０を得られる。このような半導体チップ２２を他の半導体チップ２１上に積層する際に、接着部材を流動させてボイドを排除し、半導体チップ２２と他の半導体チップ２１との間の隙間の埋め込み性を向上すると共に、半導体チップ２１、２２の外側への接着部材のはみ出し量を低減できる。半導体チップ２１、２２の外側への接着部材のはみ出し量を低減することで、ボンディング装置のステージやツールへの接着部材の付着の発生を低減し、作業効率を向上できる。

以下、本発明の実施例について図面を参照しつつ説明する。但し、以下に説明する実施例によって本発明の技術的範囲は何ら限定解釈されることはない。

（第１の実施例）
初めに、本発明の第１の実施例について説明する。図１（ａ）から（ｅ）及び図２（ａ）から（ｅ）は本実施例による半導体装置５０に使用される半導体チップ２０の形成フローを説明するための断面図である。

まず、ＮＣＦ付きの半導体チップ２０を準備する工程について説明する。半導体ウエハ１０は、単結晶引き上げ法等により形成されたシリコンのインゴットをスライスして得られる円板状のシリコン基板の表面に拡散等の工程を通じて所定の回路と所定回路に接続された複数の電極パッドを形成したものである。そして、半導体ウエハ１０は、図１（ａ）に示すように、複数の半導体チップ２０がダイシングライン１０２によって区画されている。それぞれの半導体チップ２０の表面には例えばメモリ回路と該メモリ回路に接続された複数の電極パッドが形成されており、上記電極パッド上にそれぞれ表面バンプ電極１０１が形成されている。上記表面バンプ電極１０１は、例えばＣｕからなり、半導体チップ２０の表面から突出するように構成される。

表面に複数の表面バンプ電極１０１が形成された半導体ウエハ１０は、図１（ｂ）に示すようにウエハサポート基板１０４、例えばガラス基板に仮接着層１０５を介して表面側が保持される。上記仮接着層１０５は、例えば特定光の照射により気化或いは接着力が低下する接着材、例えばＵＶ硬化型アクリル系接着層が使用される。半導体チップ２０の表面バンプ電極１０１は、上記仮接着層１０５に埋め込まれるように配置される。

ウエハサポート基板１０４に搭載された半導体ウエハ１０は、ウエハＢＧ（Ｂａｃｋ Ｇｒｉｎｄ）工程に移行され、半導体ウエハ１０の裏面１０３を図示しないＢＧ用砥石で研削し、所定の厚さ、例えば５０μｍまで薄型化し、図１（ｃ）に示すようになる。尚、半導体ウエハ１０はウエハサポート基板１０４に保持されているため、半導体ウエハ１０を薄型化しても搬送や取り扱いが容易にできる。

次に、半導体ウエハ１０の裏面１０３からシリコン基板を貫通する貫通孔を形成し、メッキ等により貫通孔内に導体、例えばＣｕを埋め込み貫通電極１０７と裏面バンプ電極１０６を形成し、図１（ｄ）に示すようになる。裏面バンプ電極１０６は、例えばＣｕからなり、半導体チップ２０の裏面から突出するように構成される。上記それぞれの裏面バンプ１０６は、貫通電極１０７を介して、対応する表面バンプ１０１に電気的に接続される。

続いて、裏面バンプ１０６の形成された半導体ウエハ１０の裏面に、図１（ｅ）に示すように絶縁性の接着部材１０８、例えばＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を貼り付ける。

そして、図示しないダイシング装置により、第１の幅、例えば０．１ｍｍ幅で高速回転するダイシングブレード３０１を用いて、ダイシングライン１０２に沿って、半導体ウエハ１０の裏面に形成された接着部材１０８（ＮＣＦ）を切断する。これにより図２（ａ）に示すようにダイシングライン１０２上の接着部材１０８が第１の幅で除去され、接着部材１０８の端部が半導体チップ２０の端部位置よりも内側に配置される。上記第１の幅は、チップサイズや接着部材１０８の厚さ、バンプ配置数等から半導体チップ２０の外側へのはみ出し量を考慮し、適宜選定される。尚、図２では第１の幅で接着部材１０８を完全に除去するように構成したが、所定の厚さ分、接着部材１０８を残すように構成し、はみ出し量を調整するように構成しても良い。

次に、ダイシングライン１０２上の接着部材１０８が切断された半導体ウエハ１０の裏面に、図２（ｂ）に示すようにダイシングテープ１１０を貼着する。ダイシングテープ１１０は、例えば紫外線等の照射により接着力が低下する仮接着層１０９を有するテープであり、枠状の治具に緊張状態で貼渡され、枠状治具の内側に、半導体ウエハ１０が貼り付けられる。本実施例では、裏面バンプ１０６は接着部材１０８に埋め込まれるように構成されるため、ダイシングテープ１１０の仮接着層１０９は薄いもので良い。尚、本実施例では接着部材１０８に溝が形成されるため、ダイシングテープ１１０を貼り付ける際に半導体ウエハ１０とダイシングテープ１１０の間にボイドが発生するのを低減できる。

次にダイシングテープ１１０の貼り付けが完了した半導体ウエハ１０は、ウエハサポート基板１０４のデマウント工程に移行される。デマウント工程では、ウエハサポート基板１０４側から仮接着層１０５に特定光を照射し、仮接着層１０５を気化或いは接着力を低下させた状態で、ウエハサポート基板１０４を除去し、図２（ｃ）に示すようになる。

図示しないダイシング装置により、上記第１の幅よりも小さい第２の幅、例えば０．０２ｍｍ幅で高速回転しているダイシングブレード３０２を用いて、ダイシングライン１０２に沿って、半導体ウエハ１０を切断し、図２（ｄ）に示すようにそれぞれの半導体チップ２０毎に個片化する。

ダイシングテープ１１０に紫外線を照射し、仮接着層１０９の接着力を低下させた後、ダイシングテープ１１０側からピックアップする半導体チップ２０の裏面側を、図示しない突き上げ機構により突き上げ、半導体チップ２０をダイシングテープ１１０からピックアップする。これにより、図２（ｅ）に示すような端部がチップ端より内側に配置される接着部材１０８（ＮＣＦ）付きの半導体チップ２０が得られる。尚、半導体チップ２０の裏面には接着部材１０８が形成されているため、突き上げ機構により直接的に半導体チップ２０の裏面を突上げることがなくなり、突き上げ機構による半導体チップ２０へのキズがなくなる。突上げ時のキズによるチップクラック等の発生を低減できる。

図３は、本発明の第１の実施例に係る半導体装置５０に搭載されるチップ積層体３０の組立フローを説明するための図である。

図示しないフリップチップボンディング装置のボンディングステージ３０５に第１の半導体チップ２１が搭載され、ボンディングステージ３０５に形成された吸着孔から真空吸着することで保持固定される。第１の半導体チップ２１は例えばメモリチップであり、貫通電極１０７と裏面バンプ１０６がなく、チップ厚が厚い点を除き、上記接着部材１０８付きのメモリチップ２０（第２の半導体チップ２２）と同じ構成を有している。第１のメモリチップ２１は、図３（ａ）に示すように貫通電極１０７の形成されていない裏面１０３をステージ３０５に向けて保持固定されることで、ステージ３０５上に良好に吸着保持できる。第１のメモリチップ２１は、例えば１００μｍ厚で構成される。

そして、上記接着部材１０８付きの第２のメモリチップ２２は、ボンディングツール３０３により表面側を吸着保持され、低温で、例えば１５０℃程度に加熱した状態で第１の半導体チップ２１の表面上に仮積層する。この際、ボンディングツール３０３にはバンプ逃げ溝３０４が形成されており、第２のメモリチップ２２の表面バンプ１０１がバンプ逃げ溝３０４に収まるように吸着保護される。同様にさらに２つの第２のメモリチップ２２を第１のメモリチップ２１上に順次、仮積層し、図３（ｂ）に示すように４つのメモリチップ２１、２２が仮積層された状態となる。仮積層の時点では、それぞれのメモリチップ２１、２２間の端部位置には、接着部材１０８が配置されない空隙が形成されている。

その後、ボンディングツール３０３で最上に位置する第２のメモリチップ２２の表面から所定の温度、例えば２６０℃で、荷重をかけて、本圧着する。この本圧着により、それぞれのメモリチップ２１、２２の表面バンプ１０１と隣接するメモリチップ２１、２２の裏面バンプ１０６が接合され、それぞれのメモリチップ２１、２２の対応するバンプ電極が電気的に接続される。この本圧着により、それぞれのメモリチップ２１、２２間に配置された接着部材１０８が溶融し、チップ端部に向かって流動し、ボイドがメモリチップ２１、２２の外側に押し出され、図３（ｃ）に示すようにそれぞれの半導体チップ２１、２２間に接着部材が充填される。その後、所定の温度、例えば１５０℃でキュアすることで、接着部材１０８が硬化され、図３（ｄ）に示すようなチップ積層体３０が形成される。

本実施例では、仮積層の状態で半導体チップ２１、２２間のチップ端部に空隙が形成されているため、複数のメモリチップ２１、２２を積層する際に、接着部材１０８を流動させてボイドを排除し、メモリチップ２１、２２間の隙間の埋め込み性を向上すると共に、半導体チップ２１、２２の外側への接着部材１０８のはみ出し量を低減できる。このメモリチップ２１、２２の外側への接着部材１０８のはみ出し量を低減することで、ボンディング装置のステージ３０５やツール３０３への接着部材１０８の付着の発生を低減し、作業効率を向上できる。

また、チップ裏面に接着部材１０８を形成しておき、チップ積層時にメモリチップ２１、２２間の隙間を接着部材１０８で充填することができるため、従来技術のような毛細管現象で時間のかかるアンダーフィル工程を無くすことができ、作業効率を向上し、組立コストの低減を図ることができる。

さらに、接着部材１０８をチップ積層体３０のメモリチップ２１、２２の側面に形成しないことで、接着部材１０８の硬化収縮によるチップ積層体３０に加わる応力を低減でき、応力によるチップクラックを低減し、信頼性を向上できる。

また、低温で複数の半導体チップ２１、２２を積層した後、高温で荷重をかけてバンプ間接合するように構成したことで、半導体チップ２１、２２が高温にさらされる熱履歴を少なくでき、信頼性の向上が可能となる。

続いて、第１の実施例による半導体装置５０の組立フローについて図４を用いて説明する。

図４は、図３に示したチップ積層体３０を用いて、半導体装置５０を製造する組立フローを説明するための図である。なお、図４は、複数の半導体装置５０を一括して形成するための組立フローの一例を示している。

半導体装置５０の組み立て時、まずマトリックス状に配置された複数の製品形成部を備えた配線基板４０を準備する。製品形成部は、各々がダイシングライン４０７で区画される半導体装置５０の配線基板４０となる部位であり、各製品形成部には絶縁基材４０５に所定のパターンの配線が形成されている。各配線は接続パッド４０３及びランド４０２を除いてソルダーレジスト膜等の絶縁膜４０４、４０６によって覆われている。この配線基板４０の製品形成部間が各半導体装置５０を個々に切り離す際のダイシングライン４０７となる。

配線基板４０の一方の面には、チップ積層体３０と接続するための複数の接続パッド４０３が形成され、他方の面には外部端子となるはんだボール４１０を接続するための複数のランド４０２が形成されている。これら接続パッド４０３は、所定のランド４０２と配線によって接続されている。接続パッド４０３上には、複数のワイヤバンプ４０１が形成されており、後述の工程においてチップ積層体３０の表面バンプ１０１と接続する。

配線基板４０の準備が完了すると、図４（ａ）に示すように、該配線基板４０の各製品形成部上にそれぞれ絶縁性の接着部材４０８、例えばＮＣＰ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）を図示しないディスペンサにより塗布する。

次に、チップ積層体３０のワイヤバンプ４０１が形成されない面をボンディングツール等で吸着保持し、接着部材４０８が塗布された配線基板４０の製品形成部上にそれぞれ搭載し（図４（ｂ））。ここで、チップ積層体３０の端部位置には、接着部材４０８が配置されない空隙が形成されている。そして、チップ積層体３０の表面バンプ１０１と配線基板４０の各ワイヤバンプ４０１とを、例えば熱圧着法を用いて接合する。このとき、配線基板４０上に塗布していた接着部材４０８がチップ積層体３０と配線基板４０間に充填され、配線基板４０とチップ積層体３０とが接着固定される。これにより、チップ積層体３０の外側への接着部材４０８のはみ出し量を低減することで、他の部材への接着部材４０８の付着の発生を低減し、接合不良の低減や作業効率を向上できる。

チップ積層体３０が搭載された配線基板４０は、不図示のトランスファモールド装置の上型と下型から成る成型金型にセットされ、モールド工程に移行する。成型金型の上型には、複数のチップ積層体３０を一括して覆う不図示のキャビティが形成され、該キャビティ内に配線基板４０上に搭載されたチップ積層体３０が収容される。

次に、複数の製品形成部上に搭載された各チップ積層体３０を一括して覆う封止樹脂４０９を形成する（図４（ｃ））。さらに、所定の温度でベークすることで、封止樹脂４０９を完全に硬化させる。封止樹脂４０９には、例えばエポキシ樹脂等の熱硬化性樹脂を用いる。

チップ積層体３０と配線基板４０上に封止樹脂４０９を形成すると、ボールマウント工程に移行し、図４（ｄ）に示すように配線基板４０の他方の面に形成されたランド４０２に、半導体装置５０の外部端子となる導電性の金属ボール、例えばはんだボール４１０を接続する。

ボールマウント工程では、配線基板４０の各ランド４０２と位置が一致する複数の吸着孔を備えた不図示のマウントツールを用いて複数のはんだボール４１０を吸着保持し、各はんだボール４１０にフラックスを転写した後、保持した各はんだボール４１０を配線基板４０のランド４０２上に一括して搭載する。

全ての製品形成部に対するはんだボール４１０の搭載が完了した後、配線基板４０をリフローすることで各はんだボール４１０と各ランド４０２とを接続する。はんだボール４１０の接続が完了すると、基板ダイシング工程に移行し、所定のダイシングライン４０７で個々の製品形成部を切断分離することで半導体装置５０を形成する。

基板ダイシング工程では、封止樹脂４０９に図示しないダイシングテープを貼着することで製品形成部を支持する。そして、不図示のダイシング装置が備えるダイシングブレードにより所定のダイシングライン４０７で切断することで製品形成部毎に分離する。切断分離後、ダイシングテープを製品形成部からピックアップすることで、図４（ｅ）に示すＣｏＣ型の半導体装置５０が得られる。

本実施例によれば、接着部材１０８付きの複数の半導体チップ２０を積載したチップ積層体３０を先に作成し、その後、配線基板４０に該チップ積層体３０を接続固定するため、半導体チップ２０と配線基板４０との熱膨張係数や剛性の違いにより製造時の熱処理で半導体チップ２０同士の接続部や半導体チップ２０へ加わる熱応力が低減される。そのため、半導体チップ２０同士の接続部の破断や、半導体チップ２０にクラックが発生するのを抑制できる。

また、本実施例では、チップ積層体３０の半導体チップ２０間はチップ積層体３０の形成工程において予め封止されているため、半導体チップ２０どうしの隙間でボイドが発生するのを効果的に抑制でき、また、半導体チップ２０間に封止樹脂が完全に入り込むための時間を削減することが可能なため、作業効率が向上する。

（第２の実施例）
続いて、本発明の第２の実施例について説明する。本発明の第２の実施例は、上述した第１の実施例の変形例である。以下、本実施例において、第１の実施例においてすでに説明した部分と同様な機能を有する部分には同一符号を付し、説明は省略する。

図５及び図６は、本発明の第２の実施例による半導体装置５０に用いられる半導体チップ２０及びチップ積層体３０の形成フローを説明するための断面図である。

本発明の第２の実施例では、図５（ａ）に示すように、テーパ部が形成されたダイシングブレード３０６により、ダイシングライン１０２に沿って、半導体ウエハ１０上に形成された接着部材１０８（ＮＣＦ）を第１の幅で切断、除去することで、接着部材１０８の側面を斜めに除去するように構成されている点で前述した第１の実施例と異なっている。これにより、半導体チップ２０から接着部材１０８の表面に向かって面積が小さくなるようにテーパが形成された接着部材１０８付きの半導体チップ２０が得られる（図５（ｂ）から（ｅ））。

図６に示すように、第２の実施例においても、接着部材１０８に形成されたテーパ部の存在により半導体チップ２０間に空隙が形成される。第１の実施例と同様に本圧着によりそれぞれのメモリチップ２１、２２の表面バンプ１０１と隣接するメモリチップ２１、２２の裏面バンプ１０６が接合され、それぞれのメモリチップ２１、２２の対応するバンプ電極が電気的に接続される。この本圧着により、それぞれのメモリチップ２１、２２間に配置された接着部材１０８が溶融し、チップ端部に向かって流動し、ボイドがメモリチップ２１、２２の外側に押し出され、それぞれの半導体チップ２１、２２間に接着部材が充填される。

本実施例においても、第１の実施例と同様な効果が得られると共に、ダイシングライン１０２以外の半導体チップ２０の面をダイシングブレードでキズつけるリスクを低減できる。キズを基点としたチップクラックの発生を低減し、半導体装置５０の信頼性を向上できる。また、テーパの角度を変更することで、はみ出し量の調整も可能になる。

（第３の実施例）
続いて、本発明の第３の実施例について説明する。本発明の第２の実施例は、上述した第１及び第２の実施例の変形例である。以下、本実施例において、第１及び第２の実施例においてすでに説明した部分と同様な機能を有する部分には同一符号を付し、説明は省略する。

図７及び図８は、本発明の第３の実施例による半導体装置５０に用いられる半導体チップ２０及びチップ積層体３０の形成フローを説明するための断面図である。

第３の実施例では、図７（ａ）に示すように、第１の幅のダイシングブレード３０１を用いて、ダイシングライン１０２に沿って、半導体ウエハ１０の裏面に形成された接着部材１０８（ＮＣＦ）を切断すると共に、切り込み量を大きくすることで、半導体チップ２０の裏面も所定量カットするように構成されている点において第１及び第２の実施例と異なる。これにより、チップ端から内側に端部が配置された接着部材１０８付きで、かつチップ裏面の端部に凹部が形成された半導体チップ２０が得られる（図７（ｂ）から（ｅ））。

本実施例においても、図８に示すように接着部材１０８の除去部により半導体チップ２０間に空隙が形成されることで上述した第１及び第２の実施例と同様な効果が得られると共に、チップ裏面の凹部にも空隙が形成されるため、さらに接着部材１０８のはみ出しを抑制できる。

尚、本実施例では、半導体チップ２０の裏面側に、端部がチップ端より内側に配置されるように接着層（ＮＣＦ）を形成した場合について説明したが、本実施例や第１及び第２の実施例の変形例である図９に示すように、半導体チップ２０の表面側に接着部材１０８を形成するように構成しても良い。この場合、接着部材１０８の切断と半導体ウエハ１０のダイシングを連続して実施可能となり、作業効率を向上できる。

以上、本発明者によってなされた発明を各実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、本実施例では、同一のメモリチップを４つ積層した場合について説明したが、メモリチップとロジックチップ等、異なる半導体チップを組み合せたチップ積層でも良い。積層する半導体チップの数も３段以下でも５段以上に構成しても良い。
また本実施例では、端部がチップ端より内側に配置された接着部材付きの半導体チップを、個片状態の他のチップ上に積層する場合について説明したが、接着部材付きの半導体チップを、ウエハ状態の他の半導体チップ上に積層するように構成しても良い。

１０ 半導体ウエハ
２０ 半導体チップ（メモリチップ）
１０１ 表面バンプ電極
１０２ ダイシングライン
１０３ 裏面
１０４ ウエハサポート基板
１０５ 仮接着層
１０６ 裏面バンプ電極
１０７ 貫通電極
１０８ 接着部材（ＮＣＦ）（接着層）
１０９ 仮接着層
１１０ ダイシングテープ
３０１ ダイシングブレード
３０２ ダイシングブレード
３０３ ボンディングツール
３０４ バンプ逃げ溝
３０５ ボンディングステージ
３０６ ダイシングブレード
２１ 第１の半導体チップ（メモリチップ）
２２ 第２の半導体チップ（メモリチップ）
３０ チップ積層体
４０ 配線基板
４０１ ワイヤバンプ
４０２ ランド
４０３ 接続パッド
４０４ 絶縁膜（ＳＲ）
４０５ 絶縁基材
４０６ 絶縁膜（ＳＲ）
４０７ ダイシングライン
４０８ 接着部材（ＮＣＦ）
４０９ 封止樹脂
４１０ はんだボール
５０ 半導体装置

Claims (6)

1. ダイシングラインによって区画された複数の半導体チップを有する半導体ウエハを準備する工程と、
   前記半導体ウエハの他面に接着層を貼り付ける工程と、
   前記半導体ウエハの前記他面に貼り付けられた前記接着層を、前記ダイシングラインに沿って第１の幅で切断する工程と、
   前記半導体ウエハを、前記ダイシングラインに沿って前記第１の幅より狭い第２の幅で切断することで、前記複数の半導体チップ毎に個片化する工程とを含む半導体装置の製造方法。
2. 前記複数の半導体チップ毎に個片化する工程後、前記個片化された半導体チップを前記接着層を介して他の半導体チップ上に積層し、前記個片化された半導体チップと前記他の半導体チップとの間の隙間に前記接着層を充填する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記半導体ウエハの前記他面に貼り付けられた前記接着層を、前記ダイシングラインに沿って第１の幅で切断する工程において、前記接着層をテーパ状に切断することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記半導体ウエハの前記他面に貼り付けられた前記接着層を、前記ダイシングラインに沿って第１の幅で切断する工程において、切り込み量を大きくすることで半導体ウエハの裏面も所定量切り取ることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
5. 前記接着層を充填する工程後、積層された半導体チップを配線基板に搭載し、半導体チップと配線基板を一括して覆う封止樹脂を形成する工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
6. ダイシングラインによって区画された複数の半導体チップを有する半導体ウエハと、
   半導体ウエハの他面に貼り付けられ、前記ダイシングラインに沿って第１の幅で切断された接着部材と、
   前記半導体ウエハを、前記ダイシングラインに沿って前記第１の幅より狭い第２の幅で切断することで、前記複数の半導体チップ毎に個片化して形成された半導体チップと、を備えることを特徴とする半導体装置。

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