TWI820573B - 半導體晶粒 - Google Patents

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TWI820573B
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許桀豪
凃偉祥
張國欽
李明機
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台灣積體電路製造股份有限公司
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Abstract

半導體晶粒包括半導體基底、內連結構及導電凸塊。內連結構設置在半導體基底上且電性連接到半導體基底。內連結構包括堆疊的多個內連層。堆疊的多個內連層的每一個包括介電層及嵌置在介電層中的內連佈線。堆疊的多個內連層中的第一內連層的內連佈線更包括第一通孔及多個第二通孔。第一通孔電性連接到第一內連層的內連佈線。多個第二通孔連接到第一內連層的內連佈線，且第一通孔及多個第二通孔位在相同的水平高度上。導電凸塊設置在內連結構上。導電凸塊包括基部部分及連接到基部部分的突出部分，且基部部分位在突出部分及第一通孔之間。

Description

半導體晶粒
本發明實施例是有關於一種半導體晶粒。
由於各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的積體密度持續提高，半導體行業經歷了快速發展。在很大程度上，積體密度的提高源於最小特徵尺寸的迭代減小，此使得能夠將更多的元件整合至給定的面積中。隨著對日益縮小的電子元件需求的增長，出現了對更小且更具創造性的半導體晶粒封裝技術的需求。
半導體晶粒可包括形成在多個凸塊下金屬(Under Bump Metal，UBM)開口上的多個焊料球。替代地，可利用銅凸塊使半導體晶粒與外部電路電性連接。相鄰於半導體晶粒的連接結構的區域周圍可能產生應力的集中。
本發明實施例的一種半導體晶粒，包括：半導體基底；內連結構，設置在所述半導體基底上且電性連接到所述半導體基 底，所述內連結構包括：堆疊的多個內連層，所述堆疊的多個內連層的每一個包括介電層及嵌置在所述介電層中的內連佈線，其中所述堆疊的多個內連層中的第一內連層的內連佈線更包括：第一通孔，電性連接到所述第一內連層的所述內連佈線；多個第二通孔，連接到所述第一內連層的所述內連佈線，其中所述第一通孔及所述多個第二通孔位在相同的水平高度上；以及導電凸塊，設置在所述內連結構上，其中所述導電凸塊包括基部部分及連接到所述基部部分的突出部分，且所述基部部分位在所述突出部分及所述第一通孔之間。
本發明實施例的一種半導體晶粒，包括：半導體基底；內連結構，設置在所述半導體基底上且電性連接到所述半導體基底，所述內連結構包括：第一內連層，包括第一介電層、嵌置在所述第一介電層中的第一內連佈線、第一通孔及多個第二通孔；以及第二內連層，設置在所述第一內連層下，所述第二內連層包括第二介電層及嵌置在所述第二介電層中的第二內連佈線，其中所述第一通孔設置在所述第一內連佈線及所述第二內連佈線之間，所述第一通孔將所述第一內連佈線電性連接到所述第二內連佈線，且所述多個第二通孔設置在所述第一內連佈線及所述第二內連佈線之間；以及絕緣層及金屬化圖案，設置在所述內連結構上，其中所述金屬化圖案嵌置在所述絕緣層中，其中所述第一介電層是所述內連結構的最頂部層，所述絕緣層設置在所述第一介電層之上，且所述第一介電層的介電常數小於所述絕緣層的介電 常數，其中所述第一通孔及所述多個第二通孔嵌置在所述第一介電層中，且所述第一通孔與所述多個第二通孔間隔開。
本發明實施例的一種半導體晶粒，一種半導體晶粒，包括：半導體基底；內連結構，設置在所述半導體基底上且電性連接到所述半導體基底，所述內連結構包括：第一內連層，包括第一介電層、嵌置在所述第一介電層中的第一內連佈線、導電通孔及至少一個應力釋放通孔；以及第二內連層，設置在所述第一內連層上，所述第二內連層包括第二介電層及嵌置在所述第二介電層中的第二內連佈線，其中所述導電通孔設置在所述第一內連佈線及所述第二內連佈線之間，且所述至少一個應力釋放通孔設置在所述第一內連佈線及所述第二內連佈線之間；以及導電墊，設置在所述內連結構上，其中所述導電墊電性連接到所述導電通孔，其中所述導電通孔及所述至少一個應力釋放通孔嵌置在所述第一介電層中。
10、10A、10B、10C、10D、10E、10F、10H、10I、10J、10K:半導體晶粒
110:基板
120:內連結構
121、122、123、124、125、126:內連層
128:介電層
130:導電層
132:金屬化通孔
134:金屬化圖案
138、160:絕緣層
140:第一鈍化層
150:第二鈍化層
170:導電墊
180:導電凸塊
181:突出部分
182:基部部分
1211、1221、1231、1241、1251、1251B、1251C、1261、1261B、 1261C:導電部分
1212E、1222E、1232E、1242D、1242E、1252、1252A、1252C、1252D、1252E、1262、1262A、1262C、1262D、1262E:周邊部分
L1、L2、L3:長度
M1、M2、M3、M4、M5、M6:內連佈線
O1、O2:開口
V:第三通孔
VD、VD2、VD3、VD4、VD5、VD6、VD’:第二通孔
VR、VR2、VR3、VR4、VR5、VR6:第一通孔
W1、W2、W3:寬度
S1、S2:間隙
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，圖式中的各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據本申請的一些實施例的半導體晶粒的示意性剖視圖。
圖2示出根據本申請的一些其他實施例的半導體晶粒的示意性剖視圖。
圖3示出根據本申請的一些其他實施例的半導體晶粒的示意性剖視圖。
圖4示出根據本申請的一些其他實施例的半導體晶粒的示意性剖視圖。
圖5示出根據本申請的一些其他實施例的半導體晶粒的示意性剖視圖。
圖6示出根據本申請的一些其他實施例的半導體晶粒的示意性剖視圖。
圖7示出根據本申請的一些實施例的半導體晶粒的俯視圖。
圖8示出根據本申請的一些其他實施例的半導體晶粒的俯視圖。
圖9示出根據本申請的一些其他實施例的半導體晶粒的俯視圖。
圖10示出根據本申請的一些其他實施例的半導體晶粒的俯視圖。
圖11示出根據本申請的一些其他實施例的半導體晶粒的俯視圖。
圖12示出根據本申請的一些其他實施例的半導體晶粒的俯視圖。
以下揭露內容提供用於實施本發明實施例的不同特徵的諸多不同實施例或實例。以下闡述部件及排列的具體實例以簡化本申請。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵上方或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本申請可能在各種實例中重複使用參考編號及/或字母。在全篇說明中，除非另有說明，不同圖示的相同參考編號指的是使用相同或相似的材料通過相同或相似的方法所形成的相同或相似的元件。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。除圖中所繪示的取向之外，所述空間相對性用語還旨在囊括器件在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性闡述語可同樣相應地進行解釋。
在本文中論述的實施例可在特定的上下文(即，半導體晶粒的內連結構)中論述。然而，本揭露也可應用於各種的半導體器件。
圖1示出根據本申請的一些實施例的半導體晶粒的示意性剖視圖。參照圖1，提供包括基底110、內連結構120、頂部導電層130、導電墊170和導電凸塊180的半導體晶粒10。半導體晶粒10可用於積體基底上系統(System on Integrated Substrate，SoIS)封裝、系統晶片(System-on-Chip，SoC)封裝、疊層封裝(Package-on-Package，PoP)、晶圓上晶片(Chip-on-Wafer，CoW)封裝或基底上晶圓上晶片(Chip-on-Wafer-on-Substrate，CoWoS)封裝，但不限於此。
在一些實施例中，基底110可被稱為半導體基底110。半導體基底110是摻雜矽基底、未摻雜的矽基底或絕緣層上矽(Silicon-on-Insulator，SOI)基底的主動層。在一些其他實施例中，基底110是玻璃基底、陶瓷基底、高分子基底或可提供合適的保護和/或內連功能的任何其他基底。根據本申請的一個實施例，半導體基底110是包括多種電路(未示出)的矽基底。在半導體基底110上形成的電路可以是適合於特定應用的任何類型的電路。
在一些實施例中，電路包括各種n型金屬氧化物半導體(NMOS)和/或p型金屬氧化物半導體(PMOS)元件，例如電晶體、電容器、電阻器、二極體、光電二極體、保險絲和類似者。電路可互連以執行一種或多種功能。所述功能可包括記憶體結構、處理結構、感測器、放大器、功率分配、輸入/輸出電路或類似者。本領域具有通常知識者將理解，提供上述實施例僅用於說 明性目的，以進一步解釋本揭露的應用，並不旨在以任何方式限制本揭露。
內連結構120設置在半導體基底110上且電性連接到半導體基底110。內連結構120是介電層和內連佈線交疊的堆疊結構。從另一個角度來看，內連結構120由堆疊的內連層121、內連層122、內連層123、內連層124、內連層125、內連層126組成。舉例來說，內連結構120包括內連層121、內連層122、內連層123、內連層124、內連層125和內連層126。內連層121在Z軸上設置在半導體基底110上。內連層122在Z軸上設置在內連層121上。內連層123、內連層124、內連層125和內連層126隨後在Z軸上依續相互堆疊，但不限於此。在一些實施例中，Z軸是基底110的法線方向。此外，X軸和Y軸垂直於Z軸，且X軸垂直於Y軸。應注意的是，在圖1中，內連結構120示出為六個內連層的堆疊內連結構，然而內連層堆疊的數量不限於此。在一些其他實施例中，內連結構120中的內連層的數目為二、三、四、五、七、八、十、二十或更多或其他合適的數目。本領域具有通常知識者將理解，提供上述實施例僅用於說明性目的，以進一步解釋本揭露的應用，並不旨在以任何方式限製本揭露。在一些其他實施例中，內連結構120中的內連層的數目為一層，但不限於此。
堆疊內連層中的每一個包括介電層和嵌置在介電層中的內連佈線。舉例來說，內連層121包括介電層128和內連佈線M1。內連佈線M1嵌置在介電層128中。在一些實施例中，介電 層128的材料是低介電常數介電材料，例如氧化矽、碳摻雜氧化物或其他合適的材料。在一些其他實施例中，介電層128的材料為極低介電常數(Extreme Low-k，ELK)材料，例如多孔碳摻雜二氧化矽或其他合適的材料，但不限於此。根據本申請的一個實施例，極低介電常數材料的介電常數在介於2.0至3.0之間。介電層128可通過旋塗、印刷、物理氣相沉積(Physical Vapor Deposition，PVD)、化學氣相沉積(Chemical Vapor Deposition，CVD)或電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)形成，但不限於此。
內連佈線M1形成在介電層128之上，且可嵌置在介電層128中。內連佈線M1可包括金屬電路和金屬焊盤。內連佈線M1的材料可包括銅、銅合金、鋁、鋁合金、鉬、鉭、鈮、鉿、鎳、鉻、鈷、鋯、鎢、其他合適的金屬、或合金或上述金屬的組合，但不限於此。內連佈線M1可通過沉積、鑲嵌或其他合適的方法形成，但不限於此。
在一些實施例中，內連層122的介電層設置在內連佈線M1上，內連佈線M2設置在內連層122的介電層上。換句話說，介電層128和對應的內連佈線M1、內連佈線M2、內連佈線M3、內連佈線M4、內連佈線M5、內連佈線M6彼此交替堆疊，內連層121、內連層122、內連層123、內連層124、內連層125、內連層126中的每一個的介電層128用來隔開內連佈線M1、內連佈線M2、內連佈線M3、內連佈線M4、內連佈線M5、內連佈線M6。 因此，內連層121、內連層122、內連層123、內連層124、內連層125、內連層126的多層堆疊可被配置成內連結構120。在一些實施例中，內連佈線M1、內連佈線M2、內連佈線M3、內連佈線M4、內連佈線M5、內連佈線M6用於連接半導體基底110中的電路，以形成功能電路並進一步提供外部的電性連接，但不限於此。
內連層121、內連層122、內連層123、內連層124、內連層125、內連層126中的每一個可包括用於內連內連層121、內連層122、內連層123、內連層124、內連層125、內連層126以及形成連接基底110中的電路的電性路徑的導電通孔。舉例來說，最底部的內連層121包括嵌置在介電層128中的第三通孔V。第三通孔V電性連接到內連佈線M1。第三通孔V可電性連接到基底110中的電路。第三通孔V的材料可包括銅、銅合金、鋁、鋁合金、鉬、鉭、鈮、鉿、鎳、鉻、鈷、鋯、鎢、其他合適的金屬、或合金或上述金屬的組合，但不限於此。第三通孔V可通過電鍍、沉積、鑲嵌或其他合適的方法形成，但不限於此。
類似地，內連層122、內連層123、內連層124、內連層125可各自包括第三通孔V。第三通孔V可沿Z軸對齊並相互重疊。第三通孔V中的每一個對應地將內連佈線M2、內連佈線M3、內連佈線M4、內連佈線M5電性連接到內連佈線M1。
在一些實施例中，內連結構120的最頂部的內連層126(可被稱為第一內連層)設置在內連層125(可被稱為第二內連層)之上。最頂部的內連層126還包括通孔。這些通孔可用於電路的 重分佈，但不限於此。這些通孔包括用於電子信號傳導的第一通孔VR。換句話說，第一通孔VR可被稱為傳導通孔。在內連層126中，第一通孔VR連接到內連佈線M6(可被稱為第一內連佈線)。第一通孔VR設置在內連佈線M6和內連佈線M5(可被稱為第二內連佈線)之間。第一通孔VR與內連佈線M6和內連佈線M5電性連接。在上述配置中，第一通孔VR可將內連層126連接到內連層125，並與第三通孔V一起形成電性路徑。在一些實施例中，第三通孔V沿Z軸與第一通孔VR重疊，但不限於此。在上述配置中，第一通孔VR與第三通孔V可沿Z軸形成實質上為直線的電性路徑，但不限於此。
最頂部的內連層126(即，第一內連層)的通孔還可包括彼此間隔開的第二通孔VD。第二通孔VD連接到內連層126的內連佈線M6。在一些實施例中，第二通孔VD連接到內連層125(即，第二內連層)的內連佈線M5，但不限於此。舉例來說，第二通孔VD可不設置在內連佈線M5之上且不與其相連。如圖1所示，第二通孔VD設置在內連佈線M6和內連佈線M5之間。
第二通孔VD設置在與第一通孔VR實質上相似的水平面上，即，第一通孔VR和第二通孔VD位在同一水平高度上。第二通孔VD可圍繞第一通孔VR，但不限於此。在一些實施例中，第二通孔VD嵌置在最頂部的內連層126的介電層128中。第二通孔VD可沿X軸和Y軸設置，但不限於此。第一通孔VR與第二通孔VD間隔開，且第一通孔VR可通過介電層128與第二通孔 VD隔開。在一些實施例中，第二通孔VD與第一通孔VR電性絕緣。在一些其他實施例中，第二通孔VD不用於傳導電子信號。因此，第二通孔VD可被稱為虛設(dummy)通孔、浮置(floating)通孔或應力釋放通孔。視使用者的設計或需求而定，第二通孔VD可具有電子特性並作為電性路徑的一部分，或可不用於半導體晶粒10的電路操作，但不限於此。
在一些實施例中，第一通孔VR和第二通孔VD的材料可以相同或不同。舉例來說，材料可包括銅、銅合金、鋁、鋁合金、鉬、鉭、鈮、鉿、鎳、鉻、鈷、鋯、鎢、其他合適的金屬、或合金或上述金屬的組合，但不限於此。
在一些實施例中，內連層126(即，最頂部的內連層126，也被稱為第一內連層)中的內連佈線M6包括導電部分1261和周邊部分1262。根據本申請的一個實施例，導電部分1261可被稱為第一導電部分1261且周邊部分1262可被稱為第一周邊部分1262。導電部分1261可以是可電性連接到第一通孔VR的金屬跡線或金屬焊盤。因此，導電部分1261可作為連接到第三通孔V和半導體基底110中的電路的電性路徑的一部分。在一些實施例中，導電部分1261嵌置在內連層126的頂表面中。導電部分1261可與內連層126的頂表面共平面，但不限於此。
周邊部分1262可以是可電性連接到第二通孔VD的金屬跡線或金屬焊盤。在一些實施例中，周邊部分1262嵌置在內連層126的頂表面中。周邊部分1262可與內連層126的頂表面共平 面，但不限於此。請參考圖1，周邊部分1262可與導電部分1261實體地隔開。也就是說，導電部分1261與周邊部分1262是電性絕緣的。在上述配置中，周邊部分1262與第一通孔VR和第三通孔V電性絕緣，第一通孔VR和第三通孔V可形成連接到半導體基底110中的電路的電性路徑。此外，連接到周邊部分1262的第二通孔VD與導電部分1261電性絕緣，因此第二通孔VD和周邊部分1262不會影響半導體晶粒10的電性性能。
在一些實施例中，周邊部分1262中的每一個彼此間隔開。第二通孔VD中的每一個對應連接到周邊部分1262中的一個，但不限於此。在一些其他實施例中，數個第二通孔VD連接到同一個周邊部分1262。
在一些實施例中，內連層125(即，最頂部的內連層126下的內連層125，也被稱為第二內連層)中的內連佈線M5包括導電部分1251和周邊部分1252。根據本申請的一個實施例，導電部分1251可被稱為第二導電部分1251且周邊部分1252可被稱為第二周邊部分1252。導電部分1251可以是可電性連接到導電部分1251上方的第一通孔VR以及導電部分1251下方的第三通孔V的金屬跡線或金屬焊盤。因此，導電部分1251可作為連接到第三通孔V和半導體基底110中的電路的電性路徑的一部分。
周邊部分1252可以是可電性連接到周邊部分1252上方的第二通孔VD的金屬跡線或金屬焊盤。周邊部分1252可與導電部分1251實體地隔開。也就是說，導電部分1251與周邊部分1252 是電性絕緣的。在上述配置中，周邊部分1262通過第二通孔VD與周邊部分1252相連，並與電性路徑的導電部分1261、導電部分1251和第一通孔VR電性絕緣。因此，第二通孔VD、周邊部分1262和周邊部分1252可不影響半導體晶粒10的電性性能。
值得注意的是，第二通孔VD可用來為第一通孔VR提供支撐以及減少或釋放應力。也就是說，第二通孔VD可作為應力釋放通孔。因此，可降低第一通孔VR、最頂部的內連層126的介電層128、導電部分1251和導電部分1261的開裂風險。從而可提升半導體晶粒10的性能。
在一些實施例中，半導體晶粒10還包括設置在內連結構120上的頂部導電層130。舉例來說，頂部導電層130設置在最頂部的內連層126上。頂部導電層130包括絕緣層138和金屬化圖案134。金屬化圖案134嵌置在絕緣層138中，且金屬化圖案134可與絕緣層138的頂表面實質上共平面，但不限於此。金屬化圖案134可以是金屬跡線或金屬焊盤。金屬化圖案134的材料可包括銅、銅合金、鋁、鋁合金、鉬、鉭、鈮、鉿、鎳、鉻、鈷、鋯、鎢、其他合適的金屬，或合金或上述金屬的組合，但不限於此。絕緣層138的材料可以是無機材料，例如未摻雜的矽酸鹽玻璃、氮化矽、氧化矽、氮氧化矽或其他合適的材料。替代地，絕緣層138的材料可為低介電常數介電材料，或極低介電常數材料，但不限於此。
在一些實施例中，絕緣層138的介電常數可與介電層 128的介電常數相同或不同。根據本申請的一個實施例，內連層126的介電層128的介電常數小於絕緣層138的介電常數。
半導體晶粒10的頂部導電層130還包括金屬化通孔132。金屬化通孔132與內連結構120電性連接。舉例來說，金屬化通孔132嵌置在絕緣層138中。金屬化通孔132設置在內連層126的內連佈線M6的導電部分1261之上。金屬化通孔132設置在導電部分1261和金屬化圖案134之間。從而，金屬化通孔132可將內連結構120的導電部分1261電性連接到導電層130的金屬化圖案134。也就是說，金屬化通孔132和金屬化圖案134可以是連接到半導體基底110中的電路的電性路徑的一部分。
在一些實施例中，金屬化通孔132的材料包括銅、銅合金、鋁、鋁合金、鉬、鉭、鈮、鉿、鎳、鉻、鈷、鋯、鎢、其他合適的金屬、或合金或上述金屬的組合，但不限於此。
在一些實施例中，半導體晶粒10還包括可選地設置在內連結構120上的頂部導電層130之上的第一鈍化層140，但不限於此。第一鈍化層140的材料可以是氮化矽、氧化矽、氮氧化矽或其他合適的材料，但不限於此。
導電墊170設置在第一鈍化層140上。在一些實施例中，導電墊170設置在內連結構120和導電凸塊180之間。在一些實施例中，導電墊170設置在內連結構120上的頂部導電層130的絕緣層138之上。替代地，頂部導電層130的金屬化圖案134和絕緣層138位在內連結構120和導電墊170之間。導電墊170 與金屬化圖案134電性連接。在一些實施例中，導電墊170直接設置在金屬化圖案134上。
半導體晶粒10還包括第二鈍化層150及絕緣層160。第二鈍化層150設置在第一鈍化層140上。在一些實施例中，第二鈍化層150部分地設置在導電墊170上。第二鈍化層150的材料可與第一鈍化層140的材料實質上相同，但不限於此。
絕緣層160設置在第二鈍化層150上，且部分地設置在導電墊170上。絕緣層160的材料可包括聚酰亞胺，但不限於此。在另一實施例中，絕緣層160包括諸如HD4104的光可定義(photo-definable)聚酰亞胺材料，但不限於此。
導電墊170嵌置在第二鈍化層150和絕緣層160中。舉例來說，第二鈍化層150和絕緣層160部分地覆蓋接合墊(導電墊)170。在上述配置中，第二鈍化層150和絕緣層160可以密封接合墊(導電墊)170的邊緣，從而防止接合墊(導電墊)170的邊緣被腐蝕以提升電穩定性。
第二鈍化層150具有開口O1。絕緣層160具有開口O2。開口O1與開口O2交疊。在Z軸上，開口O2的外邊緣在開口O1的外邊緣內。導電墊170的頂表面被開口O1和開口O2暴露。在一些實施例中，開口O2用於界定暴露出導電墊170的區域。
在一些實施例中，導電墊170在半導體基底110上的正交投影的區域大於頂部金屬化通孔132在半導體基底110上的正交投影的區域。半導體基底110上的正交投影被定義為沿Z軸在 半導體基底110上的投影。金屬化通孔132在半導體基底110上的正交投影的區域大於第一通孔VR在半導體基底110上的正交投影，但不限於此。
半導體晶粒10還包括導電凸塊180。導電凸塊180設置在內連結構120上的導電墊170上。導電凸塊180用於將半導體晶粒10連接到其他電子元件(未示出)。導電凸塊180包括受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊，或用於提供與其他電子元件的外部連接的其他合適的端子。依據設計需求，可使用其他可能的形式和形狀的導電凸塊180。
導電凸塊180設置在第二鈍化層150和絕緣層160之上。導電凸塊180包括基部部分182和突出部分181。導電凸塊180與開口O1和開口O2重疊。導電凸塊180的基部部分182設置在開口O1和開口O2中。突出部分181部分地設置在絕緣層160之上。突出部分181連接到基部部分182。基部部分182位在突出部分181和第一通孔VR之間。導電凸塊180的基部部分182與導電墊170電性連接。
值得注意的是，導電凸塊180的基部部分182和金屬化通孔132在開口O2界定的區域中在Z軸上是重疊的。替代地，第一通孔VR在半導體基底110上的正交投影位在導電凸塊180在半導體基底110上的正交投影、導電墊170在半導體基底110上的正交投影、金屬化圖案134在半導體基底110上的正交投影及金屬化通孔132在半導體基底110上的正交投影中。此外，第一通 孔VR在半導體基底110上的正交投影與第三通孔V在基底110上的正交投影重疊。因此，第一通孔VR和第三通孔V可能承受來自導電凸塊180、導電墊170、金屬化圖案134和金屬化通孔132的集中在開口O2界定的區域周圍的應力。
然而，在本申請的一個實施例中，第二通孔VD(即，應力釋放通孔)在開口O2中的基部部分182之下與第一通孔VR相鄰設置。具體來說，第一通孔VR和第二通孔VD在半導體基底110上的正交投影位在基部部分182和開口O2在半導體基底110上的正交投影中。在上述配置下，第一通孔VR和第二通孔VD在半導體基底110上的正交投影位在導電凸塊180和導電墊170在半導體基底110上的正交投影中(即，導電凸塊180和導電墊170與第一通孔VR和第二通孔VD重疊)，因此，第二通孔VD用來支撐第一通孔VR。換句話說，應力從第一通孔VR分散並釋放到第二通孔VD。作用在第一通孔VR以及第一通孔VR下的第三通孔V上的應力從而減小。因此，降低了第一通孔VR、最頂部的介電層128、導電部分1251、導電部分1261和第三通孔V的開裂風險，並提升半導體晶粒10的結構性能和電性性能。
圖2示出根據本申請的一些其他實施例的半導體晶粒的示意性剖視圖。在一些實施例中，圖2的半導體晶粒10A類似於圖1中所示的半導體晶粒10，不同之處在於數個第二通孔VD連接到內連佈線M6且彼此連接。具體來說，內連佈線M6包括導電部分1261和周邊部分1262。周邊部分1262中的每一個可連接數 個第二通孔VD，從而將數個第二通孔VD連接在一起。在一些實施例中，內連佈線M5包括導電部分1251和周邊部分1252。數個第二通孔VD位在周邊部分1262和對應的周邊部分1252之間。第二通孔VD將周邊部分1262連接到周邊部分1252。第二通孔VD、周邊部分1252和周邊部分1262可分別與第一通孔VR、導電部分1251和導電部分1261電性絕緣，但不限於此。在一些其他實施例中，第二通孔VD用於傳導類似於第一通孔VR的電子信號。依據設計需求可使用其他可能的圖案和連接的第二通孔VD、周邊部分1252和周邊部分1262。
圖3示出根據本申請的一些其他實施例的半導體晶粒的示意性剖視圖。在一些實施例中，圖3中的半導體晶粒10B類似於圖1中所示的半導體晶粒10，不同之處在於第一通孔VR與第二通孔VD電性連接。具體來說，內連佈線M6包括導電部分1261B。內連佈線M5包括導電部分1251B。第一通孔VR電性連接到導電部分1261B和導電部分1251B。第二通孔VD電性連接到導電部分1261B和導電部分1251B。因此，第一通孔VR和第二通孔VD彼此電性連接，且第二通孔VD可和第一通孔VR一樣用來傳導電子信號。因此，第二通孔VD可用來支撐第一通孔VR、釋放第一通孔VR上的應力，還可具有電子特性。半導體晶粒10B的結構性能和電性性能從而進一步得到提升。
根據開口O2的俯視圖，第一通孔VR和第二通孔VD被排列成陣列。通孔的陣列被排列成5×5的網格，但不限於此。 在一些實施例中，第一通孔VR和第二通孔VD設置在開口O2的邊緣內，但不限於此。根據上述配置，第二通孔VD可釋放第一通孔VR上的應力。從而進一步提升半導體晶粒10B的結構性能和電性性能。
圖4示出根據本申請的一些其他實施例的半導體晶粒的示意性剖視圖。在一些實施例中，圖4的半導體晶粒10C類似於圖1中所示的半導體晶粒10，不同之處在於第一通孔VR與第二通孔VD’電性連接。具體來說，內連佈線M6包括導電部分1261C和周邊部分1262C。周邊部分1262C設置在導電部分1261C的兩端。內連佈線M5包括導電部分1251C和周邊部分1252C。周邊部分1252C設置在導電部分1251C的兩端。
第一通孔VR和數個第二通孔VD’電性連接到導電部分1261C和導電部分1251C。也就是說，第一通孔VR與相鄰的第二通孔VD’電性連接。其他第二通孔VD與周邊部分1262C和周邊部分1252C電性連接。在上述配置下，第一通孔VR及其相鄰的第二通孔VD’用於支撐和導電。第一通孔VR周圍的第二通孔VD及與第二通孔VD相鄰的靠近中心的第二通孔VD’用於支撐和應力釋放。因此，進一步改善半導體晶粒10C的結構性能和電性性能的平衡。
圖5示出根據本申請的一些其他實施例的半導體晶粒的示意性剖視圖。在一些實施例中，圖5的半導體晶粒10D類似於圖1中所示的半導體晶粒10，不同之處在於多個第二通孔VD5、 第二通孔VD6設置在不同的水平面或不同的水平高度上。此外，不同水平面上的第二通孔VD5及第二通孔VD6彼此連接。具體來說，內連佈線M6包括導電部分1261和位在導電部分1261兩端的周邊部分1262D。周邊部分1262D與導電部分1261電性絕緣。類似地，內連佈線M5包括導電部分1251和位在導電部分1251兩端的周邊部分1252D。內連佈線M4包括導電部分1241和位在導電部分1241兩端的周邊部分1242D。在Z軸上，導電部分1261與導電部分1251重疊，且導電部分1251與導電部分1241重疊。在Z軸上，周邊部分1262D與周邊部分1252D重疊，且周邊部分1252D與周邊部分1242D重疊。
在一些實施例中，第一通孔VR6連接到導電部分1261和導電部分1251。第二通孔VD6圍繞第一通孔VR6設置，且多個第二通孔VD6連接周邊部分1262D與周邊部分1252D。也就是說，連接到同一個周邊部分1262D的第二通孔VD6是彼此連接的。在一些實施例中，第一通孔VR6位在彼此重疊的導電部分1261和導電部分1251之間。第二通孔VD6設置在彼此重疊的周邊部分1262D和周邊部分1252D之間。因此，第一通孔VR6和第二通孔VD6實質上位在相同的水平高度上。
第一通孔VR5連接到導電部分1251和導電部分1241。第二通孔VD5圍繞第一通孔VR5設置，且多個第二通孔VD5連接周邊部分1252D和周邊部分1242D。也就是說，連接到同一個周邊部分1252D的第二通孔VD5是彼此連接的。在一些實施例 中，第一通孔VR5設置在彼此重疊的導電部分1251和導電部分1241之間。第二通孔VD5設置在彼此重疊的周邊部分1252D和周邊部分1242D之間。因此，第一通孔VR5和第二通孔VD5實質上位在相同的水平高度上。
在上述配置下，半導體晶粒10D包括具有重疊的第一通孔VR5、第一通孔VR6以及重疊的第二通孔VD5、第二通孔VD6的至少兩個內連層。舉例來說，第一通孔VR6設置在第一通孔VR5之上。第二通孔VD6設置在第二通孔VD5之上。第二通孔VD6和第二通孔VD5位在不同的水平高度。因此，第二通孔VD5、第二通孔VD6的多層用於支撐第一通孔VR5、第一通孔VR6並釋放第一通孔VR5、第一通孔VR6的應力。從而進一步提升半導體晶粒10D的結構性能和電性性能。
圖6示出根據本申請的一些其他實施例的半導體晶粒的示意性剖視圖。在一些實施例中，圖6的半導體晶粒10E類似於圖5中所示的半導體晶粒10D，不同之處在於至少五層的位在不同的水平高度上的第二通孔被堆疊。具體來說，內連佈線M6包括導電部分1261和位在導電部分1261兩端的周邊部分1262E。周邊部分1262E與導電部分1261電性絕緣。類似地，內連佈線M5包括導電部分1251和位在導電部分1251兩端的周邊部分1252E。內連佈線M4包括導電部分1241和位在導電部分1241兩端的周邊部分1242E。內連佈線M3包括導電部分1231和位在導電部分1231兩端的周邊部分1232E。內連佈線M2包括導電部分1221和位在 導電部分1221兩端的周邊部分1222E。內連佈線M1包括導電部分1211和位在導電部分1211兩端的周邊部分1212E。在Z軸上，導電部分1261與導電部分1251、導電部分1241、導電部分1231、導電部分1221和導電部分1211重疊。在Z軸上，周邊部分1262E與周邊部分1252E、周邊部分1242E、周邊部分1232E、周邊部分1222E和周邊部分1212E重疊。
導電部分1261、第一通孔VR6、導電部分1251、第一通孔VR5、導電部分1241、第一通孔VR4、導電部分1231、第一通孔VR3、導電部分1221、第一通孔VR2、導電部分1211、第三通孔V在Z軸上從上到下依序堆疊並形成電性路徑。
周邊部分1262E、第二通孔VD6、周邊部分1252E、第二通孔VD5、周邊部分1242E、第二通孔VD4、周邊部分1232E、第二通孔VD3、周邊部分1222E、第二通孔VD2、周邊部分1212E在Z軸上從上到下依序堆疊。第二通孔VD2、第二通孔VD3、第二通孔VD4、第二通孔VD5、第二通孔VD6彼此相互重疊，但不以此為限。
在上述配置下，半導體晶粒10E包括重疊的第一通孔VR2、第一通孔VR3、第一通孔VR4、第一通孔VR5、第一通孔VR6以及重疊的第二通孔VD2、第二通孔VD3、第二通孔VD4、第二通孔VD5、第二通孔VD6的至少五個內連層。因此，第二通孔VD2、第二通孔VD3、第二通孔VD4、第二通孔VD5、第二通孔VD6的多層用來支撐第一通孔VR2、第一通孔VR3、第一通孔 VR4、第一通孔VR5、第一通孔VR6並釋放第一通孔VR2、第一通孔VR3、第一通孔VR4、第一通孔VR5、第一通孔VR6的應力。從而進一步提升半導體晶粒10E的結構性能和電性性能。
圖7示出根據本申請的一些實施例的半導體晶粒的俯視圖。在一些實施例中，圖7的半導體晶粒10F類似於圖1中所示的半導體晶粒10，不同之處在於圖7中示出第一通孔VR和第二通孔VD的俯視圖。請參考圖1和圖7，特別是設置在絕緣層160的開口O2下的區域中的第一通孔VR和第二通孔VD。在上述配置下，第二通孔VD用來支撐第一通孔VR，並釋放導電凸塊180、導電墊170及金屬化通孔132作用在第一通孔VR上的應力。
在一些實施例中，第一通孔VR和第二通孔VD所設置的區域位在同一水平高度上，所述區域位在開口O2下的內連佈線M5的平面上，但不限於此。所述區域可由長度L1和寬度W1界定。長度L1沿Y軸延伸且寬度W1沿X軸延伸。在一些實施例中，長度L1和寬度W1可實質上相同。也就是說，所述區域為方形，但不限於此。在一些實施例中，區域為矩形、鑽石形、三角形或圓形。
當從Z軸看時，由長度L1和寬度W1界定的區域位在開口O2中。也就是說，由長度L1和寬度W1界定的區域在Z軸上小於或等於開口O2的區域，但不限於此。
在由長度L1和寬度W1界定的區域中，第一通孔VR設置在中心，第二通孔VD被排列或設置成圍繞在第一通孔VR周 圍。舉例來說，第二通孔VD依照X軸和Y軸被排列成行及列。在一些實施例中，五個行的第二通孔VD及五個列的第二通孔VD設置為陣列，且被四個相鄰的第二通孔VD包圍的第一通孔VR位在中間。在一些實施例中，二十四個第二通孔VD設置在所述區域，但第二通孔VD的數目不限於此。
第二通孔VD中的每一個可由長度L2和寬度W2界定。長度L2沿Y軸延伸，寬度W2沿X軸延伸。第一通孔VR可由長度L3和寬度W3界定。長度L3沿Y軸延伸，寬度W3沿X軸延伸。第二通孔VD中的每一個的區域可實質上類似於第一通孔VR的區域。舉例來說，第一通孔VR的長度L3與第二通孔VD的長度L2實質上相同。長度L2或長度L3在介於0.09微米至0.106微米的範圍內，但不限於此。第一通孔VR的寬度W3與第二通孔VD的寬度W2實質上相同。寬度W2或寬度W3在介於0.09微米至0.106微米的範圍內，但不限於此。
兩個相鄰的第二通孔VR在Y軸上以一個間隙S1隔開，在X軸上以一個間隙S2隔開。在一些實施例中，第一通孔VR和第二通孔VD在Y軸上以間隙S1隔開，在X軸上以間隙S2隔開，但不限於此。間隙S1和間隙S2可實質上相同。舉例來說，間隙S1或間隙S2在介於0.18微米至0.334微米的範圍內，但不限於此。
在本申請的一個實施例中，長度L1對應於第二通孔VD的數目以及第二通孔VD之間的間隙S1的數目。寬度W1對應於 第二通孔VD的數目以及第二通孔VD之間的間隙S2的數目。舉例來說，長度L1可大於一列中第二通孔VD的數目與長度L2和間隙S1之和的乘積。根據本申請的一個實施例，長度L1大於長度L2和間隙S1之和的至少五倍，但不限於此。替代地，長度L1的範圍介於1.43微米至2.12微米，但不限於此。
寬度W1可大於一排中第二通孔VD的數目與寬度W2和間隙S2之和的乘積。根據本申請的一個實施例，寬度W1大於寬度W2和空間S2之和的至少五倍，但不限於此。或者，寬度W1的範圍為1.43微米至2.12微米，但不限於此。應注意的是，第二通孔VD的數目不限於圖7所示的數目。依據設計需求可使用其他可能的形式和圖案的第一通孔VR和第二通孔VD。
在上述配置下，半導體晶粒10和半導體晶粒10F可利用第二通孔VD來支撐開口O2下的區域中的第一通孔VR，其中導電凸塊180、接合墊(導電墊)170和頂部金屬化通孔132的應力集中於所述區域。因此，作用在第一通孔VR上的應力被第二通孔VD釋放，從而降低了應力並提升半導體晶粒10、半導體晶粒10F的結構性能和電性性能。
圖8示出根據本申請的一些其他實施例的半導體晶粒的俯視圖。在一些實施例中，圖8的半導體晶粒10G類似於圖7中所示的半導體晶粒10F，不同之處在於第二通孔VD、第二通孔VD’和第一通孔VR以十字形排列。具體來說，一列的第二通孔VD、第二通孔VD’及一行的第二通孔VD、第二通孔VD’被排列 成圍繞第一通孔VR。四個第二通孔VD’相鄰並包圍第一通孔VR。第二通孔VD’在Y軸上以間隙S1與第一通孔VR間隔開，且在X軸上以間隙S2與第一通孔VR間隔開。第二通孔VD比第二通孔VD’距離第一通孔VR更遠。第二通孔VD、第二通孔VD’和第一通孔VR形成以第一通孔VR為中心的行和列，但不限於此。
圖9示出根據本申請的一些和其他實施例的半導體晶粒的俯視圖。在一些實施例中，圖9的半導體晶粒10H類似於圖7中所示的半導體晶粒10F，不同之處在於第二通孔VD設置在第一通孔VR和第二通孔VD所設置在區域的四個隅角處。四個第二通孔VD對角地圍繞第一通孔VR設置，但不限於此。
圖10示出根據本申請的一些其他實施例的半導體晶粒的俯視圖。在一些實施例中，圖10的半導體晶粒10I類似於圖7中所示的半導體晶粒10F，不同之處在於與第一通孔VR相鄰設置的第二通孔VD’的內環以第一通孔VR為中心並圍繞第一通孔VR。第二通孔VD’的內環是由八個第二通孔VD’環繞第一通孔VR組成。
第二通孔VD的外環以第二通孔VD’的內環為中心並圍繞第二通孔VD’的內環。第二通孔VD’的內環位在第二通孔VD的外環和第一通孔VR之間，但不限於此。第二通孔VD的外環由八個第二通孔VD組成，其中三個第二通孔VD平均設置在區域的四個邊中的每一個上，但不限於此。
圖11示出根據本申請的一些其他實施例的半導體晶粒 的俯視圖。在一些實施例中，圖11的半導體晶粒10J類似於圖7中所示的半導體晶粒10F，不同之處在於第二通孔VD的外環以第一通孔VR為中心並圍繞第一通孔VR。第二通孔VD在Y軸上以間隙S1彼此間隔開且在X軸上以間隙S2彼此間隔開。第二通孔VD可設置在區域的四個隅角處。第二通孔VD的外環可以是在兩個側邊上沿Y軸設置兩個列的第二通孔VD以及在另外兩個側邊沿X軸設置兩個行的第二通孔VD的方型環，但不限於此。
圖12示出根據本申請的一些其他實施例的半導體晶粒的俯視圖。在一些實施例中，圖12的半導體晶粒10K類似於圖7中所示的半導體晶粒10F，不同之處在於第二通孔VD被設置成沿X軸延伸的三個列。第二通孔VD的三個列在Y軸上從區域的頂部到底部排列。第二通孔VD的中間列位在第二通孔VD的頂列和第二通孔的底列之間。第二通孔VD的中間列包括第一通孔VR。舉例來說，兩個第二通孔VD位在第一通孔VR的左側以及兩個第二通孔VD位在第一通孔VR的右側，但不限於此。
在上述實施例中，由於導電凸塊、導電墊和金屬化通孔的應力集中在鈍化層的開口的周圍及下方，開口下的第一通孔和第三通孔受導電凸塊、導電墊和金屬化通孔的應力作用。半導體晶粒在開口和導電凸塊下方的同一水平高度上提供與第一通孔相鄰設置的第二通孔，以便為第一通孔提供支撐。因此，作用在第一通孔和第三通孔上的應力被第二通孔釋放，從而減少了第一通孔上的應力。因此，降低了第一通孔、介電層、金屬化圖案的導 電部分和第三通孔的開裂的風險。提升半導體晶粒的結構性能和電性性能。
根據本申請的一些實施例，半導體晶粒包括半導體基底、內連結構以及導電凸塊。所述內連結構設置在所述半導體基底上且電性連接到所述半導體基底。所述內連結構包括堆疊的多個內連層。所述堆疊的多個內連層的每一個包括介電層及嵌置在所述介電層中的內連佈線。所述堆疊的多個內連層中的第一內連層的內連佈線更包括第一通孔及多個第二通孔。所述第一通孔電性連接到所述第一內連層的所述內連佈線。所述多個第二通孔連接到所述第一內連層的所述內連佈線。所述第一通孔及所述多個第二通孔位在相同的水平高度上。所述導電凸塊設置在所述內連結構上。所述導電凸塊包括基部部分及連接到所述基部部分的突出部分。所述基部部分位在所述突出部分及所述第一通孔之間。
本發明實施例的一種半導體晶粒，其中所述內連結構更包括：第二內連層，位在所述堆疊的多個內連層中，其中所述第二內連層設置在所述第一內連層下，且所述第二內連層包括：第二介電層；第二內連佈線；以及第三通孔，電性連接到所述第二內連佈線，其中所述第三通孔與所述第一通孔重疊。
本發明實施例的一種半導體晶粒，其中所述介電層具有介於2.0至3.0之間的介電常數。
本發明實施例的一種半導體晶粒，更包括絕緣層及嵌置在所述絕緣層中的金屬化圖案，其中所述金屬化圖案設置在所述 內連結構及所述導電凸塊之間。
本發明實施例的一種半導體晶粒，更包括金屬化通孔，所述金屬化通孔將所述內連結構電性連接到所述金屬化圖案。
本發明實施例的一種半導體晶粒，其中所述第一通孔設置在所述金屬化通孔下。
本發明實施例的一種半導體晶粒，其中所述第一內連層的所述內連佈線包括第一導電部分及與所述第一導電部分電性絕緣的第一周邊部分，所述第一導電部分連接到所述第一通孔，且所述第一周邊部分連接到所述多個第二通孔的至少一個。
本發明實施例的一種半導體晶粒，其中所述第二內連層的所述內連佈線包括第二導電部分及與所述第二導電部分電性絕緣的第二周邊部分，所述第二導電部分連接到所述第一通孔及所述第三通孔，且所述第二周邊部分連接到所述多個第二通孔的至少一個。
本發明實施例的一種半導體晶粒，更包括設置在所述內連結構及所述導電凸塊之間的導電墊，其中所述導電墊電性連接到所述內連結構及所述導電凸塊。
本發明實施例的一種半導體晶粒，更包括第一鈍化層及第二鈍化層，所述第一鈍化層設置在所述內連結構上，所述第二鈍化層設置在所述第一鈍化層上，且所述導電墊被所述第二鈍化層覆蓋。
本發明實施例的一種半導體晶粒，更包括另一絕緣層， 其中所述導電凸塊的所述突出部分設置在所述另一絕緣層之上，所述導電凸塊的所述基部部分嵌置在所述另一絕緣層中，且所述基部部分電性連接到所述導電墊。
根據本申請的一些實施例，半導體晶粒包括半導體基底、設置在所述半導體基底上且電性連接到所述半導體基底的內連結構、絕緣層以及金屬化圖案。所述內連結構包括第一內連層及第二內連層。所述第一內連層包括第一介電層、嵌置在所述第一介電層中的第一內連佈線、第一通孔及多個第二通孔。所述第二內連層設置在所述第一內連層下。所述第二內連層包括第二介電層及嵌置在所述第二介電層中的第二內連佈線。所述第一通孔設置在所述第一內連佈線及所述第二內連佈線之間，所述第一通孔將所述第一內連佈線電性連接到所述第二內連佈線，且所述多個第二通孔設置在所述第一內連佈線及所述第二內連佈線之間。所述絕緣層及所述金屬化通孔設置在所述內連結構上。所述金屬化圖案嵌置在所述絕緣層中。所述第一介電層是所述內連結構的最頂部層。所述絕緣層設置在所述介電層之上，且所述第一介電層的介電常數小於所述絕緣層的介電常數。所述第一通孔及所述多個第二通孔嵌置在所述第一介電層中。所述第一通孔與所述多個第二通孔間隔開。
本發明實施例的一種半導體晶粒，更包括：導電凸塊，設置在所述內連結構上，其中所述導電凸塊包括基部部分及連接到所述基部部分的突出部分，且所述基部部分位在所述突出部分 及所述第一通孔之間；以及導電墊，設置在所述內連結構及所述導電凸塊之間，其中所述導電墊電性連接到所述內連結構及所述導電凸塊的所述基部部分。
本發明實施例的一種半導體晶粒，更包括第一鈍化層及第二鈍化層，所述第一鈍化層設置在所述內連結構上，所述第二鈍化層設置在所述第一鈍化層上，且所述導電墊嵌置在所述第二鈍化層中。
本發明實施例的一種半導體晶粒，更包括將所述內連結構電性連接到所述金屬化圖案的金屬化通孔，其中所述金屬化圖案位在所述內連結構及所述導電墊之間。
本發明實施例的一種半導體晶粒，其中所述第一通孔、所述多個第二通孔及所述金屬化通孔設置在所述導電凸塊的所述基部部分下。
本發明實施例的一種半導體晶粒，其中所述多個第二通孔連接到所述第一內連佈線，且所述多個第二通孔彼此電性連接。
根據本申請的一些實施例，半導體晶粒包括半導體基底、內連結構以及導電墊。所述內連結構設置在所述半導體基底上且電性連接到所述半導體基底。所述內連結構包括第一內連層及第二內連層。所述第一內連層包括第一介電層、嵌置在所述第一介電層中的第一內連佈線、導電通孔以及至少一個應力釋放通孔。所述第二內連層包括第二介電層以及嵌置在所述第二介電層中的第二內連佈線。所述導電通孔設置在所述第一內連佈線及所 述第二內連佈線之間。所述至少一個應力釋放通孔設置在所述第一內連佈線及所述第二內連佈線之間。所述導電墊設置在所述內連結構上。所述導電墊電性連接到所述導電通孔。所述導電通孔及所述至少一個應力釋放通孔嵌置在所述第一介電層中。
本發明實施例的一種半導體晶粒，更包括：導電凸塊，設置在所述內連結構上，其中所述導電凸塊包括基部部分及連接到所述基部部分的突出部分，且所述基部部分位在所述突出部分及所述導電通孔之間；以及絕緣層及嵌置在所述絕緣層中的金屬化圖案，設置在所述內連結構及所述導電凸塊之間，其中所述導電通孔及所述至少一個應力釋放通孔設置在所述導電凸塊的所述基部部分下。
本發明實施例的一種半導體晶粒，更包括設置在所述金屬化圖案上的第一鈍化層及設置在所述第一鈍化層上的第二鈍化層，且所述導電墊嵌置在所述第二鈍化層中。
本申請中提供的一或多個態樣的說明及例示並不旨在以任意方式限制或約束所主張的本發明的範圍。本申請中提供的態樣、實例及細節被認為足以傳達所有權並使其他人能夠製造及使用所主張的揭露的最佳模式。所主張的揭露不應被解釋為限於本申請中提供的任意態樣、實例或細節。不管是以組合的方式亦或單獨的方式示出及闡述，各種特徵(結構及方法二者)旨在被選擇性地包括或省略，以產生具有特定特徵的集合的實施例。已提供本申請的說明及例示，熟習此項技術者可設想落於本申請中 實施的一般發明概念的更寬態樣的精神內的變化、修改及替代態樣，而不背離所主張的揭露的更寬範圍。
10:半導體晶粒
110:基板
120:內連結構
121、122、123、124、125、126:內連層
128:介電層
130:導電層
132:金屬化通孔
134:金屬化圖案
138、160:絕緣層
140:第一鈍化層
150:第二鈍化層
170:導電墊
180:導電凸塊
181:突出部分
182:基部部分
1251、1261:導電部分
1252、1262:周邊部分
M1、M2、M3、M4、M5、M6:內連佈線
O1、O2:開口
V:第三通孔
VD:第二通孔
VR:第一通孔

Claims (10)

  1. 一種半導體晶粒，包括：半導體基底；內連結構，設置在所述半導體基底上且電性連接到所述半導體基底，所述內連結構包括：堆疊的多個內連層，所述堆疊的多個內連層的每一個包括介電層及嵌置在所述介電層中的內連佈線，其中所述堆疊的多個內連層中的第一內連層的內連佈線更包括：第一通孔，電性連接到所述第一內連層的所述內連佈線；多個第二通孔，連接到所述第一內連層的所述內連佈線，其中所述第一通孔及所述多個第二通孔位在相同的水平高度上；以及導電凸塊，設置在所述內連結構上，其中所述導電凸塊包括基部部分及連接到所述基部部分的突出部分，且所述基部部分位在所述突出部分及所述第一通孔之間，且其中所述第一內連層的所述內連佈線包括第一導電部分及與所述第一導電部分電性絕緣的第一周邊部分，所述第一導電部分連接到所述第一通孔，且所述第一周邊部分連接到所述多個第二通孔的至少一個。
  2. 如請求項1所述的半導體晶粒，其中所述內連結構更包括： 第二內連層，位在所述堆疊的多個內連層中，其中所述第二內連層設置在所述第一內連層下，且所述第二內連層包括：第二介電層；第二內連佈線；以及第三通孔，電性連接到所述第二內連佈線，其中所述第三通孔與所述第一通孔重疊。
  3. 如請求項1所述的半導體晶粒，其中所述突出部分的橫向尺寸大於所述基部部分的橫向尺寸。
  4. 如請求項1所述的半導體晶粒，更包括設置在所述內連結構及所述導電凸塊之間的導電墊，其中所述導電墊電性連接到所述內連結構及所述導電凸塊。
  5. 一種半導體晶粒，包括：半導體基底；內連結構，設置在所述半導體基底上且電性連接到所述半導體基底，所述內連結構包括：第一內連層，包括第一介電層、嵌置在所述第一介電層中的第一內連佈線、第一通孔及多個第二通孔；以及第二內連層，設置在所述第一內連層下，所述第二內連層包括第二介電層及嵌置在所述第二介電層中的第二內連佈線，其中所述第一通孔設置在所述第一內連佈線及所述第二內連佈線之間，所述第一通孔將所述第一內連佈線電性連接到所述第二內連佈線，且所述多個第二通孔設置在所述第一內連佈線及所述第 二內連佈線之間；以及絕緣層及金屬化圖案，設置在所述內連結構上，其中所述金屬化圖案嵌置在所述絕緣層中，其中所述第一介電層是所述內連結構的最頂部層，所述絕緣層設置在所述第一介電層之上，且所述第一介電層的介電常數小於所述絕緣層的介電常數，其中所述第一通孔及所述多個第二通孔嵌置在所述第一介電層中，且所述第一通孔與所述多個第二通孔間隔開，其中所述多個第二通孔連接到所述第一內連佈線，且所述多個第二通孔彼此電性連接。
  6. 如請求項5所述的半導體晶粒，更包括：導電凸塊，設置在所述內連結構上，其中所述導電凸塊包括基部部分及連接到所述基部部分的突出部分，且所述基部部分位在所述突出部分及所述第一通孔之間；以及導電墊，設置在所述內連結構及所述導電凸塊之間，其中所述導電墊電性連接到所述內連結構及所述導電凸塊的所述基部部分。
  7. 如請求項6所述的半導體晶粒，更包括將所述內連結構電性連接到所述金屬化圖案的金屬化通孔，其中所述金屬化圖案位在所述內連結構及所述導電墊之間。
  8. 一種半導體晶粒，包括：半導體基底；內連結構，設置在所述半導體基底上且電性連接到所述半導體基底，所述內連結構包括： 第一內連層，包括第一介電層、嵌置在所述第一介電層中的第一內連佈線、導電通孔及至少一個應力釋放通孔；以及第二內連層，設置在所述第一內連層上，所述第二內連層包括第二介電層及嵌置在所述第二介電層中的第二內連佈線，其中所述導電通孔設置在所述第一內連佈線及所述第二內連佈線之間，且所述至少一個應力釋放通孔設置在所述第一內連佈線及所述第二內連佈線之間；以及導電墊，設置在所述內連結構上，其中所述導電墊電性連接到所述導電通孔，其中所述導電通孔及所述至少一個應力釋放通孔嵌置在所述第一介電層中。
  9. 如請求項8所述的半導體晶粒，更包括：導電凸塊，設置在所述內連結構上，其中所述導電凸塊包括基部部分及連接到所述基部部分的突出部分，且所述基部部分位在所述突出部分及所述導電通孔之間；以及絕緣層及嵌置在所述絕緣層中的金屬化圖案，設置在所述內連結構及所述導電凸塊之間，其中所述導電通孔及所述至少一個應力釋放通孔設置在所述導電凸塊的所述基部部分下。
  10. 如請求項9所述的半導體晶粒，更包括設置在所述金屬化圖案上的第一鈍化層及設置在所述第一鈍化層上的第二鈍化層，且所述導電墊嵌置在所述第二鈍化層中。
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