KR20220151442A - 반도체 패키지 - Google Patents

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KR20220151442A
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chip
semiconductor
electrode pattern
layer
substrate
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김태환
김재춘
오경석
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Abstract

제품 신뢰성 및 성능이 향상된 반도체 패키지가 제공된다. 반도체 패키지는, 제1 패키지 기판, 제1 패키지 기판 상의 제1 반도체 칩, 제1 패키지 기판과 제1 반도체 칩 사이의 복수의 제1 칩 범프들, 제1 반도체 칩 상에 차례로 적층되는 복수의 제2 반도체 칩들, 제1 반도체 칩 상에, 복수의 제2 반도체 칩들을 덮는 몰딩 부재, 및 제1 반도체 칩의 표면 상에 부착되는 열전 냉각층을 포함하되, 열전 냉각층은, 제1 반도체 칩의 표면을 따라 연장되는 냉각 물질층과, 냉각 물질층 내에, 평면적 관점에서 복수의 제1 칩 범프들을 둘러싸는 제1 전극 패턴과, 냉각 물질층 내에, 평면적 관점에서 제1 전극 패턴을 둘러싸는 제2 전극 패턴을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 열전 냉각층을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라, 전자 기기는 더욱 소형화, 경량화 및 다기능화되고 있으며, 전기 기기에 사용되는 반도체 패키지 또한 소형화, 경량화 및 다기능화가 요구되고 있다. 이를 위하여, 여러 개의 반도체 칩들을 하나의 반도체 패키지 안에 통합함으로써, 반도체 패키지의 크기를 획기적으로 감소시키면서도 반도체 패키지의 고용량화 및 다기능화가 가능하게 되었다.
한편, 반도체 패키지의 고용량화를 달성하기 위해 기존보다 더 많은 반도체 칩들을 적층할 필요가 있다. 그러나, 이러한 경우 반도체 칩들의 열 방출 특성이 저하되어 온도에 의해 성능이 제약되는 문제가 발생한다. 따라서, 반도체 칩으로부터 발생되는 열을 효과적으로 발산시키는 방법이 요구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성 및 성능이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 패키지 기판, 제1 패키지 기판 상의 제1 반도체 칩, 제1 패키지 기판과 제1 반도체 칩 사이의 복수의 제1 칩 범프들, 제1 반도체 칩 상에 차례로 적층되는 복수의 제2 반도체 칩들, 제1 반도체 칩 상에, 복수의 제2 반도체 칩들을 덮는 몰딩 부재, 및 제1 반도체 칩의 표면 상에 부착되는 열전 냉각층을 포함하되, 열전 냉각층은, 제1 반도체 칩의 표면을 따라 연장되는 냉각 물질층과, 냉각 물질층 내에, 평면적 관점에서 복수의 제1 칩 범프들을 둘러싸는 제1 전극 패턴과, 냉각 물질층 내에, 평면적 관점에서 제1 전극 패턴을 둘러싸는 제2 전극 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 패키지 기판, 패키지 기판 상의 복수의 칩 범프들, 복수의 칩 범프들과 접속되는 반도체 칩, 및 반도체 칩의 표면을 따라 연장되는 냉각 물질층과, 냉각 물질층 내에 평면적 관점에서 복수의 칩 범프들을 둘러싸는 제1 전극 패턴과, 냉각 물질층 내에 복수의 칩 범프로부터 제1 전극 패턴보다 이격되는 제2 전극 패턴을 포함하는 열전 냉각층을 포함하되, 제1 전극 패턴 및 제2 전극 패턴은 서로 다른 전위를 갖는다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 패키지 기판, 패키지 기판 상의 복수의 칩 범프들, 반도체 기판과, 복수의 칩 범프들과 반도체 기판을 전기적으로 연결하는 칩 배선층과, 반도체 기판을 관통하여 칩 배선층과 접속되는 관통 비아를 포함하는 반도체 칩, 및 복수의 칩 범프들과 칩 배선층 사이에 개재되는 열전 냉각층을 포함하되, 열전 냉각층은, 패키지 기판과 대향되는 칩 배선층의 하면을 따라 연장되는 냉각 물질층과, 냉각 물질층 내에, 복수의 칩 범프들 중 적어도 일부와 칩 배선층을 전기적으로 연결하는 냉각층 배선 구조체와, 냉각 물질층 내에, 평면적 관점에서 복수의 칩 범프들을 둘러싸는 제1 전극 패턴과, 냉각 물질층 내에, 복수의 칩 범프로부터 제1 전극 패턴보다 이격되는 제2 전극 패턴을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 2는 도 1의 R1 영역을 설명하기 위한 부분 확대도이다.
도 3은 도 2의 열전 냉각층을 설명하기 위한 평면도이다.
도 4 내지 도 8은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 다양한 부분 확대도들이다.
도 9는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 부분 확대도이다.
도 10은 도 9의 열전 냉각층을 설명하기 위한 평면도이다.
도 11은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 12는 도 11의 R2 영역을 설명하기 위한 부분 확대도이다.
도 13은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 14는 도 13의 R3 영역을 설명하기 위한 부분 확대도이다.
도 15는 도 14의 열전 냉각층을 설명하기 위한 평면도이다.
도 16은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 17은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 18은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 19는 도 18의 I-I를 따라 절단한 개략적인 단면도이다.
도 20은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
이하에서, 도 1 내지 도 20을 참조하여, 예시적인 실시예들에 따른 반도체 패키지를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 도 2는 도 1의 R1 영역을 설명하기 위한 부분 확대도이다. 도 3은 도 2의 열전 냉각층을 설명하기 위한 평면도이다.
도 1 내지 도 3을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 패키지 기판(100), 복수의 제1 칩 범프(280)들, 제1 반도체 칩(200), 열전 냉각층(250), 복수의 제2 반도체 칩들(300) 및 제1 몰딩 부재(395)를 포함한다.
제1 패키지 기판(100)은 예를 들어, 인쇄 회로 기판(PCB; Printed Circuit Board), 세라믹 기판 또는 인터포저(interposer)일 수 있다. 또는, 제1 패키지 기판(100)은 웨이퍼 레벨 패키지(WLP; Wafer Level Package)용 기판 또는 패키지 레벨 패키지(PLP; Package Level Package)용 기판일 수도 있다. 제1 패키지 기판(100)은 기판 베이스(110), 제1 기판 패드(125) 및 제2 기판 패드(135)를 포함할 수 있다.
기판 베이스(110)는 플라스틱 재질 또는 세라믹 재질 등의 절연막들과, 상기 절연막들 내에 배치되는 도전 비아들 및 도전 배선들을 포함할 수 있다. 후술되는 제1 기판 패드(125) 및 제2 기판 패드(135)는 이러한 도전 비아들 및 도전 배선들에 의해 전기적으로 연결될 수 있다.
제1 패키지 기판(100)이 인터포저인 경우, 기판 베이스(110)는 반도체막(예컨대, 실리콘막)을 포함할 수 있다. 예를 들어, 기판 베이스(110)는 실리콘 웨이퍼로부터 형성될 수 있다.
제1 기판 패드(125)는 제1 패키지 기판(100)의 하면으로부터 노출될 수 있다. 예를 들어, 기판 베이스(110)의 하면을 덮는 제1 기판 보호층(120)이 형성될 수 있다. 제1 기판 패드(125)는 제1 기판 보호층(120)으로부터 노출될 수 있다. 제1 기판 보호층(120)은 솔더 레지스트층일 수 있으나, 이에 제한되는 것은 아니다.
제2 기판 패드(135)는 제1 패키지 기판(100)의 상면으로부터 노출될 수 있다. 예를 들어, 기판 베이스(110)의 상면을 덮는 제2 기판 보호층(130)이 형성될 수 있다. 제2 기판 패드(135)는 제2 기판 보호층(130)으로부터 노출될 수 있다. 제2 기판 보호층(130)은 솔더 레지스트층일 수 있으나, 이에 제한되는 것은 아니다.
제1 기판 패드(125) 및 제2 기판 패드(135)는 각각 구리(Cu), 베릴륨구리(beryllium copper), 니켈(Ni) 및 스테인레스 스틸 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 기판 패드(125)는 기판 베이스(110)의 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 제1 기판 보호층(120)에 의해 노출된 부분일 수 있고, 제2 기판 패드(135)는 기판 베이스(110)의 상면에 동박을 입힌 후 패터닝된 회로 배선 중 제2 기판 보호층(130)에 의해 노출된 부분일 수 있다.
복수의 제1 칩 범프(280)들은 제1 패키지 기판(100)의 상면 상에 배치될 수 있다. 제1 칩 범프(280)들은 제1 패키지 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 제1 칩 범프(280)들은 제2 기판 패드(135)들과 각각 접촉할 수 있다. 제1 칩 범프(280)들은 예를 들어, 솔더 볼(solder ball), 범프(bump), UBM(under bump metallurgy) 등일 수 있다. 제1 칩 범프(280)들은 주석(Sn) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(200)은 제1 패키지 기판(100)의 상면 상에 배치될 수 있다. 제1 반도체 칩(200)은 제1 패키지 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 복수의 제1 칩 범프(280)들은 제1 패키지 기판(100)과 제1 반도체 칩(200) 사이에 개재될 수 있다. 제1 반도체 칩(200)은 제1 칩 범프(280)들을 통해 제1 패키지 기판(100)의 상면 상에 실장될 수 있다. 제1 반도체 칩(200)은 플립 칩(flip chip) 본딩 방식에 의해 제1 패키지 기판(100) 상에 실장될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 반도체 칩(200)은 제1 반도체 기판(210), 칩 배선층(220, 225) 및 제1 관통 비아(240)를 포함할 수 있다. 도시되지 않았으나, 제1 반도체 칩(200)은 제1 칩 범프(280) 또는 후술되는 제2 칩 범프(380)와 접속되는 칩 패드를 포함할 수도 있음은 물론이다.
제1 반도체 기판(210)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 제1 반도체 기판(210)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 제1 반도체 기판(210)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 반도체 기판(210)은 제1 패키지 기판(100)과 대향되는 전면(front side) 및 상기 전면과 반대되는 후면(back side)을 포함할 수 있다. 제1 반도체 기판(210)의 전면은 반도체 소자층이 형성되는 활성면일 수 있다. 상기 반도체 소자층은 다양한 미세 전자 소자들, 예를 들어, CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RERAM, CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
칩 배선층(220, 225)은 제1 반도체 기판(210)의 전면 상에 배치될 수 있다. 예를 들어, 칩 배선층(220, 225)은 제1 패키지 기판(100)과 제1 반도체 기판(210) 사이에 개재될 수 있다. 칩 배선층(220, 225)은 제1 패키지 기판(100)과 제1 반도체 기판(210)을 전기적으로 연결할 수 있다. 예를 들어, 칩 배선층(220, 225)은 제1 반도체 기판(210)의 전면을 덮는 칩 배선간 절연막(220) 및 칩 배선간 절연막(220) 내의 칩 배선 구조체(225)를 포함할 수 있다. 칩 배선 구조체(225)는 다층 구조의 칩 배선 패턴(225a)들 및 칩 배선 패턴(225a)들을 상호 연결하는 칩 비아 플러그(225b)들을 포함할 수 있다. 제1 반도체 기판(210)의 반도체 소자층은 이러한 칩 배선 구조체(225)를 통해 제1 패키지 기판(100, 또는 제1 칩 범프(280)들)과 전기적으로 연결될 수 있다. 도 2에서, 칩 배선 패턴(225a)들 및 칩 비아 플러그(225b)들의 배치, 개수 등은 예시적인 것일 뿐이며, 이에 제한되는 것은 아니다.
칩 배선 구조체(225)는 예를 들어, 도전막 및 상기 도전막과 칩 배선간 절연막(220) 사이에 개재되는 배리어막을 포함할 수 있다. 칩 배선 구조체(225)의 상기 도전막은 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 칩 배선 구조체(225)의 상기 배리어막은 예를 들어, 티타늄(Ti), 질화 티타늄(TiN), 탄탈륨(Ta) 및 질화 탄탈륨(TaN) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 관통 비아(240)는 제1 반도체 기판(210) 내에 배치될 수 있다. 제1 관통 비아(240)는 제1 패키지 기판(100)의 상면과 교차하는 수직 방향(예컨대, Z 방향)으로 연장되어 제1 반도체 기판(210)을 관통할 수 있다. 또한, 제1 관통 비아(240)는 칩 배선층(220, 225)과 접속될 수 있다. 이를 통해, 제1 관통 비아(240)는 칩 배선층(220, 225)과 후술되는 제2 반도체 칩들(300)을 전기적으로 연결할 수 있다.
제1 관통 비아(240)는 예를 들어, 수직 방향(예컨대, Z 방향)으로 연장되는 기둥 형상의 도전막 및 상기 도전막과 제1 반도체 기판(210) 사이에 개재되는 배리어막을 포함할 수 있다. 제1 관통 비아(240)의 상기 도전막은 예를 들어, Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW 등의 Cu 합금, W, W 합금, Ni, Ru 및 Co 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 관통 비아(240)의 상기 배리어막은 예를 들어, 티타늄(Ti), 질화 티타늄(TiN), 탄탈륨(Ta), 또는 질화 탄탈륨(TaN), 루비듐(Ru), 코발트(Co), 망간(Mn), 질화 텅스텐(WN), 니켈(Ni), 및 보론화 니켈(NiB) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 관통 비아(240)는 상기 배리어막과 상기 제1 반도체 기판(210) 사이에 개재되는 절연막을 더 포함할 수도 있다. 제1 관통 비아(240)의 상기 절연막은 예를 들어, 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 패키지 기판(100)과 제1 반도체 칩(200) 사이에 제1 언더필(290)이 형성될 수 있다. 제1 언더필(290)은 제1 패키지 기판(100)과 제1 반도체 칩(200) 사이의 영역을 채울 수 있다. 제1 언더필(290)은 제1 패키지 기판(100) 상에 제1 반도체 칩(200)을 고정시켜 제1 반도체 칩(200)의 깨짐 등을 방지할 수 있다. 또한, 제1 언더필(290)은 각가의 제1 칩 범프(280)들의 측면을 덮을 수 있다. 제1 언더필(290)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 반도체 칩(200)은 로직 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(200)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다.
열전 냉각층(250)은 제1 반도체 칩(200)의 표면(예를 들어, 제1 반도체 칩(200)의 하면(200L) 또는 제1 반도체 칩(200)의 상면(200U)) 상에 배치될 수 있다. 열전 냉각층(250)은 펠티에 효과(Peltier effect)를 이용하여 열유속을 생성할 수 있다. 구체적으로, 열전 냉각층(250)은 냉각 물질층(252), 제1 전극 패턴(254) 및 제2 전극 패턴(256)을 포함할 수 있다.
냉각 물질층(252)은 제1 반도체 칩(200)의 표면(예를 들어, 제1 반도체 칩(200)의 하면(200L) 또는 제1 반도체 칩(200)의 상면(200U)) 상에 부착될 수 있다. 몇몇 실시예에서, 냉각 물질층(252)은 반도체막(예컨대, 실리콘막)을 포함할 수 있다. 예를 들어, 냉각 물질층(252)은 실리콘 웨이퍼로부터 형성될 수 있다. 반도체 물질을 포함하는 냉각 물질층(252)은 예를 들어, D2W(die to wafer) 본딩 방식에 의해 제1 반도체 칩(200)의 표면 상에 부착될 수 있다.
몇몇 실시예에서, 냉각 물질층(252)은 2차원 구조로 형성되는 실리콘막을 포함할 수 있다. 예를 들어, 냉각 물질층(252)은 홀리 실리콘(holey silicon)막을 포함할 수 있다. 상기 홀리 실리콘막은 수직 방향(예컨대, Z 방향)으로 연장되는 복수의 홀들(holes)을 포함할 수 있다. 냉각 물질층(252)이 2차원 구조로 형성되는 실리콘막을 포함하는 경우에, 열전도도가 급격히 감소하여 우수한 열전특성을 가질 수 있다(예컨대, Bi2Te3와 유사한 수준의 ZT값을 가질 수 있다).
몇몇 실시예에서, 냉각 물질층(252)은 불순물을 포함하는 반도체막(예컨대, 실리콘막)을 포함할 수 있다. 일례로, 냉각 물질층(252)은 p형 불순물(예컨대, 붕소(B), 알루미늄(Al) 등)을 포함하는 p형 반도체 물질을 포함할 수 있다. 다른 예로, 냉각 물질층(252)은 n형 불순물(예컨대, 인(P), 비소(As) 등)을 포함하는 n형 반도체 물질을 포함할 수 있다.
냉각 물질층(252)의 두께(TH1)는 예를 들어, 약 1 μm 내지 약 100 μm일 수 있다. 바람직하게는, 냉각 물질층(252)의 두께(TH1)는 약 1 μm 내지 약 50 μm일 수 있다.
제1 전극 패턴(254)은 냉각 물질층(252) 내에 배치되어 냉각 물질층(252)과 접합될 수 있다. 제1 전극 패턴(254)은 평면적 관점에서 복수의 제1 칩 범프(280)들을 둘러싸도록 형성될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제1 전극 패턴(254)은 복수의 제1 칩 범프(280)들을 둘러싸는 폐고리(closed loop) 형태일 수 있다.
제2 전극 패턴(256)은 냉각 물질층(252) 내에 배치되어 냉각 물질층(252)과 접합될 수 있다. 제2 전극 패턴(256)은 복수의 제1 칩 범프(280)들로부터 제1 전극 패턴(254)보다 이격될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제2 전극 패턴(256)은 제1 전극 패턴(254)을 둘러싸는 폐고리 형태일 수 있다. 몇몇 실시예에서, 제2 전극 패턴(256)은 냉각 물질층(252)의 가장자리를 따라 연장될 수 있다.
제1 전극 패턴(254) 및 제2 전극 패턴(256)은 제1 패키지 기판(100)의 상면과 평행하는 수평 방향(예컨대, X-Y 평면)에서 서로 이격되어 배치될 수 있다. 냉각 물질층(252)의 적어도 일부는 제1 전극 패턴(254)과 제2 전극 패턴(256) 사이에 개재될 수 있다.
제1 전극 패턴(254)은 복수의 제1 칩 범프(280)들을 둘러싸도록 소정의 크기(S11, S12)로 형성될 수 있다. 예를 들어, 제1 방향(X)에서 제1 전극 패턴(254)의 크기(S11)는 약 1 mm 내지 약 5 mm일 수 있고, 제2 방향(Y)에서 제1 전극 패턴(254)의 크기(S12)는 약 5 mm 내지 약 15 mm일 수 있다. 바람직하게는, 제1 방향(X)에서 제1 전극 패턴(254)의 크기(S11)는 약 3 mm 내지 약 5 mm일 수 있고, 제2 방향(Y)에서 제1 전극 패턴(254)의 크기(S12)는 약 9 mm 내지 약 12 mm일 수 있다.
제2 전극 패턴(256)은 제1 전극 패턴(254)을 둘러싸도록 소정의 크기(S21, S22)로 형성될 수 있다. 예를 들어, 제1 방향(X) 및 제2 방향(Y)에서 제2 전극 패턴(256)의 크기(S21, S22)는 각각 약 10 mm 내지 약 50 mm일 수 있다. 바람직하게는, 제1 방향(X) 및 제2 방향(Y)에서 제2 전극 패턴(256)의 크기(S21, S22)는 각각 약 10 mm 내지 약 15 mm일 수 있다.
도 2에 도시된 것처럼, 제1 전극 패턴(254)의 두께(TH21) 및 제2 전극 패턴(256)의 두께(TH22)는 각각 냉각 물질층(252)의 두께(TH1)보다 작을 수 있다. 제1 전극 패턴(254)의 두께(TH21) 및 제2 전극 패턴(256)의 두께(TH22)는 예를 들어, 각각 약 0.1 μm 내지 약 10 μm일 수 있다. 바람직하게는, 제1 전극 패턴(254)의 두께(TH21) 및 제2 전극 패턴(256)의 두께(TH22)는 각각 약 1 μm 내지 약 2 μm일 수 있다.
제1 전극 패턴(254)의 두께(TH21) 및 제2 전극 패턴(256)의 두께(TH22)는 서로 동일한 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 서로 다를 수도 있음은 물론이다. 또한, 제1 전극 패턴(254)의 폭(W1) 및 제2 전극 패턴(256)의 폭(W2)은 서로 동일한 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 서로 다를 수도 있음은 물론이다.
제1 전극 패턴(254) 및 제2 전극 패턴(256)은 각각 금속막을 포함할 수 있다. 바람직하게는, 제1 전극 패턴(254) 및 제2 전극 패턴(256)은 각각 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 전극 패턴(254) 및 제2 전극 패턴(256) 중 적어도 하나는 냉각 물질층(252)으로부터 노출될 수 있다. 일례로, 도 2에 도시된 것처럼, 제1 전극 패턴(254) 및 제2 전극 패턴(256)은 냉각 물질층(252)의 하면(250L)으로부터 노출될 수 있다.
제1 전극 패턴(254) 및 제2 전극 패턴(256)에는 서로 다른 전압이 인가될 수 있다. 즉, 제1 전극 패턴(254) 및 제2 전극 패턴(256)은 서로 다른 전위를 가질 수 있다. 이를 통해, 열전 냉각층(250)은 펠티에 효과를 이용하여 제1 전극 패턴(254)으로부터 제2 전극 패턴(256)을 향하는 방향의 열유속을 생성할 수 있다.
구체적으로, 제1 전극 패턴(254)과 제2 전극 패턴(256) 간의 전위차로 인해, 냉각 물질층(252)의 열전달 매개체가 제1 전극 패턴(254)으로부터 제2 전극 패턴(256)을 향해 이동할 수 있다. 상기 열전달 매개체의 흐름에 따라, 열은 제1 전극 패턴(254)으로부터 제2 전극 패턴(256)을 향해 이동하여, 제1 전극 패턴(254)에서는 흡열 현상이 일어날 수 있고 제2 전극 패턴(256)에서는 발열 현상이 일어날 수 있다. 제1 전극 패턴(254) 및 제2 전극 패턴(256)은 수평 방향(예컨대, X-Y 평면)에서 서로 이격되어 배치될 수 있으므로, 열전 냉각층(250)은 수평 방향(예컨대, X-Y 평면)의 열유속을 생성할 수 있다.
일례로, 냉각 물질층(252)은 반도체막(예컨대, 실리콘막)을 포함할 수 있고, 제1 전극 패턴(254)의 전위는 제2 전극 패턴(256)의 전위보다 낮을 수 있다. 이를 통해, 냉각 물질층(252)의 열전달 매개체(예컨대, 자유 전자(free electron))는 제1 전극 패턴(254)으로부터 제2 전극 패턴(256)을 향해 이동할 수 있고, 제1 전극 패턴(254)의 흡열 현상 및 제2 전극 패턴(256)의 발열 현상이 유발될 있다. 몇몇 실시예에서, 제1 전극 패턴(254)에 음(-)의 전압이 인가되고 제2 전극 패턴(256)에 그라운드 전압이 인가될 수 있다.
몇몇 실시예에서, 냉각 물질층(252)은 n형 불순물(예컨대, 인(P), 비소(As) 등)을 포함하는 n형 반도체 물질을 포함할 수 있다. 이러한 경우에, 제1 전극 패턴(254)의 전위는 제2 전극 패턴(256)의 전위보다 낮을 수 있다. 일례로, 제1 전극 패턴(254)에 음(-)의 전압이 인가되고 제2 전극 패턴(256)에 그라운드 전압(또는 양(+)의 전압)이 인가될 수 있다. 이를 통해, 냉각 물질층(252)의 전자들(electrons)은 제1 전극 패턴(254)으로부터 제2 전극 패턴(256)을 향해 이동할 수 있고, 제1 전극 패턴(254)의 흡열 현상 및 제2 전극 패턴(256)의 발열 현상이 유발될 수 있다.
몇몇 실시예에서, 냉각 물질층(252)은 p형 불순물(예컨대, 붕소(B), 알루미늄(Al) 등)을 포함하는 p형 반도체 물질을 포함할 수 있다. 이러한 경우에, 제1 전극 패턴(254)의 전위는 제2 전극 패턴(256)의 전위보다 높을 수 있다. 일례로, 제1 전극 패턴(254)에 양(+)의 전압이 인가되고 제2 전극 패턴(256)에 그라운드 전압(또는 음(-)의 전압)이 인가될 수 있다. 이를 통해, 냉각 물질층(252)의 정공들(holes)은 제1 전극 패턴(254)으로부터 제2 전극 패턴(256)을 향해 이동할 수 있고, 제1 전극 패턴(254)의 흡열 현상 및 제2 전극 패턴(256)의 발열 현상이 유발될 수 있다.
몇몇 실시예에서, 열전 냉각층(250)은 제1 패키지 기판(100)과 제1 반도체 칩(200) 사이에 개재될 수 있다. 즉, 열전 냉각층(250)의 상면(250U)은 제1 반도체 칩(200)의 하면(200L)과 대향될 수 있다. 일례로, 냉각 물질층(252)은 제1 패키지 기판(100)과 대향되는 칩 배선층(220, 225)의 하면(200L)을 덮을 수 있다.
몇몇 실시예에서, 열전 냉각층(250)은 냉각층 배선 구조체(258)를 더 포함할 수 있다. 냉각층 배선 구조체(258)는 제1 패키지 기판(100)과 제1 반도체 칩(200)을 전기적으로 연결할 수 있다. 예를 들어, 냉각층 배선 구조체(258)는 다층 구조의 냉각층 배선 패턴(258a, 258c)들 및 냉각층 배선 패턴(258a, 258c)들을 상호 연결하는 냉각층 비아 플러그(258b)들을 포함할 수 있다. 제1 반도체 칩(200)의 칩 배선 구조체(225)는 냉각층 배선 구조체(258)를 통해 제1 패키지 기판(100, 또는 제1 칩 범프(280)들)과 전기적으로 연결될 수 있다. 도 2에서, 냉각층 배선 패턴(258a, 258c)들 및 냉각층 비아 플러그(258b)들의 배치, 개수 등은 예시적인 것일 뿐이며, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 칩 범프(280)들 중 일부는 제1 전극 패턴(254) 및 제2 전극 패턴(256) 중 적어도 하나에 전압을 인가할 수 있다.
일례로, 냉각층 배선 패턴(258a, 258c)들은 제1 칩 범프(280)들 중 일부와 접속되는 제1 레벨 배선 패턴(258a)들을 포함할 수 있다. 제1 레벨 배선 패턴(258a)들 중 일부는 열전 냉각층(250)의 하면(250L)을 따라 연장되어 제1 칩 범프(280)들 중 일부와 제1 전극 패턴(254)을 연결할 수 있다. 이를 통해, 제1 전극 패턴(254)에 전압이 인가될 수 있다.
다른 예로, 냉각층 배선 패턴(258a, 258c)들은 열전 냉각층(250)의 하면(250L)으로부터 제1 레벨 배선 패턴(258a)보다 이격되는 제2 레벨 배선 패턴(258c)들을 포함할 수 있다. 제2 레벨 배선 패턴(258c)들 중 일부는 냉각층 비아 플러그(258b)를 통해 제1 레벨 배선 패턴(258a)들 중 다른 일부와 연결될 수 있다. 제2 전극 패턴(256)은 제1 레벨 배선 패턴(258a), 냉각층 비아 플러그(258b) 및 제2 레벨 배선 패턴(258c)을 통해 제1 칩 범프(280)들 중 다른 일부와 연결될 수 있다. 이를 통해, 제2 전극 패턴(256)에 제1 전극 패턴(254)과는 다른 전압이 인가될 수 있다.
복수의 제2 반도체 칩들(300)은 제1 반도체 칩(200)의 상면(200U) 상에 적층될 수 있다. 제2 반도체 칩들(300)은 제1 반도체 칩(200)과 전기적으로 연결될 수 있다. 예를 들어, 복수의 제2 칩 범프(380)들은 제1 반도체 칩(200)과 제2 반도체 칩들(300) 사이에 개재될 수 있다. 제2 반도체 칩들(300)은 제2 칩 범프(380)들을 통해 제1 반도체 칩(200)의 상면(200U) 상에 실장될 수 있다. 제2 반도체 칩들(300)은 플립 칩(flip chip) 본딩 방식에 의해 제1 반도체 칩(200) 상에 실장될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 제2 반도체 칩들(300)은 제2 반도체 기판(310), 제1 칩 패드(325), 제2 칩 패드(335) 및 제2 관통 비아(340)를 포함할 수 있다. 도시되지 않았으나, 각각의 제2 반도체 칩들(300)은 제1 반도체 칩(200)을 이용하여 상술한 반도체 소자층 및 칩 배선층 등을 포함할 수도 있음은 물론이다.
제2 반도체 기판(310)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 제2 반도체 기판(310)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 제2 반도체 기판(310)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 칩 패드(325)는 제2 반도체 칩들(300)의 하면으로부터 노출될 수 있다. 예를 들어, 제2 반도체 기판(310)의 하면을 덮는 제1 칩 보호층(320)이 형성될 수 있다. 제1 칩 패드(325)는 제1 칩 보호층(320)으로부터 노출될 수 있다.
제2 칩 패드(335)는 제2 반도체 칩들(300)의 상면으로부터 노출될 수 있다. 예를 들어, 제2 반도체 기판(310)의 상면을 덮는 제2 칩 보호층(330)이 형성될 수 있다. 제2 칩 패드(335)는 제2 칩 보호층(330)으로부터 노출될 수 있다.
제1 칩 보호층(320) 및 제2 칩 보호층(330)은 제2 반도체 칩들(300) 내에 형성되는 반도체 소자층 또는 배선 구조체 등을 외부 충격이나 습기로부터 보호할 수 있다. 제1 칩 보호층(320) 및 제2 칩 보호층(330)은 예를 들어, 각각 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 어느 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 칩 패드(325) 및 제2 칩 패드(335)는 각각 구리(Cu), 베릴륨구리(beryllium copper), 니켈(Ni) 및 스테인레스 스틸 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 칩 범프(380)들은 적층된 제2 반도체 칩들(300)을 상호 전기적으로 연결할 수 있다. 예를 들어, 제2 칩 범프(380)들은 하부에 배치되는 제2 반도체 칩(예컨대, 302)의 제2 칩 패드(335) 및 상부에 배치되는 제2 반도체 칩(예컨대, 304)의 제1 칩 패드(325)와 접촉할 수 있다. 제2 칩 범프(380)들은 예를 들어, 마이크로 범프(micro bump), UBM(under bump metallurgy) 등일 수 있으나, 이에 제한되는 것은 아니다.
제2 관통 비아(340)는 수직 방향(예컨대, Z 방향)으로 연장되어 제2 반도체 기판(310)을 관통할 수 있다. 또한, 제2 관통 비아(340)는 각각의 제2 반도체 칩들(300)의 제1 칩 패드(325) 및 제2 칩 패드(335)를 전기적으로 연결할 수 있다. 이에 따라, 제2 칩 범프(380)들 및 제2 관통 비아(340)는 적층된 제2 반도체 칩들(300)을 상호 전기적으로 연결할 수 있다.
몇몇 실시예에서, 제1 반도체 칩(200)과 제2 반도체 칩들(300) 사이 및 적층된 제2 반도체 칩들(300) 사이에 제2 언더필(390)이 형성될 수 있다. 제2 언더필(390)은 제1 반도체 칩(200)과 제2 반도체 칩들(300) 사이의 영역 및 적층된 제2 반도체 칩들(300) 사이의 영역을 채울 수 있다. 또한, 제2 언더필(390)은 각각의 제2 칩 범프(380)들의 측면을 덮을 수 있다. 제2 언더필(390)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 제2 반도체 칩들(300)은 메모리 반도체 칩일 수 있다. 예를 들어, 제2 반도체 칩들(300)은 제1 반도체 칩(200) 상에 차례로 적층된 메모리 반도체 칩들(302, 304, 306, 308)을 포함할 수 있다. 적층된 메모리 반도체 칩들(302, 304, 306, 308)의 개수는 예시적인 것일 뿐이며, 이에 제한되는 것은 아니다. 각각의 메모리 반도체 칩들(302, 304, 306, 308)은 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등과 같은 휘발성 메모리일 수도 있고, 또는 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory) 등과 같은 비휘발성 메모리일 수도 있다. 몇몇 실시예에서, 제2 반도체 칩들(300)은 제1 반도체 칩(200) 상에 적층되는 고대역폭 메모리(HBM; High Bandwidth Memory)를 형성할 수 있다.
제1 몰딩 부재(395)는 제1 패키지 기판(100)의 상면 상에 형성될 수 있다. 제1 몰딩 부재(395)는 제1 반도체 칩(200) 및 제2 반도체 칩들(300)의 적어도 일부를 덮을 수 있다. 일례로, 제1 몰딩 부재(395)는 제1 반도체 칩(200)의 상면 및 제2 반도체 칩들(300)의 측면을 덮을 수 있다.
제1 몰딩 부재(395)는 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 언더필(290) 및/또는 제2 언더필(390)은 제1 몰딩 부재(395)와 다른 물질을 포함할 수 있다. 예를 들어, 제1 언더필(290) 및 제2 언더필(390)은 협소한 공간을 효율적으로 채우기 위해 각각 제1 몰딩 부재(395)보다 유동성(fluidity)이 우수한 절연 물질을 포함할 수 있다.
반도체 패키지의 고용량화를 달성하기 위해 기존보다 더 많은 반도체 칩들을 적층할 필요가 있다. 그러나, 이러한 경우 반도체 칩들의 열 방출 특성이 저하되어 온도에 의해 성능이 제약되는 문제가 발생한다. 일례로, 반도체 칩을 실장하는 칩 범프들(예컨대, 제1 칩 범프(280)들)에서 열이 집중되는 핫스팟 영역(HS)이 형성될 수 있다. 이러한 핫스팟 영역(HS)은 특히 적층된 반도체 칩들 중 최하부에 배치되는 반도체 칩(예컨대, 제1 반도체 칩(200)) 주변에서 보다 심화될 수 있다.
몇몇 실시예에 따른 반도체 패키지는 열전 냉각층(250)을 구비함으로써 핫스팟 영역(HS)에서의 열 방출 특성을 향상시킬 수 있다. 구체적으로, 상술한 것처럼, 열전 냉각층(250)은 펠티에 효과를 이용하여 제1 전극 패턴(254)으로부터 제2 전극 패턴(256)을 향하는 방향의 열유속을 생성할 수 있다. 이를 통해, 특정 영역(예컨대, 핫스팟 영역(HS))에 대해 선택적으로 열 방출 특성 향상이 가능한 반도체 패키지가 제공될 수 있다.
또한, 상술한 것처럼, 열전 냉각층(250)은 수평 방향(예컨대, X-Y 평면)의 열유속을 생성할 수 있다. 이를 통해, 열전 냉각층(250)은 수직 방향(예컨대, Z 방향)으로 적층된 반도체 칩들(예컨대, 제2 반도체 칩들(300))의 개수와는 무관하게 특정 영역(예컨대, 핫스팟 영역(HS))에 대한 열 방출 특성을 향상시킬 수 있다. 이를 통해, 제품 신뢰성 및 성능이 향상된 반도체 패키지가 제공될 수 있다.
도 4 내지 도 8은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 다양한 부분 확대도들이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제3 칩 범프(282)를 더 포함한다.
제3 칩 범프(282)는 제1 패키지 기판(100)과 제1 반도체 칩(200) 사이에 개재될 수 있다. 제3 칩 범프(282)는 제1 패키지 기판(100)과 제1 반도체 칩(200)을 전기적으로 연결할 수 있다. 몇몇 실시예에서, 제3 칩 범프(282)는 제2 기판 패드(135)와 냉각층 배선 구조체(258)를 연결할 수 있다. 몇몇 실시예에서, 제3 칩 범프(282)는 제1 칩 범프(280)들과 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다.
제3 칩 범프(282)는 평면적 관점에서 제1 전극 패턴(254)과 제2 전극 패턴(256) 사이에 개재될 수 있다. 예를 들어, 제3 칩 범프(282)는 복수의 제1 칩 범프(280)들이 형성하는 핫스팟 영역(HS) 외의 영역에 배치될 수 있다. 열전 냉각층(250)은 제1 전극 패턴(254)으로부터 제2 전극 패턴(256)을 향하는 방향의 열유속을 생성할 수 있으므로, 제1 전극 패턴(254)과 제2 전극 패턴(256) 사이에 개재되는 제3 칩 범프(282)로부터 발생되는 열 또한 효율적으로 방출할 수 있다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제1 전극 패턴(254)은 제2 전극 패턴(256)보다 열전 냉각층(250)의 하면(250L)에 인접한다.
예를 들어, 제1 전극 패턴(254)은 열전 냉각층(250)의 하면(250L)으로부터 노출될 수 있고, 제2 전극 패턴(256)은 열전 냉각층(250)의 상면(250U)으로부터 노출될 수 있다.
몇몇 실시예에서, 제1 레벨 배선 패턴(258a)들 중 일부는 열전 냉각층(250)의 하면(250L)을 따라 연장되어 제1 칩 범프(280)들 중 일부와 제1 전극 패턴(254)을 연결할 수 있다. 몇몇 실시예에서, 제2 전극 패턴(256)은 제1 레벨 배선 패턴(258a), 냉각층 비아 플러그(258b) 및 제2 레벨 배선 패턴(258c)을 통해 제1 칩 범프(280)들 중 다른 일부와 연결될 수 있다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제1 전극 패턴(254)은 제2 전극 패턴(256)보다 열전 냉각층(250)의 하면(250L)으로부터 이격된다.
예를 들어, 제1 전극 패턴(254)은 열전 냉각층(250)의 상면(250U)으로부터 노출될 수 있고, 제2 전극 패턴(256)은 열전 냉각층(250)의 하면(250L)으로부터 노출될 수 있다.
몇몇 실시예에서, 제1 레벨 배선 패턴(258a)들 중 일부는 열전 냉각층(250)의 하면(250L)을 따라 연장되어 제1 칩 범프(280)들 중 일부와 제2 전극 패턴(256)을 연결할 수 있다. 몇몇 실시예에서, 제1 전극 패턴(254)은 제1 레벨 배선 패턴(258a), 냉각층 비아 플러그(258b) 및 제2 레벨 배선 패턴(258c)을 통해 제1 칩 범프(280)들 중 다른 일부와 연결될 수 있다. 이를 통해, 제1 전극 패턴(254) 및 제2 전극 패턴(256)에 서로 다른 전압이 인가될 수 있다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제4 칩 범프(284)를 더 포함한다.
제4 칩 범프(284)는 제1 패키지 기판(100)과 제1 반도체 칩(200) 사이에 개재될 수 있다. 제4 칩 범프(284)는 제1 패키지 기판(100)과 제1 반도체 칩(200)을 전기적으로 연결할 수 있다. 몇몇 실시예에서, 제4 칩 범프(284)는 제1 칩 범프(280)들과 동일 레벨에서 형성될 수 있다.
제4 칩 범프(284)는 제2 전극 패턴(256)과 접속될 수 있다. 예를 들어, 제4 칩 범프(284)는 제2 기판 패드(135)와 제2 전극 패턴(256)을 연결할 수 있다. 제2 전극 패턴(256)과 접속되는 제4 칩 범프(284)는 발열 현상이 일어나는 제2 전극 패턴(256)에 추가적인 열전달 경로를 제공할 수 있다. 예를 들어, 제4 칩 범프(284)는 제2 전극 패턴(256)으로부터 제1 패키지 기판(100)을 향하는 방향(예컨대, -Z 방향)으로 추가적인 열전달 경로를 제공할 수 있다. 이를 통해, 열 방출 특성이 더욱 향상된 반도체 패키지가 제공될 수 있다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제5 칩 범프(286) 및/또는 제6 칩 범프(288)를 더 포함한다.
제5 칩 범프(286)는 제1 패키지 기판(100)과 제1 반도체 칩(200) 사이에 개재될 수 있다. 제5 칩 범프(286)는 제1 패키지 기판(100)과 제1 반도체 칩(200)을 전기적으로 연결할 수 있다. 몇몇 실시예에서, 제5 칩 범프(286)는 제1 칩 범프(280)들과 동일 레벨에서 형성될 수 있다.
제5 칩 범프(286)는 제1 전극 패턴(254)과 접속될 수 있다. 예를 들어, 제5 칩 범프(286)는 제2 기판 패드(135)와 제1 전극 패턴(254)을 연결할 수 있다. 제1 전극 패턴(254)과 접속되는 제5 칩 범프(286)는 제1 전극 패턴(254)에 전압을 인가할 수 있다. 예를 들어, 제5 칩 범프(286)는 냉각층 배선 구조체(258)를 통하지 않고 제1 전극 패턴(254)에 직접 전압을 인가할 수 있다.
제6 칩 범프(288)는 제1 패키지 기판(100)과 제1 반도체 칩(200) 사이에 개재될 수 있다. 제6 칩 범프(288)는 제1 패키지 기판(100)과 제1 반도체 칩(200)을 전기적으로 연결할 수 있다. 몇몇 실시예에서, 제6 칩 범프(288)는 제1 칩 범프(280)들과 동일 레벨에서 형성될 수 있다.
제6 칩 범프(288)는 제2 전극 패턴(256)과 접속될 수 있다. 예를 들어, 제6 칩 범프(288)는 제2 기판 패드(135)와 제2 전극 패턴(256)을 연결할 수 있다. 제2 전극 패턴(256)과 접속되는 제6 칩 범프(288)는 제2 전극 패턴(256)에 전압을 인가할 수 있다. 예를 들어, 제6 칩 범프(288)는 냉각층 배선 구조체(258)를 통하지 않고 제2 전극 패턴(256)에 직접 전압을 인가할 수 있다. 이를 통해, 제1 전극 패턴(254) 및 제2 전극 패턴(256)에 서로 다른 전압이 인가될 수 있다.
도시되지 않았으나, 제1 전극 패턴(254) 및 제2 전극 패턴(256) 중 하나는 제1 칩 범프(280)들 중 일부에 의해 전압이 인가될 수도 있음은 물론이다.
도 9는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 부분 확대도이다. 도 10은 도 9의 열전 냉각층을 설명하기 위한 평면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제1 전극 패턴(254)은 스페이싱(254o)을 포함한다.
제1 전극 패턴(254)이 스페이싱(254o)을 포함함에 따라, 제1 전극 패턴(254)은 평면적 관점에서 폐고리를 형성하지 않을 수 있다. 즉, 제1 전극 패턴(254)은 평면적 관점에서 복수의 제1 칩 범프(280)들을 완전히 둘러싸지 않을 수 있다.
몇몇 실시예에서, 제1 레벨 배선 패턴(258a)들 중 일부는 열전 냉각층(250)의 하면(250L)을 따라 연장되어 제1 칩 범프(280)들 중 일부와 제2 전극 패턴(256)을 연결할 수 있다. 몇몇 실시예에서, 제1 레벨 배선 패턴(258a)들 중 다른 일부는 열전 냉각층(250)의 하면(250L)을 따라 연장되어 제1 칩 범프(280)들 중 다른 일부와 제2 전극 패턴(256)을 연결할 수 있다. 이 때, 제2 전극 패턴(256)과 접속되는 제1 레벨 배선 패턴(258a)은 스페이싱(254o)을 관통하도록 배치될 수 있다. 이를 통해, 제1 전극 패턴(254) 및 제2 전극 패턴(256)에 서로 다른 전압이 인가될 수 있다.
도 11은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 도 12는 도 11의 R2 영역을 설명하기 위한 부분 확대도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 열전 냉각층(250)은 제1 반도체 칩(200)과 제2 반도체 칩들(300) 사이에 개재된다.
즉, 열전 냉각층(250)의 하면(250L)은 제1 반도체 칩(200)의 상면(200U)과 대향될 수 있다. 일례로, 냉각 물질층(252)은 제2 반도체 칩들(300)과 대향되는 제1 반도체 기판(210)의 상면(200U)을 덮을 수 있다.
몇몇 실시예에서, 제1 반도체 칩(200)은 제3 관통 비아(242)들을 더 포함할 수 있다. 제3 관통 비아(242)들은 제1 반도체 기판(210) 내에 배치될 수 있다. 제3 관통 비아(242)들은 각각 수직 방향(예컨대, Z 방향)으로 연장되어 제1 반도체 기판(210)을 관통할 수 있다.
제3 관통 비아(242)들 중 일부는 칩 배선 구조체(225)와 제1 전극 패턴(254)을 전기적으로 연결할 수 있고, 제3 관통 비아(242)들 중 다른 일부는 칩 배선 구조체(225)와 제2 전극 패턴(256)을 전기적으로 연결할 수 있다. 이를 통해, 제1 전극 패턴(254) 및 제2 전극 패턴(256)에 서로 다른 전압이 인가될 수 있다.
몇몇 실시예에서, 제1 관통 비아(240)는 제1 반도체 기판(210) 및 열전 냉각층(250)을 관통하여 칩 배선 구조체(225)와 제2 칩 범프(380)를 전기적으로 연결할 수 있다.
도 13은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 도 14는 도 13의 R3 영역을 설명하기 위한 부분 확대도이다. 도 15는 도 14의 열전 냉각층을 설명하기 위한 평면도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 내지 도 15를 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 열전 냉각층(250)은 수직 방향(예컨대, Z 방향)으로 연장되는 개구(250o)를 포함한다.
개구(250o)는 평면적 관점에서 제1 전극 패턴(254) 내에 배치될 수 있다. 복수의 제1 칩 범프(280)들은 열전 냉각층(250)의 개구(250o) 내에 배치될 수 있다. 즉, 열전 냉각층(250)은 전체적으로 복수의 제1 칩 범프(280)들의 측면을 둘러싸는 폐고리 형태일 수 있다.
복수의 제1 칩 범프(280)들은 열전 냉각층(250)의 개구(250o) 내에 배치됨에 따라, 열전 냉각층(250)은 제1 칩 범프(280)들과 제1 반도체 칩(200) 사이에 개재되지 않을 수 있다. 예를 들어, 복수의 제1 칩 범프(280)들은 열전 냉각층(250)을 통하지 않고 칩 배선 구조체(225)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제1 전극 패턴(254) 및 제2 전극 패턴(256)은 냉각 물질층(252)의 상면(250U)으로부터 노출될 수 있다. 몇몇 실시예에서, 제1 레벨 배선 패턴(258a)들 중 일부는 제1 언더필(290)의 상면 및/또는 열전 냉각층(250)의 상면(250U)을 따라 연장되어 제1 칩 범프(280)들 중 일부와 제1 전극 패턴(254)을 연결할 수 있다. 몇몇 실시예에서, 제2 전극 패턴(256)은 제1 레벨 배선 패턴(258a), 냉각층 비아 플러그(258b) 및 제2 레벨 배선 패턴(258c)을 통해 제1 칩 범프(280)들 중 다른 일부와 연결될 수 있다. 이를 통해, 제1 전극 패턴(254) 및 제2 전극 패턴(256)에 서로 다른 전압이 인가될 수 있다.
도 16은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 냉각 소자(400)를 더 포함한다.
냉각 소자(400)는 제2 반도체 칩들(300) 상에 배치될 수 있다. 냉각 소자(400)는 제2 반도체 칩들(300)로부터 멀어지는 방향(예컨대, Z 방향)의 열유속을 생성할 수 있다. 이를 통해, 수직 방향(예컨대, Z 방향)에서 추가적인 열전달 경로가 확보되어 열 방출 특성이 더욱 향상된 반도체 패키지가 제공될 수 있다.
냉각 소자(400)는 펠티에 소자(Peltier cooler), 히트 스프레더(heat spreader; 또는 히트 슬러그(heat slug)) 및 히트 싱크(heat sink) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 17은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 복수의 제2 반도체 칩들(300)은 상호 직접(directly) 본딩된다.
예를 들어, 제2 반도체 칩들(300)이 제2 칩 범프(380)에 의해 상호 연결되는 도 1의 반도체 패키지와 달리, 본 실시예에 따른 제2 반도체 칩들(300)은 직접 본딩(direct bonding) 방식에 의해 상호 연결될 수 있다. 이러한 경우에, 제2 반도체 칩들(300)은 서로 이격되지 않을 수 있다. 상기 직접 본딩 방식은 C2C(chip to chip; 또는 D2D(die to die)) 방식 또는 W2W(wafer to wafer) 방식을 포함할 수 있다. 상기 C2C 방식은 칩 단위로 적층하는 방식을 지칭할 수 있고, 상기 W2W 방식은 웨이퍼 단위로 적층한 후 다이싱(dicing) 공정을 통해 칩을 제조하는 방식을 지칭할 수 있다.
일례로, 상기 직접 본딩 방식은 하부 칩(예컨대, 302)의 최상부에 형성된 본딩 메탈(예컨대, 302의 제2 칩 패드(335))과 상부 칩의 최하부에 형성된 본딩 메탈(예컨대, 304의 제1 칩 패드(325))을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
다른 예로, 상기 직접 본딩 방식은 하부 칩의 최상부에 형성된 절연막(예컨대, 302의 제2 칩 보호층(330))과 상부 칩의 최하부에 형성된 절연막(예컨대, 304의 제1 칩 보호층(320))을 서로 부착하는 방식을 의미할 수 있다. 예컨대, 상기 절연막이 산화막(oxide)으로 형성된 경우, 상기 직접 본딩 방식은 산화막 본딩 방식일 수 있다.
도 18은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 19는 도 18의 I-I를 따라 절단한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18 및 도 19를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제2 패키지 기판(10), 로직 소자(20), 아날로그 소자(30)들, RF 소자(40), 수동 소자(50) 및 제2 몰딩 부재(90)를 포함한다.
아날로그 소자(30)들은 각각 도 1 내지 도 17을 참조하여 상술한 반도체 패키지들에 대응될 수 있다. 예를 들어, 아날로그 소자(30)들은 각각 도 1 내지 도 17을 참조하여 상술한 제1 패키지 기판(100), 제1 반도체 칩(200), 열전 냉각층(250) 및 제2 반도체 칩들(300)을 포함할 수 있다. 도 18에서, 아날로그 소자(30)들의 배치, 개수 등은 예시적인 것일 뿐이며, 이에 제한되는 것은 아니다.
제2 패키지 기판(10)은 예를 들어, 인쇄 회로 기판(PCB), 세라믹 기판 또는 인터포저(interposer)일 수 있다. 또는, 제2 패키지 기판(10)은 웨이퍼 레벨 패키지(WLP)용 기판 또는 패키지 레벨 패키지(PLP)용 기판일 수도 있다. 제2 패키지 기판(10)은 기판 베이스(110), 제1 기판 패드(125) 및 제2 기판 패드(135)를 포함할 수 있다.
제2 패키지 기판(10)이 인쇄 회로 기판인 경우, 제2 패키지 기판(10)은 기판 베이스, 상기 기판 베이스의 상면 및 하면에 각각 형성되는 패드들을 포함할 수 있다. 상기 패드들은 각각 상기 기판 베이스의 상면 및 하면을 덮는 솔더레지스트층에 의하여 노출될 수 있다. 또한, 상기 기판 베이스는 상기 패드들과 전기적으로 연결되는 도전 비아들 및 도전 배선들을 포함할 수 있다.
상기 기판 베이스는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 상기 기판 베이스는 FR4, 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제1 패키지 기판(100)은 제2 패키지 기판(10)의 상면 상에 배치될 수 있다. 제1 패키지 기판(100)은 제2 패키지 기판(10)과 전기적으로 연결될 수 있다. 예를 들어, 제2 패키지 기판(10)과 제1 패키지 기판(100) 사이에 복수의 기판 범프(15)들이 개재될 수 있다. 제1 패키지 기판(100)은 기판 범프(15)들을 통해 제2 패키지 기판(10)의 상면 상에 실장될 수 있다.
로직 소자(20)는 제1 패키지 기판(100)의 상면 상에 실장될 수 있다. 로직 소자(20)는 로직 반도체 칩일 수 있다. 예를 들어, 로직 소자(20)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 로직 소자(20)는 수평 방향(예컨대, X-Y 평면)에서 아날로그 소자(30)들로부터 이격될 수 있다.
몇몇 실시예에서, 제1 패키지 기판(100) 내의 도전 배선들 중 적어도 일부는 로직 소자(20)와 아날로그 소자(30)들을 전기적으로 연결할 수 있다. 예를 들어, 제1 패키지 기판(100)은 로직 소자(20)와 아날로그 소자(30)들을 전기적으로 연결하는 인터포저일 수 있다.
RF 소자(40)는 라디오 주파수의 전파를 송수신 하기 위한 안테나 소자일 수 있으며, 복수의 필터를 포함할 수 있다. RF 소자(40)는 3G 무선 통신 환경, 4G 무선 통신 환경 및 5G 무선 통신 환경 등과 같은 다양한 무선 통신 환경에서 동작 가능할 수 있다.
수동 소자(50)는 임피던스 매칭을 위한 임피던스 소자, 또는 노이즈 차단을 위한 MLCC(multi-layer ceramic capacitor) 등을 포함할 수 있다.
제2 몰딩 부재(90)는 제1 패키지 기판(100)의 상면 상에 형성될 수 있다. 제2 몰딩 부재(90)는 로직 소자(20) 및 아날로그 소자(30)들의 적어도 일부를 덮을 수 있다. 일례로, 제2 몰딩 부재(90)는 제1 패키지 기판(100)의 상면, 로직 소자(20)의 측면 및 아날로그 소자(30)들의 측면을 덮을 수 있다. 제2 몰딩 부재(90)는 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 20은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 19를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 20을 참조하면, 제2 반도체 칩들(300)은 로직 소자(20)의 상면 상에 적층된다.
예를 들어, 로직 소자(20)는 제4 관통 비아(25)를 포함할 수 있다. 제4 관통 비아(25)는 수직 방향(예컨대, Z 방향)으로 연장되어 로직 소자(20)를 관통할 수 있다. 제2 반도체 칩들(300)은 제4 관통 비아(25)를 통해 제1 패키지 기판(100)과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제1 패키지 기판(100)은 생략될 수도 있다. 이러한 경우에, 제2 반도체 칩들(300)은 제4 관통 비아(25)를 통해 제2 패키지 기판(10)과 접속될 수 있다.
몇몇 실시예에서, 열전 냉각층(250)은 로직 소자(20)의 표면(예를 들어, 로직 소자(20)의 하면 또는 로직 소자(20)의 상면) 상에 배치될 수 있다. 일례로, 열전 냉각층(250)은 로직 소자(20)의 하면 상에 부착될 수 있다. 로직 소자(20)의 표면 상에 배치되는 열전 냉각층(250)은 수평 방향(예컨대, X-Y 평면)의 열유속을 생성함으로써, 로직 소자(20) 주변에서 형성될 수 있는 핫스팟 영역에 대한 열 방출 특성을 향상시킬 수 있다. 이를 통해, 제품 신뢰성 및 성능이 향상된 반도체 패키지가 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 패키지 기판 110: 기판 베이스
120: 제1 기판 보호층 125: 제1 기판 패드
130: 제2 기판 보호층 135: 제2 기판 패드
200: 제1 반도체 칩 210: 제1 반도체 기판
220: 칩 배선층 225: 칩 배선 구조체
240: 제1 관통 비아 250: 열전 냉각층
252: 냉각 물질층 254: 제1 전극 패턴
256: 제2 전극 패턴 258: 냉각층 배선 구조체
280: 제1 칩 범프 290: 제1 언더필
300: 제2 반도체 칩들 310: 제2 반도체 기판
320: 제1 칩 보호층 325: 제1 칩 패드
330: 제2 칩 보호층 335: 제2 칩 패드
340: 제2 관통 비아 380: 제2 칩 범프
390: 제2 언더필 395: 제1 몰딩 부재

Claims (20)

  1. 제1 패키지 기판;
    상기 제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 패키지 기판과 상기 제1 반도체 칩 사이의 복수의 제1 칩 범프들;
    상기 제1 반도체 칩 상에 차례로 적층되는 복수의 제2 반도체 칩들;
    상기 제1 반도체 칩 상에, 상기 복수의 제2 반도체 칩들을 덮는 몰딩 부재; 및
    상기 제1 반도체 칩의 표면 상에 부착되는 열전 냉각층을 포함하되,
    상기 열전 냉각층은,
    상기 제1 반도체 칩의 표면을 따라 연장되는 냉각 물질층과,
    상기 냉각 물질층 내에, 평면적 관점에서 상기 복수의 제1 칩 범프들을 둘러싸는 제1 전극 패턴과,
    상기 냉각 물질층 내에, 평면적 관점에서 상기 제1 전극 패턴을 둘러싸는 제2 전극 패턴을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 전극 패턴 및 상기 제2 전극 패턴은 서로 다른 전위를 갖는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 열전 냉각층은, 상기 냉각 물질층 내에 상기 복수의 제1 칩 범프들과 접속되는 냉각층 배선 구조체를 더 포함하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 냉각층 배선 구조체는 상기 제1 반도체 칩과 상기 복수의 제1 칩 범프들을 전기적으로 연결하는 반도체 패키지.
  5. 제 3항에 있어서,
    상기 냉각층 배선 구조체는 상기 제1 전극 패턴 및 상기 제2 전극 패턴 중 적어도 하나와 접속되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 반도체 칩은, 제1 반도체 기판과, 상기 복수의 제1 칩 범프들과 상기 제1 반도체 기판 사이에 개재되는 칩 배선층과, 상기 제1 반도체 기판을 관통하여 상기 칩 배선층과 접속되는 제1 관통 비아를 포함하는 반도체 패키지.
  7. 제 6항에 있어서,
    각각의 상기 제2 반도체 칩들은, 제2 반도체 기판과, 상기 제2 반도체 기판을 관통하는 제2 관통 비아와, 상기 제1 관통 비아와 상기 제2 관통 비아를 연결하는 제2 칩 범프를 포함하는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제1 반도체 칩은 로직 반도체 칩이고,
    각각의 상기 제2 반도체 칩들은 메모리 반도체 칩인 반도체 패키지.
  9. 제 1항에 있어서,
    상기 제1 패키지 기판이 실장되는 제2 패키지 기판과,
    상기 제1 패키지 기판 상의 로직 소자를 더 포함하되,
    상기 제1 패키지 기판은 상기 제1 반도체 칩과 상기 로직 소자를 전기적으로 연결하는 인터포저인 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상의 복수의 칩 범프들;
    상기 복수의 칩 범프들과 접속되는 반도체 칩; 및
    상기 반도체 칩의 표면을 따라 연장되는 냉각 물질층과, 상기 냉각 물질층 내에 평면적 관점에서 상기 복수의 칩 범프들을 둘러싸는 제1 전극 패턴과, 상기 냉각 물질층 내에 상기 복수의 칩 범프로부터 상기 제1 전극 패턴보다 이격되는 제2 전극 패턴을 포함하는 열전 냉각층을 포함하되,
    상기 제1 전극 패턴 및 상기 제2 전극 패턴은 서로 다른 전위를 갖는 반도체 패키지.
  11. 제 10항에 있어서,
    상기 제1 전극 패턴의 전위는 상기 제2 전극 패턴의 전위보다 낮은 반도체 패키지.
  12. 제 10항에 있어서,
    상기 냉각 물질층은 반도체막을 포함하는 반도체 패키지.
  13. 제 12항에 있어서,
    상기 냉각 물질층은 홀리 실리콘(holey Si)막을 포함하는 반도체 패키지.
  14. 제 10항에 있어서,
    상기 반도체 칩은, 반도체 기판과, 상기 복수의 칩 범프들과 상기 반도체 기판 사이에 개재되는 칩 배선층과, 상기 반도체 기판을 관통하여 상기 칩 배선층과 접속되는 제1 관통 비아를 포함하는 반도체 패키지.
  15. 제 14항에 있어서,
    상기 열전 냉각층은 상기 복수의 칩 범프들과 상기 칩 배선층 사이에 개재되는 반도체 패키지.
  16. 제 14항에 있어서,
    상기 반도체 기판은 상기 칩 배선층과 상기 열전 냉각층 사이에 개재되는 반도체 패키지.
  17. 제 16항에 있어서,
    상기 반도체 칩은, 상기 반도체 기판을 관통하여 상기 칩 배선층과 상기 열전 냉각층을 연결하는 제2 관통 비아를 더 포함하는 반도체 패키지.
  18. 제 10항에 있어서,
    상기 열전 냉각층은 상기 패키지 기판과 상기 반도체 칩 사이에 개재되고,
    상기 열전 냉각층은 상기 패키지 기판의 상면과 교차하는 수직 방향으로 연장되는 개구를 포함하고,
    상기 복수의 칩 범프들은 상기 개구 내에 배치되는 반도체 패키지.
  19. 제 18항에 있어서,
    상기 열전 냉각층은, 상기 패키지 기판과 상기 냉각 물질층 사이에 개재되는 접착층을 더 포함하는 반도체 패키지.
  20. 패키지 기판;
    상기 패키지 기판 상의 복수의 칩 범프들;
    반도체 기판과, 상기 복수의 칩 범프들과 상기 반도체 기판을 전기적으로 연결하는 칩 배선층과, 상기 반도체 기판을 관통하여 상기 칩 배선층과 접속되는 관통 비아를 포함하는 반도체 칩; 및
    상기 복수의 칩 범프들과 상기 칩 배선층 사이에 개재되는 열전 냉각층을 포함하되,
    상기 열전 냉각층은,
    상기 패키지 기판과 대향되는 상기 칩 배선층의 하면을 따라 연장되는 냉각 물질층과,
    상기 냉각 물질층 내에, 상기 복수의 칩 범프들 중 적어도 일부와 상기 칩 배선층을 전기적으로 연결하는 냉각층 배선 구조체와,
    상기 냉각 물질층 내에, 평면적 관점에서 상기 복수의 칩 범프들을 둘러싸는 제1 전극 패턴과,
    상기 냉각 물질층 내에, 상기 복수의 칩 범프로부터 상기 제1 전극 패턴보다 이격되는 제2 전극 패턴을 포함하는 반도체 패키지.
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