CN115312474A - 半导体封装件 - Google Patents

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chip
semiconductor
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layer
substrate
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金泰焕
金载春
吴琼硕
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体封装件。所述半导体封装件包括：第一封装件基底；第一半导体芯片，在第一封装件基底上；多个第一芯片凸块，在第一封装件基底与第一半导体芯片之间；多个第二半导体芯片，顺序地堆叠在第一半导体芯片上；模制构件，覆盖所述多个第二半导体芯片，在第一半导体芯片上；和热电冷却层，附接到第一半导体芯片的表面上。热电冷却层包括：冷却材料层，沿着第一半导体芯片的表面延伸；第一电极图案，当在平面图中观察所述半导体封装件时围绕所述多个第一芯片凸块被布置的区域，在冷却材料层中；和第二电极图案，当在平面图中观察半导体封装件时围绕第一电极图案，在冷却材料层中。

Description

半导体封装件
本申请要求于2021年5月6日提交的第10-2021-0058697号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体封装件。更具体地，本发明构思涉及包括热电冷却层的半导体封装件。
背景技术
随着用户的需求和电子工业的快速发展，电子装置变得更小、更轻且更多功能，并且电子装置中使用的半导体封装件也期望更小、更轻且更多功能。为此，通过将多个半导体芯片集成到单个半导体封装件中，可增加半导体封装件的容量和多功能，同时显著减小半导体封装件的尺寸。
另一方面，为了实现半导体封装件的高容量，需要堆叠比以前更多的半导体芯片。然而，在这种情况下，半导体芯片的热辐射特性劣化，并且出现性能受温度限制的问题。因此，需要一种有效地消散从半导体芯片产生的热的方法。
发明内容
本发明构思的方面提供了一种具有改善的产品可靠性和性能的半导体封装件。
然而，本发明构思的方面不限于这里阐述的方面。通过参照下面给出的本发明构思的详细描述，本发明构思的上面和其他方面对于本发明构思所属领域的普通技术人员将变得更加明显。
根据本发明构思的一方面，提供了一种半导体封装件，包括：第一封装件基底；第一半导体芯片，在第一封装件基底上；多个第一芯片凸块，在第一封装件基底与第一半导体芯片之间；多个第二半导体芯片，顺序地堆叠在第一半导体芯片上；模制构件，覆盖所述多个第二半导体芯片，在第一半导体芯片上；和热电冷却层，附接到第一半导体芯片的表面上，其中，热电冷却层包括：冷却材料层，沿着第一半导体芯片的表面延伸；第一电极图案，在冷却材料层中，当在平面图中观察所述半导体封装件时围绕所述多个第一芯片凸块被布置的区域；和第二电极图案，在冷却材料层中，当在平面图中观察所述半导体封装件时围绕第一电极图案。
根据本发明构思的一方面，提供了一种半导体封装件，包括：封装件基底；多个芯片凸块，在封装件基底上；半导体芯片，连接到所述多个芯片凸块；和热电冷却层，包括：冷却材料层，沿着半导体芯片的表面延伸；第一电极图案，在冷却材料层中，当在平面图中观察半导体封装件时围绕所述多个芯片凸块被布置的区域，和第二电极图案，在冷却材料层中，比第一电极图案更远离所述多个芯片凸块被形成的区域。第一电极图案和第二电极图案具有彼此不同的电势。
根据本发明构思的一方面，提供了一种半导体封装件，包括：封装件基底；多个芯片凸块，在封装件基底上；半导体芯片，包括：半导体基底、芯片布线层和贯穿过孔，芯片布线层将所述多个芯片凸块电连接到半导体基底，贯穿过孔穿透半导体基底并且连接到芯片布线层；和热电冷却层，被置于芯片布线层与所述多个芯片凸块被布置的区域之间。热电冷却层包括：冷却材料层，沿着芯片布线层的面向封装件基底的下表面延伸；冷却层布线结构，被布置在冷却材料层中，将所述多个芯片凸块中的至少一些芯片凸块电连接到芯片布线层；第一电极图案，在冷却材料层中，当在平面图中观察所述半导体封装件时围绕所述多个芯片凸块被布置的区域；和第二电极图案，在冷却材料层中，比第一电极图案更远离所述多个芯片凸块被布置的区域。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上面和其他方面以及特征将变得更加明显，其中：
图1是用于说明根据一些实施例的半导体封装件的截面图。
图2是用于说明图1的区域R1的局部放大图。
图3是用于说明图2的热电冷却层(thermoelectric cooling layer)的平面图。
图4至图8是用于说明根据一些实施例的半导体封装件的各种局部放大图。
图9是用于说明根据一些实施例的半导体封装件的局部放大图。
图10是用于说明图9的热电冷却层的平面图。
图11是用于说明根据一些实施例的半导体封装件的截面图。
图12是用于说明图11的区域R2的局部放大图。
图13是用于说明根据一些实施例的半导体封装件的截面图。
图14是用于说明图13的区域R3的局部放大图。
图15是用于说明图14的热电冷却层的平面图。
图16是用于说明根据一些实施例的半导体封装件的截面图。
图17是用于说明根据一些实施例的半导体封装件的截面图。
图18是用于说明根据一些实施例的半导体封装件的平面图。
图19是沿图18的I-I截取的截面图。
图20是用于说明根据一些实施例的半导体封装件的截面图。
具体实施方式
尽管这里使用术语(诸如，第一和第二)来描述各种元件或组件，但是这些元件或组件不受这样的术语的限制。这些术语仅用于将单个元件或组件与其他元件或组件区分开。因此，在本发明构思的技术构思内，下面描述的第一元件或组件可以是第二元件或组件。
以下，将参照图1至图20描述根据一些示例性实施例的半导体封装件。
图1是用于说明根据一些实施例的半导体封装件的截面图。图2是用于说明图1的区域R1的局部放大图。图3是用于说明图2的热电冷却层的平面图。
参照图1至图3，根据一些实施例的半导体封装件包括第一封装件基底100、多个第一芯片凸块280、第一半导体芯片200、热电冷却层250、多个第二半导体芯片300和第一模制构件(或第一成型构件，first molding member)395。
第一封装件基底100可以是例如印刷电路板(PCB)、陶瓷基底或中介体(interposer)。在一些实施例中，第一封装件基底100可以是用于晶片级封装(wafer levelpackage，WLP)的基底或用于面板级封装(PLP)的基底。第一封装件基底100可包括基底基体(substrate base)110、第一基底焊盘(或称为垫，pad)125和第二基底焊盘135。
基底基体110可包括绝缘膜(诸如，塑料材料或陶瓷材料)和放置在绝缘膜内部的导电过孔和导电布线，或可由绝缘膜(诸如，塑料材料或陶瓷材料)和布置在绝缘膜内部的导电过孔和导电布线形成。稍后将描述的第一基底焊盘125和第二基底焊盘135可通过导电过孔和导电布线电连接。
当第一封装件基底100是中介体时，基底基体110可包括半导体膜(例如，硅膜)。例如，基底基体110可由硅晶片形成。
第一基底焊盘125可从第一封装件基底100的下表面暴露(即，暴露在第一封装件基底100的下表面处)。例如，可形成覆盖基底基体110的下表面的第一基底保护层120。第一基底焊盘125可从第一基底保护层120暴露。第一基底保护层120可以是但不限于阻焊层(solder resist layer)。
第二基底焊盘135可从第一封装件基底100的上表面暴露。例如，可形成覆盖基底基体110的上表面的第二基底保护层130。第二基底焊盘135可从第二基底保护层130暴露。第二基底保护层130可以是但不限于阻焊层。
第一基底焊盘125和第二基底焊盘135中的每个可包括但不限于铜(Cu)、铍铜、镍(Ni)和不锈钢中的至少一种，或可由但不限于铜(Cu)、铍铜、镍(Ni)和不锈钢中的至少一种形成。第一基底焊盘125可以是在基底基体110的下表面涂覆有铜箔(Cu箔)之后图案化的电路布线中的由第一基底保护层120暴露的部分。第二基底焊盘135可以是在基底基体110的上表面涂覆有铜箔之后图案化的电路布线中的由第二基底保护层130暴露的部分。
多个第一芯片凸块280可被放置在第一封装件基底100的上表面上。第一芯片凸块280可电连接到第一封装件基底100。例如，第一芯片凸块280可分别与第二基底焊盘135接触。在一些实施例中，第一芯片凸块280和第二基底焊盘135可具有彼此相同的数目。第一芯片凸块280可以是例如锡球、凸块、UBM(凸块下金属层(under bump metallurgy))等。第一芯片凸块280可包括但不限于诸如锡(Sn)的金属或可由但不限于诸如锡(Sn)的金属形成。将理解，当元件被称为“连接”或“结合”到另一元件或在另一元件“上”时，它可直接连接或结合到另一元件或在另一元件上，或可存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件，或被称为“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在中间元件。
第一半导体芯片200可被放置在第一封装件基底100的上表面上。第一半导体芯片200可电连接到第一封装件基底100。例如，多个第一芯片凸块280可被置于第一封装件基底100与第一半导体芯片200之间。第一半导体芯片200可通过第一芯片凸块280被安装在第一封装件基底100的上表面上。第一半导体芯片200可通过倒装芯片键合方法(flip chipbonding method)被安装在第一封装件基底100上，但不限于此。
在一些实施例中，第一半导体芯片200可包括第一半导体基底210、芯片布线层220和225以及第一贯穿过孔240。尽管未示出，但是第一半导体芯片200可包括将在下面描述的连接到第一芯片凸块280或第二芯片凸块380的芯片焊盘。
第一半导体基底210可以是例如体硅(bulk silicon)或SOI(绝缘体上硅(silicon-on-insulator))。第一半导体基底210可以是硅基底或可包括其他物质(例如，硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓)。在一些实施例中，第一半导体基底210可具有形成在基底基体上的外延层。
第一半导体基底210可包括面向第一封装件基底100的前侧(即，当第一半导体基底210附接到第一封装件基底100时的底侧)和与前侧相对的后侧(即，当第一半导体基底210附接到第一封装件基底100时的顶侧)。第一半导体基底210的前侧可以是形成有半导体元件层的有源表面(active surface)。半导体元件层可包括各种微电子元件(例如，MOSFET(金属氧化物半导体场效应晶体管)(诸如，CMOS晶体管(互补金属绝缘体半导体晶体管))、系统LSI(大规模集成)、闪存、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RERAM)或图像传感器(诸如，CIS(CMOS成像传感器)、MEMS(微机电系统)、有源元件、无源元件等)。
芯片布线层220和225可被放置在第一半导体基底210的前侧上。例如，芯片布线层220和225可被置于第一封装件基底100与第一半导体基底210之间。芯片布线层220和225可将第一封装件基底100电连接到第一半导体基底210。例如，芯片布线层220和225可包括覆盖第一半导体基底210的前侧的芯片间布线绝缘膜220和芯片间布线绝缘膜220中的芯片布线结构225。芯片布线结构225可包括具有多层结构(即，多级结构)的芯片布线图案225a和与芯片布线图案225a互连的芯片过孔插头225b。第一半导体基底210的半导体元件层可通过芯片布线结构225电连接到第一封装件基底100或第一芯片凸块280。在图2中，芯片布线图案225a和芯片过孔插头225b的布置和数量仅是示例性的，并且不限于此。
芯片布线结构225可包括例如导电膜和置于导电膜与芯片间布线绝缘膜220之间的阻隔膜。芯片布线结构225的导电膜可包括但不限于例如钨(W)、铝(Al)和铜(Cu)中的至少一种，或可由但不限于例如钨(W)、铝(Al)和铜(Cu)中的至少一种形成。芯片布线结构225的阻隔膜可包括但不限于例如钛(Ti)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)中的至少一种，或可由但不限于例如钛(Ti)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)中的至少一种形成。
第一贯穿过孔240可被放置在第一半导体基底210内部。第一贯穿过孔240在与第一封装件基底100的上表面相交的垂直方向(例如，Z方向)上延伸，并且可穿透第一半导体基底210。此外，第一贯穿过孔240可连接到芯片布线层220和225。因此，第一贯穿过孔240可将芯片布线层220和225电连接到将在下面描述的第二半导体芯片300。
第一贯穿过孔240可包括例如在垂直方向(例如，Z方向)上延伸的柱状导电膜，和置于导电膜与第一半导体基底210之间的阻隔膜。第一贯穿过孔240的导电膜可包括但不限于铜合金(诸如，Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe和CuW、W、W合金、Ni、Ru和Co)中的至少一种，或可由但不限于例如铜合金(诸如，Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、Cure和CuW、W、W合金、Ni、Ru和Co)中的至少一种形成。第一贯穿过孔240的阻隔膜可包括但不限于例如钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)、铷(Ru)、钴(Co)、锰(Mn)、氮化钨(WN)、镍(Ni)和硼化镍(NiB)中的至少一种，或可由但不限于例如钛、氮化钛、钽或氮化钽、铷、钴、锰、氮化钨、镍和硼化镍中的至少一种形成。
第一贯穿过孔240还可包括置于阻隔膜与第一半导体基底210之间的绝缘膜。第一贯穿过孔240的绝缘膜可包括但不限于例如氧化物膜、氮化物膜、碳化物膜、聚合物或它们的组合中的至少一种，或可由但不限于例如氧化物膜、氮化物膜、碳化物膜、聚合物或它们的组合中的至少一种形成。
在一些实施例中，第一底部填充(underfill)290可形成在第一封装件基底100与第一半导体芯片200之间。第一底部填充290可填充第一封装件基底100与第一半导体芯片200之间的区域。第一底部填充290可将第一半导体芯片200固定到第一封装件基底100上，以防止第一半导体芯片200的破损等。此外，第一底部填充290可覆盖第一芯片凸块280中的每个的侧表面。在一些实施例中，第一底部填充290可填充两个相邻第一芯片凸块280之间的空间。第一底部填充290可包括但不限于绝缘聚合材料(诸如，EMC(环氧模制化合物(oxymolding compound)))，或可由但不限于绝缘聚合材料(诸如，EMC)形成。
在一些实施例中，第一半导体芯片200可以是逻辑半导体芯片。例如，第一半导体芯片200可以是但不限于CPU(中央处理单元)、GPU(图形处理单元)、FPGA(现场可编程门阵列)、数字信号处理器、加密处理器、微处理器、微控制器和应用处理器(AP)(诸如，ASIC(专用IC))。
热电冷却层250可被放置在第一半导体芯片200的表面(例如，第一半导体芯片200的下表面200L)上。在一些实施例中，如图11所示，热电冷却层250可被放置在第一半导体芯片200的上表面200U上。热电冷却层250可通过利用珀耳帖效应(Peltier effect)来产生热通量。在一些实施例中，热电冷却层250可包括冷却材料层252、第一电极图案254和第二电极图案256。
冷却材料层252可附接到第一半导体芯片200的表面(例如，第一半导体芯片200的下表面200L或第一半导体芯片200的上表面200U)上。在一些实施例中，冷却材料层252可包括半导体膜(例如，硅膜)。例如，冷却材料层252可由硅晶片形成。包括半导体材料的冷却材料层252可通过例如D2W(晶圆(die to wafer))键合方法附接到第一半导体芯片200的表面。
在一些实施例中，冷却材料层252可包括以二维结构形成的硅膜。例如，冷却材料层252可包括多孔硅膜。多孔硅膜可包括在垂直方向(例如，Z方向)上延伸的多个孔。当冷却材料层252包括以二维结构形成的硅膜时，热导率可急剧降低以具有优异的热电性质(例如，可具有类似于Bi2Te3的水平的ZT值)。在一些实施例中，冷却材料层252的硅膜可以是多孔硅膜。
在一些实施例中，冷却材料层252可包括含有杂质的半导体膜(例如，硅膜)。作为示例，冷却材料层252可包括含有p型杂质(例如，硼(B)、铝(Al)等)的p型半导体材料。在一些实施例中，冷却材料层252可包括含有n型杂质(例如，磷(P)、砷(As)等)的n型半导体材料。在一些实施例中，冷却材料层252的半导体膜可以是掺杂有p型杂质的p型半导体材料或掺杂有n型杂质的n型半导体材料。
冷却材料层252的厚度TH1可以是例如约1μm至约100μm。在一些实施例中，冷却材料层252的厚度TH1可以是约1μm至约50μm。术语(诸如，“约”或“大约”)可反映仅以小的相对方式和/或以不显著改变某些元件的操作、功能或结构的方式变化的数量、大小、方向或布局。例如，从“约0.1至约1”的范围可包括范围(诸如，0.1周围的0％-5％偏差和1周围的0％-5％偏差)，特别是如果这种偏差保持与所列范围相同的效果。
第一电极图案254被放置在冷却材料层252中，并且可被接合到冷却材料层252。例如，第一电极图案254可接触冷却材料层252。第一电极图案254可形成为从平面视点(即，当在平面视点中观看时)围绕多个第一芯片凸块280。例如，如图3中所示，第一电极图案254可以是围绕多个第一芯片凸块280的闭环的形式。在一些实施例中，从平面视点来看，第一芯片凸块280可仅被布置在第一电极图案254的闭环内。
第二电极图案256被放置在冷却材料层252中，并且可被接合到冷却材料层252。例如，第二电极图案256可接触冷却材料层252。第二电极图案256可比第一电极图案254更远离多个第一芯片凸起280。例如，如图3中所示，第二电极图案256可具有围绕第一电极图案254的闭环形状。在一些实施例中，第二电极图案256可沿冷却材料层252的边缘延伸。在一些实施例中，从平面视点来看，第一芯片凸块280可仅被布置在第一电极图案254的闭环内，并且从平面视点来看，没有用于热电冷却层250与第一封装件基底100之间的连接的芯片凸块可被布置在第二电极图案256的闭环与第一电极图案254的闭环之间的区域中。
第一电极图案254和第二电极图案256可在平行于第一封装件基底100的上表面的水平方向(例如，X-Y平面)上彼此分开被放置。冷却材料层252的至少一部分可被置于第一电极图案254与第二电极图案256之间。
第一电极图案254可利用预定尺寸S11和S12被形成，以围绕多个第一芯片凸块280。例如，第一电极图案254在第一方向X上的尺寸S11可以是约1mm至约5mm，并且第一电极图案254在第二方向Y上的尺寸S12可以是约5mm至约15mm。在一些实施例中，第一电极图案254在第一方向X上的尺寸S11可以是约3mm至约5mm，并且第一电极图案254在第二方向Y上的尺寸S12可以是约9mm至约12mm。
第二电极图案256可利用预定尺寸S21和S22被形成，以围绕第一电极图案254。例如，第二电极图案256在第一方向X和第二方向Y上的尺寸S21和S22可分别为约10mm至约50mm。在一些实施例中，第二电极图案256在第一方向X和第二方向Y上的尺寸S21和S22可分别为约10mm至约15mm。
如图2中所示，第一电极图案254的厚度TH21和第二电极图案256的厚度TH22中的每个可小于冷却材料层252的厚度TH1。第一电极图案254的厚度TH21和第二电极图案256的厚度TH22中的每个可分别为例如约0.1μm至约10μm。在一些实施例中，第一电极图案254的厚度TH21和第二电极图案256的厚度TH22中的每个可以是约1μm至约2μm。在一些实施例中，第一电极图案254的厚度TH21和第二电极图案256的厚度TH22可彼此相同。
尽管第一电极图案254的厚度TH21和第二电极图案256的厚度TH22仅被示出为彼此相同，这仅是示例性的，并且厚度当然可彼此不同。第一电极图案254的宽度W1和第二电极图案256的宽度W2可彼此相同。这仅是示例性的，并且在一些实施例中，宽度W1和W2可彼此不同。
第一电极图案254和第二电极图案256中的每个可包括金属膜或可由金属膜形成。在一些实施例中，第一电极图案254和第二电极图案256中的每个可包括铜(Cu)和铝(Al)中的至少一种或可由铜(Cu)和铝(Al)中的至少一种形成。
在一些实施例中，第一电极图案254和第二电极图案256中的至少一个可从冷却材料层252暴露。作为示例，如图2中所示，第一电极图案254和第二电极图案256可从冷却材料层252的下表面250L暴露。
不同的电压可被施加到第一电极图案254和第二电极图案256。例如，第一电极图案254和第二电极图案256可具有彼此不同的电势。因此，热电冷却层250可通过利用珀耳帖效应在从第一电极图案254到第二电极图案256的方向上产生热通量。
在一些实施例中，由于第一电极图案254与第二电极图案256之间的电势差，冷却材料层252的传热介质可从第一电极图案254朝向第二电极图案256移动。根据传热介质的流动，热可从第一电极图案254移动到第二电极图案256。在第一电极图案254中可发生吸热现象，并且在第二电极图案256中可发生放热现象。由于第一电极图案254和第二电极图案256可在水平方向(例如，X-Y平面)上彼此间隔开，因此热电冷却层250可在水平方向(例如，X-Y平面)上产生热通量。
作为示例，冷却材料层252可包括半导体膜(例如，硅膜)，并且第一电极图案254的电势可低于第二电极图案256的电势。因此，冷却材料层252的传热介质(例如，自由电子)可从第一电极图案254朝向第二电极图案256移动，并且第一电极图案254的吸热现象和第二电极图案256的放热现象可被引起。在一些实施例中，可将负(-)电压施加到第一电极图案254，并且可将接地电压施加到第二电极图案256。
在一些实施例中，冷却材料层252可包括包含n型杂质(例如，磷(P)、砷(As)等)的n型半导体材料。在这种情况下，第一电极图案254的电势可低于第二电极图案256的电势。作为示例，可将负(-)电压施加到第一电极图案254，并且可将接地电压(或正(+)电压)施加到第二电极图案256。因此，冷却材料层252的电子可从第一电极图案254朝向第二电极图案256移动，并且第一电极图案254的吸热现象和第二电极图案256的放热现象可被引起。
在一些实施例中，冷却材料层252可包括包含p型杂质(例如，硼(B)、铝(Al)等)的p型半导体材料。在这种情况下，第一电极图案254的电势可高于第二电极图案256的电势。作为示例，可将正(+)电压施加到第一电极图案254，并且可将接地电压(或负(-)电压)施加到第二电极图案256。因此，冷却材料层252的传热介质(例如，孔)可从第一电极图案254朝向第二电极图案256移动，并且第一电极图案254的吸热现象和第二电极图案256的放热现象可被引起。
在一些实施例中，热电冷却层250可被置于第一封装件基底100与第一半导体芯片200之间。例如，热电冷却层250的上表面250U可面向第一半导体芯片200的下表面200L。在一些实施例中，热电冷却层250的上表面250U可接触第一半导体芯片200的下表面200L。作为示例，冷却材料层252可覆盖芯片布线层220和225的面向第一封装件基底100的下表面200L。在一些实施例中，冷却材料层252可接触芯片布线层220和225的下表面200L，并且可与第一封装件基底100相邻。冷却材料层252的上表面可与热电冷却层250的上表面250U对应。
在一些实施例中，热电冷却层250还可包括冷却层布线结构258。冷却层布线结构258可将第一封装件基底100电连接到第一半导体芯片200。例如，冷却层布线结构258可包括冷却层布线图案258a和258c以及冷却层过孔插头258b，冷却层布线图案258a和258c具有多层结构，冷却层过孔插头258b将冷却层布线图案258a和258c彼此互连。第一半导体芯片200的芯片布线结构225可通过冷却层布线结构258电连接到第一封装件基底100或第一芯片凸块280。在图2中，冷却层布线图案258a和258c和冷却层过孔插头258b的布置和数量仅是示例性的，并且不限于此。
在一些实施例中，第一芯片凸块280中的一些芯片凸块可将电压施加到第一电极图案254和第二电极图案256中的至少一个。
作为示例，冷却层布线图案258a和258c可包括连接到第一芯片凸块280中的一些芯片凸块的第一级布线图案。第一级布线图案可包括沿着热电冷却层250的下表面250L延伸的第一连接器图案258a，并且可将第一芯片凸块280中的一些芯片凸块连接到第一电极图案254。在一些实施例中，第一连接器图案258a可沿着热电冷却层250的下表面250L延伸以并排接触第一电极图案254，并且第一电极图案254可经由第一连接器图案258a电连接到第一芯片凸块280中的芯片凸块。在一些实施例中，第一电极图案254可经由第一连接器图案258a电连接到第一芯片凸块280中的两个或更多个芯片凸块。因此，可将电压施加到第一电极图案254。例如，可向电连接到第一级布线图案中的第一连接器图案258a的第一芯片凸块施加电压。第一连接器图案258a可接触接收施加到第一芯片凸块的电压的第一电极图案254。第一电极图案254和第一连接器图案258a可彼此并排接触。
作为示例，冷却层布线图案258a和258c可包括包含第二连接器图案258c的第二级布线图案，第二连接器图案258c比包括第一连接器图案258a的第一级布线图案更远离热电冷却层250的下表面250L。第二连接器图案258c可通过冷却层过孔插头258b被连接到第一级布线图案的布线图案258d。第二电极图案256可通过布线图案258d、冷却层过孔插头258b和第二级布线图案的第二连接器图案258c连接到第一芯片凸块280中的一些其他芯片凸块。在一些实施例中，第二连接器图案258c的一端可经由冷却层过孔插头258b电连接到第二电极图案256，并且第二连接器图案258c的另一端可经由冷却层过孔插头258b和布线图案258d电连接到第一芯片凸块280中的芯片凸块。布线图案258d可不电连接到第一电极图案254。在一些实施例中，第一芯片凸块280中的两个或更多个芯片凸块可经由第二连接器图案258c电连接到第二电极图案256。因此，可将与第一电极图案254的电压不同的电压施加到第二电极图案256。
多个第二半导体芯片300可堆叠在第一半导体芯片200的上表面200U上。第二半导体芯片300可电连接到第一半导体芯片200。例如，多个第二芯片凸块380可被置于第一半导体芯片200与第二半导体芯片300之间。第二半导体芯片300可通过第二芯片凸块380被安装在第一半导体芯片200的上表面200U上。第二半导体芯片300可通过倒装芯片键合方法被安装在第一半导体芯片200上，但不限于此。
在一些实施例中，每个第二半导体芯片300可包括第二半导体基底310、第一芯片焊盘325、第二芯片焊盘335和第二贯穿过孔340。尽管未示出，但每个第二半导体芯片300可包括上面使用第一半导体芯片200说明的半导体元件层、芯片布线层等。
第二半导体基底310可以是例如体硅或SOI(绝缘体上硅)。第二半导体基底310可以是硅基底。在一些实施例中，第二半导体基底310可以是包括其他物质(例如，硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓)的硅基底。在一些实施例中，第二半导体基底310可具有形成在基底基体上的外延层。
第一芯片焊盘325可从第二半导体芯片300的下表面暴露。例如，可形成覆盖第二半导体基底310的下表面的第一芯片保护层320。第一芯片焊盘325可从第一芯片保护层320暴露。
第二芯片焊盘335可从第二半导体芯片300的上表面暴露。例如，可形成覆盖第二半导体基底310的上表面的第二芯片保护层330。第二芯片焊盘335可从第二芯片保护层330暴露。
第一芯片保护层320和第二芯片保护层330可保护形成在第二半导体芯片300内部的半导体元件层或布线结构免受外部冲击或湿气。第一芯片保护层320和第二芯片保护层330中的每个可包括但不限于例如氮化硅、氧化硅和氮氧化硅中的至少一种，或可由但不限于例如氮化硅、氧化硅和氮氧化硅中的至少一种形成。
第一芯片焊盘325和第二芯片焊盘335中的每个可包括但不限于铜(Cu)、铍铜、镍(Ni)和不锈钢中的至少一种，或可由但不限于铜(Cu)、铍铜、镍(Ni)和不锈钢中的至少一种形成。
第二芯片凸块380可将堆叠的第二半导体芯片300彼此电连接。例如，第二芯片凸块380可与被放置在下部的第二半导体芯片(例如，302)的第二芯片焊盘335和被放置在上部的第二半导体芯片(例如，304)的第一芯片焊盘325接触。第二芯片凸块380可以是但不限于例如微凸块、UBM(凸块下金属层)等。
第二贯穿过孔340在垂直方向(例如，Z方向)上延伸，并且可穿透第二半导体基底310。此外，第二贯穿过孔340可将第一芯片焊盘325电连接到第二半导体芯片300的第二芯片焊盘335。因此，第二芯片凸块380和第二贯穿过孔340可将堆叠的第二半导体芯片300彼此电连接。
在一些实施例中，第二底部填充390可形成在第一半导体芯片200与第二半导体芯片300之间和堆叠的第二半导体芯片300之间。第二底部填充390填充第一半导体芯片200与第二半导体芯片300之间的区域和堆叠的第二半导体芯片300之间的区域。第二底部填充390可覆盖每个第二芯片凸块380中的侧表面。第二底部填充390可包括但不限于绝缘聚合材料(诸如，EMC)或可由但不限于绝缘聚合材料(诸如，EMC)形成。
在一些实施例中，第二半导体芯片300中的每个可以是存储器半导体芯片。例如，第二半导体芯片300可包括顺序堆叠在第一半导体芯片200上的存储器半导体芯片302、304、306和308。堆叠的存储器半导体芯片302、304、306和308的数量仅是示例性的，并且不限于此。存储器半导体芯片302、304、306和308中的每个可以是易失性存储器(诸如，DRAM(动态随机存取存储器)或SRAM(静态随机存取存储器))或非易失性存储器(诸如，闪存、PRAM(相变随机存取存储器)、MRAM(磁阻随机存取存储器)、FeRAM(铁电随机存取存储器)或RRAM(电阻随机存取存储器))。在一些实施例中，第二半导体芯片300可形成堆叠在第一半导体芯片200上的高带宽存储器(HBM)。
第一模制构件395可形成在第一封装件基底100的上表面上。第一模制构件395可覆盖第二半导体芯片300中的至少一些和第一半导体芯片200。作为示例，第一模制构件395可覆盖第一半导体芯片200的上表面和第二半导体芯片300的侧表面。在一些实施例中，第一模制构件395可具有与第一半导体芯片200的侧表面垂直对齐的侧表面，而不覆盖第一半导体芯片200的侧表面。
第一模制构件395可包括但不限于绝缘聚合材料(诸如，EMC)或可由但不限于绝缘聚合材料(诸如，EMC)形成。在一些实施例中，第一底部填充290和/或第二底部填充390可包括不同于第一模制构件395的物质。例如，第一底部填充290和第二底部填充390中的每个可包括具有优于第一模制构件395的流动性的绝缘物质或可由具有优于第一模制构件395的流动性的绝缘物质形成，以有效地填充狭窄空间。
为了实现半导体封装件的高容量，期望堆叠比之前更多的半导体芯片。然而，在这种情况下，半导体芯片的热辐射特性劣化，并且出现性能受温度限制的问题。作为示例，可形成热点区域HS，在热点区域中，热集中在其上安装有半导体芯片的芯片凸块(例如，第一芯片凸块280)上。这种热点区域HS可更严重，特别是在放置在堆叠的半导体芯片中的最下部的半导体芯片(例如，第一半导体芯片200)周围。
根据一些实施例的半导体封装件可通过包括热电冷却层250来改善热点区域HS中的热辐射特性。在一些实施例中，如上面描述，热电冷却层250可使用珀耳帖效应在从第一电极图案254朝向第二电极图案256的方向上产生热通量。因此，可提供能够选择性地改善特定区域(例如，热点区域HS)的热辐射特性的半导体封装件。
此外，如上面描述，热电冷却层250可在水平方向(例如，X-Y平面)上产生热通量。因此，热电冷却层250可改善特定区域(例如，热点区域HS)的热辐射特性，而不管在垂直方向(例如，Z方向)上堆叠的半导体芯片(例如，第二半导体芯片300)的数量如何。因此，可提供具有改善的产品可靠性和性能的半导体封装件。
图4至图8是用于说明根据一些实施例的半导体封装件的各种局部放大图。为了便于说明，将简要说明或省略上面使用图1至图3说明的内容的重复部分。
参照图4，根据一些实施例的半导体封装件还包括第三芯片凸块282。
第三芯片凸块282可被置于第一封装件基底100与第一半导体芯片200之间。第三芯片凸块282可将第一封装件基底100电连接到第一半导体芯片200。在一些实施例中，第三芯片凸块282可将第二基底焊盘135连接到冷却层布线结构258。在一些实施例中，第三芯片凸块282可与第一芯片凸块280以相同水平被形成。如这里所用，术语“相同水平”意指通过相同制造工艺的形成。
从平面视点来看，第三芯片凸块282可被置于第一电极图案254与第二电极图案256之间。例如，第三芯片凸块282可被放置在除了由多个第一芯片凸块280形成的热点区域HS之外的区域中。由于热电冷却层250可在从第一电极图案254朝向第二电极图案256的方向上产生热通量，因此从置于第一电极图案254与第二电极图案256之间的第三芯片凸块282产生的热也可有效地被辐射。在一些实施例中，第三芯片凸块282可经由第一级布线图案的第一连接器图案258a电连接到第一电极图案254。在一些实施例中，与示出的示例不同，第三芯片凸块282可不与第一级布线图案的第一连接器图案258a接触并且不电连接到第一电极图案254。
参照图5，在根据一些实施例的半导体封装件中，第一电极图案254比第二电极图案256更靠近热电冷却层250的下表面250L。
例如，第一电极图案254可从热电冷却层250的下表面250L暴露，并且第二电极图案256可从热电冷却层250的上表面250U暴露。
在一些实施例中，第一级布线图案可包括沿着热电冷却层250的下表面250L延伸的第一连接器图案258a。第一连接器图案258a可将第一芯片凸块280中的一些芯片凸块连接到第一电极图案254。例如，第一连接器图案258a可将第一电极图案254电连接到第一芯片凸块280中的芯片凸块。在一些实施例中，第一连接器图案258a和第一电极图案254可彼此并排接触。在一些实施例中，第一芯片凸块280中的两个或更多个芯片凸块可经由第一连接器图案258a电连接到第一电极图案254。在一些实施例中，第二电极图案256可通过第一级布线图案的布线图案258d、冷却层过孔插头258b和第二级布线图案的第二连接器图案258c连接到第一芯片凸块280中的一些其他芯片凸块。在一些实施例中，第二连接器图案258c的一端可连接到第二电极图案256，并且第二连接器图案258c的另一端可经由冷却层过孔插头258b和布线图案258d电连接到第一芯片凸块280中的芯片凸块。在一些实施例中，第二连接器图案258c的一端和第二电极图案256可彼此并排接触。
参照图6，在根据一些实施例的半导体封装件中，第一电极图案254比第二电极图案256更远离热电冷却层250的下表面250L。
例如，第一电极图案254可从热电冷却层250的上表面250U暴露，并且第二电极图案256可从热电冷却层250的下表面250L暴露。
在一些实施例中，第一级布线图案可包括沿着热电冷却层250的下表面250L延伸的第一连接器图案258a。第一连接器图案258a可将第一芯片凸块280中的一些芯片凸块连接到第二电极图案256。在一些实施例中，第一连接器图案258a的一端可连接到第二电极图案256，并且第一连接器图案258a的另一端可连接到第一芯片凸块280中的芯片凸块。在一些实施例中，第一连接器图案258a的一端和第二电极图案256可彼此并排接触。在一些实施例中，第一电极图案254可通过布线图案258d、冷却层过孔插头258b和第二级布线图案的第二连接器图案258c连接到第一芯片凸块280中的一些其他芯片凸块。在一些实施例中，第二连接器图案258c可并排接触第一电极图案254，并且可经由冷却层过孔插头258b和布线图案258d连接到第一芯片凸块280中的芯片凸块。因此，可将不同的电压施加到第一电极图案254和第二电极图案256。
参照图7，根据一些实施例的半导体封装件还包括第四芯片凸块284。
第四芯片凸块284可被置于第一封装件基底100与第一半导体芯片200之间。第四芯片凸块284可将第一封装件基底100电连接到第一半导体芯片200。在一些实施例中，第四芯片凸块284可在与第一芯片凸块280相同水平上形成。
第四芯片凸块284可连接到第二电极图案256。例如，第四芯片凸块284可连接第二基底焊盘135和第二电极图案256。连接到第二电极图案256的第四芯片凸块284可提供到第二电极图案256的附加的传热路径，在第二电极图案256中，放热现象发生。例如，第四芯片凸块284可在从第二电极图案256朝向第一封装件基底100的方向(例如，-Z方向)上提供附加的传热路径。因此，可提供具有进一步改善的热辐射特性的半导体封装件。
参照图8，根据一些实施例的半导体封装件还包括第五芯片凸块286和/或第六芯片凸块288。
第五芯片凸块286可被置于第一封装件基底100与第一半导体芯片200之间。第五芯片凸块286可将第一封装件基底100电连接到第一半导体芯片200。在一些实施例中，第五芯片凸块286可与第一芯片凸块280以相同水平被形成。
第五芯片凸块286可连接到第一电极图案254。例如，第五芯片凸块286可将第二基底焊盘135连接到第一电极图案254。连接到第一电极图案254的第五芯片凸块286可将电压施加到第一电极图案254。例如，第五芯片凸块286可将电压直接施加到第一电极图案254，而不经过冷却层布线结构258。
第六芯片凸块288可被置于第一封装件基底100与第一半导体芯片200之间。第六芯片凸块288可将第一封装件基底100电连接到第一半导体芯片200。在一些实施例中，第六芯片凸块288可与第一芯片凸块280以相同水平被形成。
第六芯片凸块288可连接到第二电极图案256。例如，第六芯片凸块288可连接第二基底焊盘135和第二电极图案256。连接到第二电极图案256的第六芯片凸块288可将电压施加到第二电极图案256。例如，第六芯片凸块288可将电压直接施加到第二电极图案256，而不经过冷却层布线结构258。因此，可将不同的电压施加到第一电极图案254和第二电极图案256。
尽管未示出，但是可通过第一芯片凸块280中的一些芯片凸块将电压施加到第一电极图案254和第二电极图案256中的一个。
图9是用于说明根据一些实施例的半导体封装件的局部放大图。图10是用于说明图9的热电冷却层的平面图。为了便于说明，将简要说明或省略上面使用图1至图8说明的内容的重复部分。
参照图9和图10，在根据一些实施例的半导体封装件中，第一电极图案254包括间隔(spacing)254o。
因为第一电极图案254包括间隔254o，所以从平面视点来看，第一电极图案254可不形成闭环。也就是说，从平面视点来看，第一电极图案254可不完全围绕多个第一芯片凸块280。
在一些实施例中，第一级布线图案可包括沿着热电冷却层250的下表面250L延伸的第一连接器图案258a-1。第一连接器图案258a-1可将第一芯片凸块280中的一些芯片凸块连接到第一电极图案254。第一级布线图案还可包括沿着热电冷却层250的下表面250L延伸的第二连接器图案258a-2。第二连接器图案258a-2可将第一芯片凸块280中的一些其它芯片凸块连接到第二电极图案256。连接到第二电极图案256的第二连接器图案258a-2可被放置为穿透第一电极图案254的间隔254o。在一些实施例中，第二连接器图案258a-2可延伸穿过第一电极图案254的间隔，而不接触第一电极图案254，以连接到第二电极图案256。因此，可将不同的电压施加到第一电极图案254和第二电极图案256。
图11是用于说明根据一些实施例的半导体封装件的截面图。图12是用于说明图11的区域R2的局部放大图。为了便于说明，将简要描述或省略上面使用图1至图10说明的内容的重复部分。
参照图11和图12，在根据一些实施例的半导体封装件中，热电冷却层250被置于第一半导体芯片200与第二半导体芯片300之间。
例如，热电冷却层250的下表面250L可面向第一半导体芯片200的上表面200U。作为示例，冷却材料层252可覆盖第一半导体基底210的面向第二半导体芯片300的上表面200U。
在一些实施例中，第一半导体芯片200还可包括第三贯穿过孔242。第三贯穿过孔242可被放置在第一半导体基底210内部。第三贯穿过孔242中的每个在垂直方向(例如，Z方向)上延伸，并且可穿透第一半导体基底210。
第三贯穿过孔242中的一些贯穿过孔可将芯片布线结构225电连接到第一电极图案254，并且第三贯穿过孔242中的一些其他贯穿过孔可将芯片布线结构225电连接到第二电极图案256。因此，可将不同的电压施加到第一电极图案254和第二电极图案256。
在一些实施例中，第一贯穿过孔240穿透第一半导体基底210和热电冷却层250，并且可将芯片布线结构225电连接到第二芯片凸块380。
图13是用于说明根据一些实施例的半导体封装件的截面图。图14是用于说明图13的区域R3的局部放大图。图15是用于说明图14的热电冷却层的平面图。为了便于说明，将简要描述或省略上面使用图1至图10说明的内容的重复部分。
参照图13至图15，在根据一些实施例的半导体封装件中，热电冷却层250包括在垂直方向(例如，Z方向)上延伸的开口250o。
从平面视点来看，开口250o可被放置在第一电极图案254内部。多个第一芯片凸块280可被放置在热电冷却层250的开口250o内部。也就是说，热电冷却层250可具有大致围绕多个第一芯片凸块280的侧表面的闭环形状。
当多个第一芯片凸块280被放置在热电冷却层250的开口250o中时，热电冷却层250可不被置于第一芯片凸块280与第一半导体芯片200之间。例如，多个第一芯片凸块280可电连接到芯片布线结构225，而不穿过热电冷却层250。
在一些实施例中，第一电极图案254和第二电极图案256可从冷却材料层252的上表面250U暴露。在一些实施例中，包括在芯片布线结构225中的第一连接器图案225c-1沿着第一底部填充290的上表面250U和热电冷却层250的上表面250U延伸，并且可将第一芯片凸块280中的一些芯片凸块连接到第一电极图案254。在一些实施例中，第二电极图案256可通过芯片过孔插头225b、布线图案225c-3和第二连接器图案225c-2连接到第一芯片凸块280中的一些其他芯片凸块。布线图案225c-3和第二连接器图案225c-2包括在芯片布线结构225中。因此，可将不同的电压施加到第一电极图案254和第二电极图案256。
在一些实施例中，热电冷却层250还可包括粘合层(adhesive layer)259。粘合层259可被置于第一封装件基底与冷却材料层252之间。冷却材料层252可通过粘合层259附接到第一封装件基底上。粘合层259可包括但不限于TIM(热界面材料)物质或可由但不限于TIM(热界面材料)物质形成。TIM物质可包括具有导热颗粒的单体或聚合物的树脂。例如，粘合层259可包括但不限于氧化铝(AlO)、氧化锌(ZnO)、热固性树脂和/或其组合中的至少一种或可由但不限于氧化铝(AlO)、氧化锌(ZnO)、热固性树脂和/或其组合中的至少一种形成。
图16是用于说明根据一些实施例的半导体封装件的截面图。为了便于说明，将简要说明或省略上面使用图1至图15说明的内容的重复部分。
参照图16，根据一些实施例的半导体封装件还包括冷却元件400。
冷却元件400可被放置在第二半导体芯片300上。冷却元件400可在远离第二半导体芯片300的方向(例如，Z方向)上产生热通量。因此，可提供这样的半导体封装件：在该半导体封装件中，确保附加的传热路径，并且在垂直方向(例如，Z方向)上进一步改善热辐射特性。
冷却元件400可包括但不限于珀耳帖冷却器、散热器(或散热块)和散热片中的至少一个或可以是但不限于珀耳帖冷却器、散热器(或散热块)和散热片中的至少一个。
图17是用于说明根据一些实施例的半导体封装件的截面图。为了便于说明，将简要描述或省略上面使用图1至图16说明的内容的重复部分。
参照图17，在根据一些实施例的半导体封装件中，多个第二半导体芯片300彼此直接键合。
例如，与其中第二半导体芯片300通过第二芯片凸块380互连的图1的半导体封装件不同，根据本实施例的第二半导体芯片300可通过直接键合方法直接互连。在这种情况下，第二半导体芯片300可不彼此间隔开。直接键合方法可包括C2C(芯片到芯片；或D2D(裸片到裸片))方法或W2W(晶片到晶片)方法。C2C方法可指示以芯片为单位堆叠的方法，并且W2W方法可指示在以晶片为单位堆叠之后通过切割工艺制造芯片的方法。
作为示例，上面描述的直接键合方法可意指将形成在下部芯片(例如，302)的最上部的键合金属(例如，302的第二芯片焊盘335)与形成在上部芯片的最下部的键合金属(例如，304的第一芯片焊盘325)电连接的方法。例如，当键合金属由铜(Cu)形成时，键合方法可以是Cu-Cu键合方法，并且键合金属也可由铝或钨形成。
作为另一示例，直接键合方法可意指附接形成在下部芯片的最上部的绝缘膜(例如，302的第二芯片保护层330)与形成在上部芯片的最下部的绝缘膜(例如，304的第一芯片保护层320)的方法。例如，当绝缘膜由氧化物膜形成时，直接键合方法也可以是氧化物膜键合方法。
图18是用于说明根据一些实施例的半导体封装件的平面图。图19是沿图18的I-I截取的横截面图。为了便于说明，将简要描述或省略上面使用图1至图17说明的内容的重复部分。
参照图18和图19，根据一些实施例的半导体封装件包括第二封装件基底10、逻辑元件20、模拟元件30、RF元件40、无源元件50和第二模制构件90。
模拟元件30可分别与上面参照图1至图17解释的半导体封装件对应。例如，模拟元件30可包括上面分别参照图1至图17说明的第一封装件基底100、第一半导体芯片200、热电冷却层250和第二半导体芯片300。在图18中，模拟元件30的布置、数量等仅是示例性的，并且不限于此。
第二封装件基底10可以是例如印刷电路板(PCB)、陶瓷基底或中介体。在一些实施例中，第二封装件基底10可以是用于晶片级封装(WLP)的基底或用于面板级封装(PLP)的基底。第二封装件基底10可包括基底基体110、第一基底焊盘125和第二基底焊盘135。
当第二封装件基底10是印刷电路板时，第二封装件基底10可包括基底基体和形成在基底基体的上表面和下表面中的每个上的焊盘。焊盘可通过分别覆盖基底基体的上表面和下表面的阻焊层暴露。基底基体还可包括电连接到焊盘的导电过孔和导电布线。
基底基体可由选自酚醛树脂、环氧树脂和聚酰亚胺中的至少一种物质构成。例如，基底基体可包括选自FR4、四官能聚酰亚胺、聚苯醚、环氧树脂/聚苯醚、BT(双马来酰亚胺三嗪)、聚醯胺短纤席材、氰酸酯、聚酰亚胺和液晶聚合物中的至少一种物质。
第一封装件基底100可被放置在第二封装件基底10的上表面上。第一封装件基底100可电连接到第二封装件基底10。例如，多个基底凸块15可被置于第二封装件基底10与第一封装件基底100之间。第一封装件基底100可通过基底凸块15安装在第二封装件基底10的上表面上。
逻辑元件20可被安装在第一封装件基底100的上表面上。逻辑元件20可以是逻辑半导体芯片。例如，逻辑元件20可以是但不限于CPU(中央处理单元)、GPU(图形处理单元)、FPGA(现场可编程门阵列)、数字信号处理器、加密处理器、微处理器、微控制器和诸如ASIC(专用IC)的应用处理器(AP)。
在一些实施例中，逻辑元件20可在水平方向(例如，X-Y平面)上与模拟元件30间隔开。
在一些实施例中，第一封装件基底100中的至少一些导电布线可将逻辑元件20电连接到模拟元件30。例如，第一封装件基底100可以是电连接逻辑元件20和模拟元件30的中介体。
RF元件40可以是用于发送和接收射频的无线电波的天线元件，并且可包括多个滤波器。RF元件40可在各种无线通信环境(诸如，3G无线通信环境、4G无线通信环境和5G无线通信环境)中操作。
无源元件50可包括用于阻抗匹配的阻抗元件、用于噪声隔离的MLCC(多层陶瓷电容器)等。
第二模制构件90可形成在第一封装件基底100的上表面上。第二模制构件90可覆盖逻辑元件20和模拟元件30中的至少一些。作为示例，第二模制构件90可覆盖第一封装件基底100的上表面、逻辑元件20的侧表面和模拟元件30的侧表面。第二模制构件90可包括但不限于绝缘聚合材料(诸如，EMC)或可由但不限于绝缘聚合材料(诸如，EMC)形成。
图20是用于说明根据一些实施例的半导体封装件的截面图。为了便于说明，将简要说明或省略上面使用图1至图19说明的内容的重复部分。
参照图20，第二半导体芯片300堆叠在逻辑元件20的上表面上。
例如，逻辑元件20可包括第四贯穿过孔25。第四贯穿过孔25可在垂直方向(例如，Z方向)上延伸以穿透逻辑元件20。第二半导体芯片300可通过第四贯穿过孔25电连接到第一封装件基底100。
在一些实施例中，可省略第一封装件基底100。在这种情况下，第二半导体芯片300可通过第四贯穿过孔25连接到第二封装件基底10。
在一些实施例中，热电冷却层250可被放置在逻辑元件20的表面(例如，逻辑元件20的下表面或逻辑元件20的上表面)上。作为示例，热电冷却层250可附接到逻辑元件20的下表面上。放置在逻辑元件20的表面上的热电冷却层250可在水平方向(例如，X-Y平面)上产生热通量，从而改善可在逻辑元件20周围形成的热点区域的热辐射特性。因此，可提供具有改善的产品可靠性和性能的半导体封装件。
虽然已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可在其中进行形式和细节上的各种改变。因此，期望本实施例在所有方面都被认为是说明性的而非限制性的，参考所附权利要求而不是前面的描述来指示本发明的范围。

Claims (20)

1.一种半导体封装件，包括：
第一封装件基底；
第一半导体芯片，在第一封装件基底上；
多个第一芯片凸块，在第一封装件基底与第一半导体芯片之间；
多个第二半导体芯片，顺序地堆叠在第一半导体芯片上；
模制构件，覆盖所述多个第二半导体芯片，在第一半导体芯片上；和
热电冷却层，附接到第一半导体芯片的表面上，
其中，热电冷却层包括：
冷却材料层，沿着第一半导体芯片的表面延伸；
第一电极图案，在冷却材料层中，当在平面图中观察所述半导体封装件时围绕所述多个第一芯片凸块被布置的区域；和
第二电极图案，在冷却材料层中，当在平面图中观察所述半导体封装件时围绕第一电极图案。
2.根据权利要求1所述的半导体封装件，
其中，第一电极图案和第二电极图案具有彼此不同的电势。
3.根据权利要求1所述的半导体封装件，
其中，热电冷却层还包括：冷却层布线结构，被布置在冷却材料层中并且连接到所述多个第一芯片凸块。
4.根据权利要求3所述的半导体封装件，
其中，冷却层布线结构将第一半导体芯片电连接到所述多个第一芯片凸块。
5.根据权利要求3所述的半导体封装件，
其中，冷却层布线结构连接到第一电极图案和第二电极图案中的至少一个。
6.根据权利要求1所述的半导体封装件，
其中，第一半导体芯片包括：
第一半导体基底；
芯片布线层，被置于第一半导体基底与所述多个第一芯片凸块被布置的区域之间；和
第一贯穿过孔，穿透第一半导体基底并且连接到芯片布线层。
7.根据权利要求6所述的半导体封装件，
其中，第二半导体芯片中的每个包括：
第二半导体基底；
第二贯穿过孔，穿透第二半导体基底；和
第二芯片凸块，将第一贯穿过孔连接到第二贯穿过孔。
8.根据权利要求1至7中的任一项所述的半导体封装件，
其中，第一半导体芯片是逻辑半导体芯片，和
其中，第二半导体芯片中的每个是存储器半导体芯片。
9.根据权利要求1至7中的任一项所述的半导体封装件，还包括：
第二封装件基底，第一封装件基底安装在第二封装件基底上；和
逻辑半导体芯片，在第一封装件基底上，
其中，第一封装件基底是将第一半导体芯片电连接到逻辑半导体芯片的中介体。
10.一种半导体封装件，包括：
封装件基底；
多个芯片凸块，在封装件基底上；
半导体芯片，连接到所述多个芯片凸块；和
热电冷却层，包括：冷却材料层，沿着半导体芯片的表面延伸；第一电极图案，位于冷却材料层中，当在平面图中观察所述半导体封装件时围绕所述多个芯片凸块被布置的区域；和第二电极图案，在冷却材料层中，比第一电极图案更远离所述多个芯片凸块被布置的区域，
其中，第一电极图案和第二电极图案具有彼此不同的电势。
11.根据权利要求10所述的半导体封装件，
其中，第一电极图案的电势低于第二电极图案的电势。
12.根据权利要求10所述的半导体封装件，
其中，冷却材料层包括：半导体膜。
13.根据权利要求12所述的半导体封装件，
其中，冷却材料层的半导体膜是多孔硅膜。
14.根据权利要求10所述的半导体封装件，
其中，半导体芯片包括：半导体基底、芯片布线层和第一贯穿过孔，芯片布线层被置于半导体基底与所述多个芯片凸块被布置的区域之间，第一贯穿过孔穿透半导体基底并且连接到芯片布线层。
15.根据权利要求14所述的半导体封装件，
其中，热电冷却层被置于芯片布线层与所述多个芯片凸块被布置的区域之间。
16.根据权利要求14所述的半导体封装件，
其中，半导体基底被置于芯片布线层与热电冷却层之间。
17.根据权利要求16所述的半导体封装件，
其中，半导体芯片还包括：第二贯穿过孔，穿透半导体基底并将芯片布线层连接到热电冷却层。
18.根据权利要求10所述的半导体封装件，
其中，热电冷却层被置于封装件基底与半导体芯片之间，
其中，热电冷却层包括：开口，在与封装件基底的上表面相交的垂直方向上延伸，并且
其中，所述多个芯片凸块被放置在所述开口中。
19.根据权利要求18所述的半导体封装件，其中，热电冷却层还包括：粘合层，被置于封装件基底与冷却材料层之间。
20.一种半导体封装件，包括：
封装件基底；
多个芯片凸块，在封装件基底上；
半导体芯片，包括：半导体基底、芯片布线层和贯穿过孔，芯片布线层将所述多个芯片凸块电连接到半导体基底，贯穿过孔穿透半导体基底并且连接到芯片布线层；和
热电冷却层，被置于芯片布线层与所述多个芯片凸块被布置的区域之间，
其中，热电冷却层包括：
冷却材料层，沿着芯片布线层的面向封装件基底的下表面延伸；
冷却层布线结构，被布置在冷却材料层中，将所述多个芯片凸块中的至少一些芯片凸块电连接到芯片布线层；
第一电极图案，在冷却材料层中，当在平面图中观察所述半导体封装件时围绕所述多个芯片凸块被布置的区域；和
第二电极图案，在冷却材料层中，比第一电极图案更远离所述多个芯片凸块被布置的区域。
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