KR20210135107A - 반도체 패키지 - Google Patents

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KR20210135107A
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최동주
백승덕
김영득
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 패키지는, 하부 반도체 기판, 하부 반도체 기판의 비활성면을 덮는 후면 보호층, 하부 반도체 기판과 후면 보호층을 관통하는 복수의 하부 관통 전극, 및 후면 보호층 상에 배치되는 복수의 후면 신호 패드와 복수의 후면 열 패드를 포함하는 하부 반도체 칩; 상부 반도체 기판, 상부 반도체 기판의 활성면 상의 배선 구조체, 배선 구조체를 덮으며 복수의 전면 오프닝을 가지는 전면 보호층, 및 복수의 전면 오프닝을 채우며 배선 구조체와 연결되는 복수의 신호 비아와 복수의 열 비아를 포함하는 상부 반도체 칩; 및 하부 반도체 칩과 상부 반도체 칩 사이에 배치되며, 복수의 후면 신호 패드와 복수의 신호 비아 사이를 연결하는 복수의 신호 범프 및 복수의 후면 열 패드와 복수의 열 비아 사이를 연결하는 복수의 열 범프;를 포함하되, 복수의 후면 신호 패드는 복수의 하부 관통 전극과 연결되고, 복수의 후면 열 패드의 하면의 모든 부분은 후면 보호층과 접한다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 구체적으로는 적층된 반도체 칩들을 가지는 반도체 패키지에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 반도체 패키지의 고집적화, 및 고속화 또한 요구되고 있다. 이를 위하여 적층된 반도체 칩들을 포함하는 복수의 반도체 칩을 가지는 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 신뢰성과 동작 안정성이 향상될 수 있는 적층된 반도체 칩들을 가지는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 하부 반도체 기판, 상기 하부 반도체 기판의 비활성면을 덮는 후면 보호층, 상기 하부 반도체 기판과 상기 후면 보호층을 관통하는 복수의 하부 관통 전극, 및 상기 후면 보호층 상에 배치되는 복수의 후면 신호 패드와 복수의 후면 열 패드를 포함하는 하부 반도체 칩; 상부 반도체 기판, 상기 상부 반도체 기판의 활성면 상의 배선 구조체, 상기 배선 구조체를 덮으며 복수의 전면 오프닝을 가지는 전면 보호층, 및 상기 복수의 전면 오프닝을 채우며 상기 배선 구조체와 연결되는 복수의 신호 비아와 복수의 열 비아를 포함하는 상부 반도체 칩; 및 상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 배치되며, 상기 복수의 후면 신호 패드와 상기 복수의 신호 비아 사이를 연결하는 복수의 신호 범프 및 상기 복수의 후면 열 패드와 상기 복수의 열 비아 사이를 연결하는 복수의 열 범프;를 포함하되, 상기 복수의 후면 신호 패드는 상기 복수의 하부 관통 전극과 연결되고, 상기 복수의 후면 열 패드의 하면의 모든 부분은 상기 후면 보호층과 접한다.
본 발명에 따른 반도체 패키지는, 제1 반도체 기판, 상기 제2 반도체 기판의 활성면 상의 제1 배선 구조체, 상기 제1 배선 구조체를 덮으며 복수의 제1 전면 오프닝을 가지는 제1 전면 보호층, 상기 제1 반도체 기판의 비활성면을 덮는 제1 후면 보호층, 및 상기 제1 반도체 기판과 상기 제1 후면 보호층의 관통하는 복수의 제1 관통 전극, 및 상기 제1 후면 보호층 상에 배치되는 복수의 제1 신호 패드와 복수의 제1 열 패드를 포함하는 제1 반도체 칩; 제2 반도체 기판, 상기 제2 반도체 기판의 활성면 상의 제2 배선 구조체, 상기 제2 배선 구조체를 덮으며 복수의 제2 전면 오프닝을 가지는 제2 전면 보호층, 상기 제2 반도체 기판의 비활성면을 덮는 제2 후면 보호층, 및 상기 제2 반도체 기판과 상기 제2 후면 보호층의 관통하는 복수의 제2 관통 전극, 상기 복수의 제2 전면 오프닝을 채우며 상기 제2 배선 구조체와 연결되는 복수의 신호 비아와 복수의 열 비아, 및 상기 제2 후면 보호층 상에 배치되는 복수의 제2 신호 패드와 복수의 제2 열 패드를 각각 포함하며, 상기 제1 반도체 칩 상에 수직 적층되는 복수개의 제2 반도체 칩; 및 상기 복수의 제1 및 제2 신호 패드와 상기 복수의 신호 비아 사이를 연결하는 복수의 신호 범프, 및 상기 복수의 제1 및 제2 열 패드와 상기 복수의 열 비아 사이를 연결하는 복수의 열 범프;를 포함하되, 상기 복수의 제1 신호 패드는 상기 복수의 제1 관통 전극과 연결되고, 상기 복수의 제2 신호 패드는 상기 복수의 제2 관통 전극과 연결되고, 상기 복수의 제1 열 패드의 하면의 모든 부분은 상기 제1 후면 보호층과 접하고, 상기 복수의 제1 열 패드의 하면의 모든 부분은 상기 제2 후면 보호층과 접한다.
본 발명에 따른 반도체 패키지는, 하부 반도체 기판, 상기 하부 반도체 기판의 비활성면을 덮는 후면 보호층, 및 상기 하부 반도체 기판과 상기 후면 보호층의 관통하는 복수의 하부 관통 전극, 및 상기 후면 보호층 상에 배치되는 복수의 후면 신호 패드와 복수의 후면 열 패드를 포함하는 하부 반도체 칩; 상부 반도체 기판, 상기 상부 반도체 기판의 활성면 상의 배선 구조체, 상기 배선 구조체를 덮으며 복수의 전면 오프닝을 가지는 전면 보호층, 및 상기 복수의 전면 오프닝을 채우며 상기 배선 구조체와 연결되며 각각 제1 수평 폭을 가지는 복수의 신호 비아와 각각 제2 수평 폭을 가지는 복수의 열 비아를 포함하는 상부 반도체 칩; 및 상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 배치되며, 상기 복수의 후면 신호 패드와 상기 복수의 신호 비아 사이를 연결하며 제1 피치를 가지고 배열되는 복수의 신호 범프 및 상기 복수의 후면 열 패드와 상기 복수의 열 비아 사이를 연결하며 상기 제1 피치보다 큰 제2 피치를 가지고 배열되는 복수의 열 범프;를 포함하되, 상기 복수의 후면 신호 패드는 상기 복수의 하부 관통 전극과 연결되고, 상기 복수의 후면 열 패드는, 상기 후면 보호층을 사이에 두고 상기 복수의 하부 관통 전극 및 상기 하부 반도체 기판과 이격된다.
본 발명에 따른 반도체 패키지는, 열 범프가 상부 반도체 칩의 열 비아를 통하여 최상단 배선 패턴과 연결될 수 있으므로, 상부 반도체 칩 내에서 발생하는 열을 열 범프를 통하여 상부 반도체 칩의 외부로 원활하게 방출시킬 수 있다. 또한, 열 범프는 하부 반도체 칩의 후면 열 패드와 접하므로, 상부 반도체 칩 내에서 발생하는 열을 열 범프 및 후면 열 패드를 통하여 하부 반도체 칩으로 전달할 수 있다.
또한, 열 범프는 상부 관통 전극 및 신호 범프와 연결되는 최상단 배선 패턴과 열 비아를 통하여 연결되므로, 상부 반도체 칩의 내부의 열을 원활하게 외부로 방출할 수 있다. 열 범프와 접하는 후면 열 패드는 후면 보호층을 사이에 두고 하부 관통 전극 및 하부 반도체 기판과 전기적으로 절연되므로, 열 범프에 의하여, 상부 반도체 칩과 하부 반도체 칩이 전기적으로 간섭되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 및 도 2b 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 포함하는 반도체 칩에 연결되는 범프들의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 3a 내지 도 3d 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지의 범프들을 나타내는 부분 단면도이다.
도 4a 내지 도 4d 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 포함하는 상부 반도체 칩을 하측에서 바라본 부분 평면도이다.
도 5a 내지 도 5d 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 포함하는 상부 반도체 칩을 하측에서 바라본 부분 평면도이다.
도 6a 내지 도 6d 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 포함하는 상부 반도체 칩을 하측에서 바라본 부분 평면도이다.
도 7은 본 발명의 일 실시 예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(1000)는 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)을 포함한다. 도 1에는 반도체 패키지(1000)가 4개의 제2 반도체 칩(200)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 패키지(1000)는 2개 이상의 제2 반도체 칩(200)을 포함할 수 있다. 일부 실시 예에서, 반도체 패키지(1000)는 4의 배수 개의 제2 반도체 칩(200)을 포함할 수 있다. 복수의 제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 적층될 수 있다. 반도체 패키지(1000)는 서브 반도체 패키지라고 호칭할 수 있다.
제1 반도체 칩(100)은 활성면에 제1 반도체 소자(112)가 형성된 제1 반도체 기판(110), 제1 반도체 기판(110)의 활성면 상에 형성되는 제1 배선 구조체(120), 및 제1 배선 구조체(120)와 연결되며 제1 반도체 칩(100)의 적어도 일부분을 관통하는 복수의 제1 관통 전극(130)을 포함한다.
반도체 패키지(1000) 내에서, 제1 반도체 칩(100)은 제1 반도체 기판(110)의 활성면이 하측을 향하고, 비활성면이 상측을 향하도록 배치될 수 있다. 따라서 본 명세서에서 별도로 언급하는 않는 경우, 반도체 패키지(1000)가 가지는 제1 반도체 칩(100)의 상면 및 하면 각각은 제1 반도체 기판(110)의 비활성면 및 활성면 각각이 향하는 측을 지칭한다. 단, 제1 반도체 칩(100)을 기준으로 설명할 때, 제1 반도체 기판(110)의 활성면이 향하는 제1 반도체 칩(100)의 하면은 제1 반도체 칩(100)의 전면이라 호칭할 수 있고, 비활성면이 향하는 제1 반도체 칩(100)의 상면은 제1 반도체 칩(100)의 후면이라 호칭할 수 있다.
제2 반도체 칩(200)은 활성면에 제2 반도체 소자(212)가 형성된 제2 반도체 기판(210), 및 제2 반도체 기판(210)의 활성면 상에 형성되는 제2 배선 구조체(220)를 포함한다.
제2 반도체 칩(200)은 제2 배선 구조체(220)와 연결되며 제2 반도체 칩(200)의 적어도 일부분을 관통하는 복수의 제2 관통 전극(230)을 더 포함할 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200)은 제2 관통 전극(230)을 포함하지 않을 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200)의 두께는, 나머지 제2 반도체 칩(200)의 두께보다 큰 값을 가질 수 있다.
반도체 패키지(1000) 내에서, 복수의 제2 반도체 칩(200) 각각은 활성면이 하측을 향하면서 제1 반도체 칩(100) 상에 수직 방향(Z 방향)을 따라서 순차적으로 적층될 수 있다. 따라서 본 명세서에서 별도로 언급하는 않는 경우, 반도체 패키지(1000)가 가지는 제2 반도체 칩(200)의 상면 및 하면 각각은 제2 반도체 기판(210)의 비활성면 및 활성면 각각이 향하는 측을 지칭한다. 단, 제2 반도체 칩(200)을 기준으로 설명할 때, 제2 반도체 기판(210)의 활성면이 향하는 제2 반도체 칩(200)의 하면은 제2 반도체 칩(200)의 전면이라 호칭할 수 있고, 비활성면이 향하는 제2 반도체 칩(200)의 상면은 제2 반도체 칩(200)의 후면이라 호칭할 수 있다.
제1 반도체 기판(110) 및 제2 반도체 기판(210)은 예를 들면, 실리콘(Si, silicon)과 같은 반도체 물질을 포함할 수 있다. 또는 제1 반도체 기판(110) 및 제2 반도체 기판(210)은 저머늄(Ge, germanium)과 같은 반도체 물질을 포함할 수 있다. 또는 제1 반도체 기판(110) 및 제2 반도체 기판(210)은 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 반도체 기판(110) 및 제2 반도체 기판(210) 각각은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 제1 반도체 기판(110) 및 제2 반도체 기판(210)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 제1 반도체 기판(110) 및 제2 반도체 기판(210)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제1 반도체 소자(112) 및 제2 반도체 소자(212) 각각은 다양한 종류의 복수의 개별 소자(individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제1 반도체 기판(110) 또는 제2 반도체 기판(210)의 상기 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 소자(112) 및 제2 반도체 소자(212) 각각은 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제1 반도체 기판(110) 및 제2 반도체 기판(210) 각각의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)은 예를 들면, 디램(dynamic random access memory, DRAM) 칩, 에스램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
일부 실시 예에서, 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)을 포함하는 반도체 패키지(1000)를 HBM(High Bandwidth Memory) DRAM 반도체 칩이라 호칭할 수 있다. 예를 들면, 제1 반도체 칩(100)은 직렬-병렬 변환 회로(serial-parallel conversion circuit)를 포함하며 복수의 제2 반도체 칩(200)의 제어를 위한 버퍼 칩일 수 있고, 복수의 제2 반도체 칩(200)은 DRAM 메모리 셀들을 포함하는 코어 칩일 수 있다. 일부 실시 예에서, 제1 반도체 칩(100)은 마스터 칩이라 호칭하고, 복수의 제2 반도체 칩(200) 각각은 슬레이브 칩이라 호칭할 수 있다.
제1 배선 구조체(120)는 복수의 제1 배선 패턴(122), 및 복수의 제1 배선 패턴(122)과 연결되는 복수의 제1 배선 비아(124)로 이루어질 수 있고, 제2 배선 구조체(220)는 복수의 제2 배선 패턴(222), 및 복수의 제2 배선 패턴(222)과 연결되는 복수의 제2 배선 비아(224)로 이루어질 수 있다. 제1 배선 구조체(120) 및 제2 배선 구조체(220)는 예를 들면, 알루미늄, 구리 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 일부 실시 예에서, 제1 배선 구조체(120) 및 제2 배선 구조체(220)는 배선용 배리어막 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어막은 Ti, Ta, Ru, Mn, Co, 또는 W과 같은 금속의 질화물이나 산화물로 이루어지거나, CoWP(Cobalt Tungsten Phosphide), CoWB(Cobalt Tungsten Boron), CoWBP(Cobalt Tungsten Boron Phosphide)와 같은 합금으로 이루어질 수 있다. 상기 배선용 금속층은 W, Al, Ti, Ta, Ru, Mn, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 복수의 제1 배선 패턴(122) 및 복수의 제2 배선 패턴(222) 각각은 약 0.5㎛ 이하의 두께를 가질 수 있다.
도 1에는 복수의 제1 배선 패턴(122) 및 복수의 제2 배선 패턴(222) 각각이 서로 동일한 수직 레벨에 위치하는 것으로 도시되었으나 이는 예시적인 것이며, 이에 한정되지 않는다. 제1 배선 구조체(120)는 서로 다른 수직 레벨들에 위치하는 제1 배선 패턴(122)들과 제1 배선 비아(124)를 가지는 다층 배선 구조일 수 있고, 제2 배선 구조체(220)는 서로 다른 수직 레벨에 위치하는 제2 배선 패턴(222)들과 제2 배선 비아(224)를 가지는 다층 배선 구조일 수 있다.
제1 반도체 칩(100)과 제2 반도체 칩(200) 각각은, 제1 배선 구조체(120) 및 제2 배선 구조체(220)를 감싸는 배선간 절연층을 포함할 수 있다. 일부 실시 예에서, 제1 배선 구조체(120) 및 제2 배선 구조체(220)가 다층 배선 구조인 경우, 상기 배선간 절연층은 제1 배선 구조체(120) 및 제2 배선 구조체(220) 각각의 다층 배선 구조에 대응하여 복수의 절연층이 적층된 다층 구조를 가질 수 있다.
제1 반도체 칩(100)은, 상면에 배치되어 제1 반도체 기판(110)의 비활성면을 덮는 제1 후면 보호층(150), 및 하면에 배치되어 제1 배선 구조체(120)의 일부분을 덮는 제1 전면 보호층(140)을 더 포함할 수 있다.
복수의 제2 반도체 칩(200)은, 상면에 배치되어 제2 반도체 기판(210)의 비활성면을 덮는 제2 후면 보호층(250), 및 하면에 배치되어 제2 배선 구조체(220)의 일부분을 덮는 제2 전면 보호층(240)을 더 포함할 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200)은 제2 후면 보호층(250)을 포함하지 않을 수 있다.
제1 전면 보호층(140) 및 제2 전면 보호층(240)은 예를 들면, 산화물, 질화물, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 전면 보호층(140) 및 제2 전면 보호층(240)은 PSPI(Photosensitive Polyimide)로부터 형성된 폴리머로 이루어질 수 있다. 일부 실시 예에서, 제1 전면 보호층(140) 및 제2 전면 보호층(240)은 적어도 2개의 절연층이 적층된 다층 구조를 가질 수 있다. 예를 들면, 제1 전면 보호층(140) 및 제2 전면 보호층(240)은 질화물로 이루어지는 층과 PSPI로부터 형성되는 층이 적층된 다층 구조를 가질 수 있다. 또는 예를 들면, 제1 전면 보호층(140) 및 제2 전면 보호층(240)은 질화물로 이루어지는 층과 TEOS로 이루어지는 층이 적층된 다층 구조를 가질 수 있다. 예를 들면, 제1 전면 보호층(140) 및 제2 전면 보호층(240)은 수㎛의 두께를 가질 수 있다. 일부 실시 예에서, 제1 전면 보호층(140) 및 제2 전면 보호층(240)은 약 2㎛ 내지 약 5㎛의 두께를 가질 수 있다.
제1 후면 보호층(150) 및 제2 후면 보호층(250)은 예를 들면, 산화물, 질화물, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 제1 후면 보호층(150) 및 제2 후면 보호층(250)은 스핀 코팅 공정 또는 스프레이 공정에 의해 형성되는 폴리머로 이루어질 수 있다.
제1 전면 보호층(140)은 제1 배선 구조체(120)의 일부분을 노출시키는 복수의 제1 전면 오프닝(140O)을 가질 수 있다. 제2 전면 보호층(240)은 제2 배선 구조체(220)의 일부분을 노출시키는 복수의 제2 전면 오프닝(240O)을 가질 수 있다.
제1 후면 보호층(150)은 복수의 제1 후면 오프닝(150O)을 가질 수 있다. 제2 후면 보호층(250)은 복수의 제2 후면 오프닝(250O)을 가질 수 있다.
복수의 제1 관통 전극(130) 각각은 제1 배선 구조체(120)와 연결되며, 제1 반도체 기판(110) 및 제1 후면 보호층(150)을 관통하여 제1 반도체 칩(100)의 상면, 즉 제1 반도체 칩(100)의 후면까지 연장될 수 있다. 복수의 제1 관통 전극(130) 각각은 복수의 제1 후면 오프닝(150O)을 통하여 제1 후면 보호층(150)을 관통할 수 있다. 복수의 제2 관통 전극(230) 각각은 제2 배선 구조체(220)와 연결되며, 제2 반도체 기판(210) 및 제2 후면 보호층(250)을 관통하여 제2 반도체 칩(200)의 상면, 즉 제2 반도체 칩(200)의 후면까지 연장될 수 있다. 복수의 제2 관통 전극(230) 각각은 복수의 제2 후면 오프닝(250O)을 통하여 제2 후면 보호층(250)을 관통할 수 있다.
제1 관통 전극(130) 및 제2 관통 전극(230)은 TSV(Through Silicon Via)로 형성될 수 있다. 제1 관통 전극(130) 및 제2 관통 전극(230) 각각은 제1 반도체 기판(110) 및 제2 반도체 기판(210) 각각을 관통하는 도전성 플러그와 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 플러그는 원기둥 형상을 가질 수 있고, 상기 도전성 배리어막은 상기 도전성 플러그의 측벽을 포위하는 실린더 형상을 가질 수 있다. 제1 관통 전극(130)과 제1 반도체 기판(110) 사이, 및 제2 관통 전극(230)과 제2 반도체 기판(210) 사이에는 비아 절연막이 개재되어 제1 관통 전극(130) 및 제2 관통 전극(230)의 측벽을 포위할 수 있다. 제1 관통 전극(130) 및 제2 관통 전극(230)은 비아-퍼스트(Via-first), 비아-미들(Via-middle) 또는 비아-라스트(Via-last) 구조 중 어느 하나로 형성될 수 있음은 물론이다.
상기 도전성 플러그는 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 도전성 플러그는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예를 들면, 상기 도전성 배리어막은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있으나 이에 제한되는 것은 아니고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 일부 실시 예에서, 상기 도전성 배리어막은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 상기 도전성 플러그와 상기 도전성 배리어막은 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 비아 절연막은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 비아 절연막은 CVD 공정에 의해 형성될 수 있다. 예를 들면, 상기 비아 절연막은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
복수의 제2 전면 오프닝(240O) 내에는 제2 배선 구조체(220)의 일부분과 접하는 복수의 연결 비아(245)가 배치될 수 있다. 일부 실시 예에서, 복수의 연결 비아(245)는 제2 배선 구조체(220)의 복수의 제2 배선 패턴(222)과 접하여, 제2 배선 구조체(222)와 전기적 및/또는 열적으로 연결될 수 있다.
제2 반도체 칩(200)의 하면, 즉 제2 반도체 칩(200)의 전면 상에는 복수의 연결 비아(245)와 연결되는 복수의 연결 범프(260)가 부착될 수 있다. 복수의 연결 범프(260)는 복수의 신호 범프(260S) 및 복수의 열 범프(260T)로 이루어질 수 있다. 복수의 신호 범프(260S) 및 복수의 열 범프(260T)에 대한 자세한 설명은 도 3a 내지 도 3d를 통하여 자세히 설명하도록 한다. 제2 반도체 칩(200)의 전면 상에 부착되는 복수의 연결 범프(260)는 도 7에 보인 제1 연결 범프(160)와의 구분을 위하여 제2 연결 범프라 호칭할 수 있다.
복수의 신호 범프(260S)는 제2 반도체 칩(200)을 위한 신호, 전원 또는 그라운드 중 적어도 하나를 제공할 수 있고, 복수의 열 범프(260T)는 제2 반도체 칩(200)을 위한 신호, 전원 또는 그라운드 중 적어도 하나를 제공하지 않고, 제2 반도체 칩(200) 내에서 발생하는 열을 외부로 방출시키는 기능만을 수행할 수 있다. 복수의 신호 범프(260S)는 제2 반도체 칩(200)을 위한 신호, 전원 또는 그라운드 중 적어도 하나를 제공함과 동시에, 제2 반도체 칩(200) 내에서 발생하는 열을 외부로 방출시키는 기능을 함께 수행할 수 있다.
복수의 열 범프(260T) 중 적어도 일부개는 복수의 제2 배선 패턴(222)을 통하여 복수의 신호 범프(260S) 중 적어도 하나와 전기적으로 연결될 수 있다. 일부 실시 예에서, 복수의 열 범프(260T) 중 일부개는 복수의 제2 배선 패턴(222) 중 복수의 신호 범프(260S)와 전기적으로 연결되지 않는 제2 배선 패턴(222)과 전기적으로 연결될 수 있다. 복수의 제2 배선 패턴(222) 중 복수의 신호 범프(260S)와 전기적으로 연결되지 않는 제2 배선 패턴(222)을 더미 배선 패턴이라 호칭할 수 있고, 복수의 신호 범프(260S) 중 적어도 하나와 전기적으로 연결되는 제2 배선 패턴(222)을 신호 배선 패턴이라 호칭할 수 있다.
제1 반도체 칩(100)의 상면, 즉 제1 반도체 칩(100)의 후면 상에는 복수의 제1 후면 패드(170)가 배치될 수 있다. 복수의 제1 후면 패드(170)는 제1 후면 보호층(150) 상에 위치할 수 있다. 복수의 제2 반도체 칩(200)의 상면, 즉 복수의 제2 반도체 칩(200)의 후면 상에는 복수의 제2 후면 패드(270)가 배치될 수 있다. 복수의 제2 후면 패드(270)는 제2 후면 보호층(250) 상에 위치할 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200)의 후면 상에는 제2 후면 패드(270)가 배치되지 않을 수 있다.
복수의 제1 후면 패드(170)는 복수의 제1 신호 패드(170S) 및 복수의 제1 열 패드(170T)로 이루어질 수 있다. 복수의 제2 후면 패드(270)는 복수의 제2 신호 패드(270S) 및 복수의 제2 열 패드(270T)로 이루어질 수 있다. 복수의 제1 후면 패드(170) 각각과 복수의 제2 후면 패드(270) 각각을 후면 패드라 호칭할 수 있고, 복수의 제1 신호 패드(170S) 각각과 복수의 제2 신호 패드(270S) 각각을 후면 신호 패드라 호칭할 수 있고, 복수의 제1 열 패드(170T) 각각과 복수의 제2 열 패드(270T) 각각을 후면 열 패드라 호칭할 수 있다.
복수의 제1 후면 패드(170) 중 복수의 제1 신호 패드(170S)는 복수의 제1 관통 전극(130)과 연결될 수 있고, 복수의 제1 열 패드(170T)는 복수의 제1 관통 전극(130)과 연결되지 않을 수 있다. 즉, 복수의 제1 신호 패드(170S)의 하면의 중심 부분은 복수의 제1 관통 전극(130)의 상면과 접할 수 있고, 복수의 제1 신호 패드(170S)의 하면의 중심 부분 외의 부분은 제1 후면 보호층(150)의 부분과 접할 수 있다. 또한, 복수의 제1 열 패드(170T)의 하면의 모든 부분은 제1 후면 보호층(150)의 부분과 접할 수 있다.
복수의 제2 후면 패드(270) 중 복수의 제2 신호 패드(270S)는 복수의 제2 관통 전극(230)과 연결될 수 있고, 복수의 제2 열 패드(270T)는 복수의 제2 관통 전극(230)과 연결되지 않을 수 있다. 즉, 복수의 제2 신호 패드(270S)의 하면의 중심 부분은 복수의 제2 관통 전극(230)의 상면과 접할 수 있고, 복수의 제2 신호 패드(270S)의 하면의 중심 부분 외의 부분은 제2 후면 보호층(250)의 부분과 접할 수 있다. 또한, 복수의 제2 열 패드(270T)의 하면의 모든 부분은 제2 후면 보호층(250)의 부분과 접할 수 있다.
복수의 연결 범프(260) 각각은 상기 후면 패드와 연결될 수 있다. 즉, 복수의 연결 범프(260) 각각은 연결 비아(245)와 상기 후면 패드 사이에 배치되어, 연결 비아(245)와 상기 후면 패드를 전기적 및/또는 열적으로 연결할 수 있다. 구체적으로, 복수의 제2 반도체 칩(200) 중 제1 반도체 칩(100)에 가장 가까운 최하단에 위치하는 제2 반도체 칩(200)이 가지는 복수의 연결 범프(260)는, 그 하측에 위치하는 제1 반도체 칩(100)의 복수의 제1 후면 패드(170)와 연결될 수 있고, 나머지 제2 반도체 칩(200) 각각이 가지는 복수의 연결 범프(260)는, 그 하측에 위치하는 다른 제2 반도체 칩(200)의 복수의 제2 후면 패드(270)와 연결될 수 있다.
복수의 연결 범프(260) 중 복수의 신호 범프(260S) 각각은 연결 비아(245)와 상기 후면 신호 패드 사이에 배치될 수 있고, 복수의 열 범프(260T) 각각은 연결 비아(245)와 상기 후면 열 패드 사이에 배치될 수 있다.
구체적으로, 복수의 제2 반도체 칩(200) 중 제1 반도체 칩(100)에 가장 가까운 최하단에 위치하는 제2 반도체 칩(200)이 가지는 복수의 신호 범프(260S)는 그 하측에 위치하는 제1 반도체 칩(100)의 복수의 제1 신호 패드(170S)와 연결될 수 있고, 복수의 열 범프(260T)는 그 하측에 위치하는 제1 반도체 칩(100)의 복수의 제1 열 패드(170T)와 연결될 수 있다. 또한, 나머지 제2 반도체 칩(200) 각각이 가지는 복수의 신호 범프(260S)는 그 하측에 위치하는 다른 제2 반도체 칩(200)의 복수의 제2 신호 패드(270S)와 연결될 수 있고, 복수의 열 범프(260T)는 그 하측에 위치하는 다른 제2 반도체 칩(200)의 복수의 제2 열 패드(270T)와 연결될 수 있다.
본 명세서에서는, 제1 반도체 칩(100)과 복수의 제2 반도체 칩(200) 중에서 수직 방향(Z 방향)으로 서로 인접하는 2개의 반도체 칩, 예를 들면, 복수의 제2 반도체 칩(200) 중 제1 반도체 칩(100)에 가장 가까운 최하단에 위치하는 제2 반도체 칩(200)과 제1 반도체 칩(100), 복수의 제2 반도체 칩(200) 중 수직 방향(Z 방향)으로 서로 인접하는 2개의 제2 반도체 칩(200) 중에서, 상측에 위치하는 것을 상부 반도체 칩이라 호칭할 수 있고, 하측에 위치하는 것을 하부 반도체 칩이라 호칭할 수 있다.
예를 들면, 복수의 제2 반도체 칩(200) 중 제1 반도체 칩(100)에 가장 가까운 최하단에 위치하는 제2 반도체 칩(200)과 제1 반도체 칩(100) 중에서, 제2 반도체 칩(200)을 상부 반도체 칩이라 호칭할 수 있고, 제1 반도체 칩(100)이라 호칭할 수 있다. 또는 예를 들면, 수직 방향(Z 방향)으로 서로 인접하는 2개의 제2 반도체 칩(200) 중에서, 상측에 위치하는 제2 반도체 칩(200)을 상부 반도체 칩이라 호칭할 수 있고, 하측에 위치하는 제2 반도체 칩(200)을 하부 반도체 칩이라 호칭할 수 있다.
따라서, 상부 반도체 칩과 하부 반도체 칩 사이에는 복수의 연결 범프(260)가 배치될 수 있고, 복수의 연결 범프(260) 각각은 상부 반도체 칩의 연결 비아(245)와 하부 반도체 칩의 후면 패드 사이에 배치되어, 상부 반도체 칩과 하부 반도체 칩을 전기적 및/또는 열적으로 연결할 수 있다.
또한, 상부 반도체 칩이 가지는 복수의 신호 범프(260S)는 하부 반도체 칩의 후면 신호 패드, 즉 복수의 제1 신호 패드(170S) 또는 복수의 제2 신호 패드(170S)와 연결될 수 있고, 복수의 열 범프(260T)는 하부 반도체 칩의 후면 열 패드, 즉 복수의 제1 열 패드(170T) 또는 제2 열 패드(270T)와 연결될 수 있다.
제1 반도체 칩(100)과 복수의 제2 반도체 칩(200) 각각의 사이에는 절연성 접착층(350)이 개재될 수 있다. 절연성 접착층(350)은 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 절연성 접착층(350)은, 복수의 연결 범프(260)를 감싸며 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 각각의 사이를 채울 수 있다.
제1 반도체 칩(100)의 폭 및 넓이는 복수의 제2 반도체 칩(200) 각각의 폭 및 넓이보다 큰 값을 가질 수 있다. 반도체 패키지(1000)는, 제1 반도체 칩(100) 상에서 복수의 제2 반도체 칩(200)의 측면 및 절연성 접착층(350)의 측면을 둘러싸는 몰딩층(300)을 더 포함할 수 있다. 몰딩층(300)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
일부 실시 예에서, 복수의 연결 비아(245)는 다양한 값의 폭을 가질 수 있다. 일부 실시 예에서, 복수의 연결 범프(260)는 다양한 값의 피치를 가지고 배열될 수 있다. 복수의 연결 비아(245)의 폭, 및 복수의 연결 범프(260)의 배치에 대한 자세한 설명은 도 2a 내지 도 6d를 통하여 자세히 설명하도록 한다.
본 발명에 따른 반도체 패키지(1000)는 복수의 열 범프(260T)가 연결 비아(245)를 통하여 제2 배선 구조체(220)와 연결되므로, 제2 반도체 칩(200) 내에서 발생하는 열을 복수의 열 범프(260T)를 통하여 제2 반도체 칩(200)의 외부로 원활하게 방출시킬 수 있다. 또한, 복수의 열 범프(260T) 각각은 후면 열 패드, 즉 제1 열 패드(170T) 또는 제2 열 패드(270T)와 접하므로, 반도체 패키지(1000)가 가지는 상부 반도체 칩 내에서 발생하는 열을 복수의 열 범프(260T) 및 복수의 후면 열 패드를 통하여 하부 반도체 칩으로 전달할 수 있다.
도 2a 및 도 2b 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 포함하는 상부 반도체 칩에 연결되는 범프들의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 2a를 참조하면, 상부 반도체 칩(1)은 신호 영역(SR)과 열 영역(TR)으로 이루어질 수 있다. 상부 반도체 칩(1)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
신호 영역(SR)에는 도 1에 보인 제2 관통 전극(230)이 배치될 수 있다. 신호 영역(SR)은 일정한 폭을 가지면서, 상부 반도체 칩(1)의 반대되는 양 가장자리 사이에서 연장될 수 있다. 예를 들면, 신호 영역(SR)의 폭은 수백 ㎛일 수 있다. 신호 영역(SR)은 상부 반도체 칩(1)의 장축 방향의 중심축을 따라서 배치될 수 있으나, 이에 한정되지 않는다. 예를 들면, 신호 영역(SR)은 평면적으로 상부 반도체 칩(1)의 중심부에 위치할 수 있고, 열 영역(TR)은 신호 영역(SR)을 포위하도록 평면적으로 상부 반도체 칩(1)의 가장자리부에 인접하여 위치할 수 있다. 다른 일부 실시 예에서 신호 영역(SR)은 상부 반도체 칩(1)의 단축 방향의 중심축을 따라서 배치되거나, 상부 반도체 칩(1)의 에지를 따라서 배치될 수 있다.
신호 영역(SR)에는 복수의 신호 범프(BMP-S)가 열과 행을 가지는 매트릭스를 이루며 형성될 수 있다. 예를 들면, 신호 영역(SR)에는 수백 내지 수천개의 신호 범프(BMP-S)가 매트릭스를 이루며 배치될 수 있다. 신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 수십 ㎛의 일정한 피치를 가지고, 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)으로 수십 ㎛의 일정한 피치를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각으로 약 20㎛ 내지 약 40㎛의 피치를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 복수의 신호 범프(BMP-S)는 평면적으로 상부 반도체 칩(1)의 가운데 부분에 배치되는 센터 패드일 수 있으나 이에 해당되지 않는다. 일부 실시 예에서, 복수의 신호 범프(BMP-S)는 평면적으로 상부 반도체 칩(1)의 가장자리에 인접하는 부분에 배치되는 에지 패드일 수 있다.
일부 실시 예에서, 상부 반도체 칩(1)의 신호 영역(SR) 및/또는 신호 영역(SR) 내의 복수의 신호 범프(BMP-S)의 배치는 예를 들면, JEDEC Standard 등과 같은 표준 규약에 의하여 정의될 수 있다.
열 영역(TR)에는 복수의 열 범프(BMP-T)가 열과 행을 가지는 매트릭스를 이루며 형성될 수 있다. 예를 들면, 열 영역(TR)에는 수백 내지 수천개의 열 범프(BMP-T)가 매트릭스를 이루며 배치될 수 있다. 열 영역(TR)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 수십 ㎛의 일정한 피치를 가지고, 제2 수평 방향(Y 방향)으로 수십 ㎛의 일정한 피치를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각으로 약 20㎛ 내지 약 60㎛의 피치를 가지면서 매트릭스를 이룰 수 있다.
도 2a에는 복수의 신호 범프(BMP-S)와 복수의 열 범프(BMP-T)가 동일한 피치를 가지며 배치되는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 신호 범프(BMP-S)보다 복수의 열 범프(BMP-T)가 큰 값의 피치를 가지며 배치될 수 있다. 일부 실시 예에서, 복수의 신호 범프(BMP-S) 각각과 연결되는 연결 비아(도 1의 245)의 수평 폭과 복수의 열 범프(BMP-T) 각각과 연결되는 연결 비아(245)의 수평 폭은 다른 값을 가질 수 있다. 복수의 신호 범프(BMP-S)와 복수의 열 범프(BMP-T)의 배치, 및 복수의 연결 비아(245)의 수평 폭에 대한 자세한 설명은 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 및 도 6b를 통하여 자세히 설명하도록 한다.
도 2b를 참조하면, 상부 반도체 칩(2)은 신호 영역(SR)과 열 영역(TR)으로 이루어질 수 있다. 상부 반도체 칩(2)은 도 1에 보인 제2 반도체 칩(200)일 수 있다. 신호 영역(SR)은 도 2a에 보인 신호 영역(SR)과 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
열 영역(TR)에는 복수의 열 범프(BMP-T)가 열과 행을 가지는 매트릭스를 이루며 형성될 수 있다. 예를 들면, 열 영역(TR)에는 수백 내지 수천개의 열 범프(BMP-T)가 매트릭스를 이루며 배치될 수 있다. 열 영역(TR)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 수십 ㎛의 피치를 가지고, 제2 수평 방향(Y 방향)으로 수십 ㎛의 피치를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각으로 약 20㎛ 내지 약 60㎛의 피치를 가지면서 매트릭스를 이룰 수 있다. 열 영역(TR)은 제1 열 영역(TR1)과 제2 열 영역(TR2)을 포함할 수 있다. 예를 들면, 제1 열 영역(TR1)은 평면적으로 상부 반도체 칩(1)의 중심부인 신호 영역(SR)에 인접하여 위치할 수 있고, 제2 열 영역(TR2)은 평면적으로 제1 열 영역(TR1)에 비하여 상대적으로 상부 반도체 칩(1)의 가장자리부에 인접하여 위치할 수 있다.
도 2b에는 복수의 신호 범프(BMP-S)와 복수의 열 범프(BMP-T)가 동일한 피치를 가지며 배치되는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 신호 범프(BMP-S)보다 복수의 열 범프(BMP-T)가 큰 값의 피치를 가지며 배치될 수 있다. 일부 실시 예에서, 제1 열 영역(TR1)에 배치되는 복수의 열 범프(BMP-T)보다 제2 열 영역(TR2)에 배치되는 복수의 열 범프(BMP-T)가 큰 값의 피치를 가지며 배치될 수 있다. 일부 실시 예에서, 제1 열 영역(TR1)에 배치되는 복수의 열 범프(BMP-T) 각각과 연결되는 연결 비아(도 1의 245)의 수평 폭과 제2 열 영역(TR2)에 배치되는 복수의 열 범프(BMP-T) 각각과 연결되는 연결 비아(245)의 수평 폭은 다른 값을 가질 수 있다. 복수의 신호 범프(BMP-S)와 복수의 열 범프(BMP-T)의 배치, 및 복수의 연결 비아(245)의 수평 폭에 대한 자세한 설명은 도 3d, 도 4c, 도 4d, 도 5c, 도 5d, 도 6c 및 도 6d를 통하여 자세히 설명하도록 한다.
도 3a 내지 도 3d 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지의 범프들을 나타내는 부분 단면도이다.
도 3a를 참조하면, 반도체 패키지(10)는 상부 반도체 칩(SL-U) 및 하부 반도체 칩(SL-L)을 포함한다. 상부 반도체 칩(SL-U)은 도 1에 보인 복수의 제2 반도체 칩(200) 중 어느 하나일 수 있고, 하부 반도체 칩(SL-L)은 도 1에 보인 복수의 제2 반도체 칩(200) 중 최상단에 위치하는 제2 반도체 칩(200)을 제외한 제2 반도체 칩(200) 및 제1 반도체 칩(100) 중 어느 하나로, 상부 반도체 칩(SL-U)의 하측에 위치하는 것일 수 있다.
상부 반도체 칩(SL-U)은 상부 반도체 기판(Sub-U), 소자층(FEOL), 배선층(BEOL), 상부 관통 전극(TSV-U), 전면 보호층(FPSV), 신호 비아(PVA-S), 및 열 비아(PVA-T)를 포함할 수 있다. 일부 실시 예에서, 상부 반도체 칩(SL-U)이 도 1에 보인 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200)인 경우, 상부 관통 전극(TSV-U)을 포함하지 않을 수 있다. 상부 반도체 기판(Sub-U)은 도 1에 보인 제2 반도체 기판(210)일 수 있고, 상부 반도체 기판(Sub-U) 및 소자층(FEOL)은 도 1에 보인 제2 반도체 소자(212)를 구성할 수 있으며, 소자층(FEOL)은 제2 반도체 소자(212)를 구성하기 위한 다양한 도전층 및 절연층으로 이루어질 수 있다. 배선층(BEOL)은 도 1에 보인 제2 배선 구조체(220)를 포함할 수 있고, 상부 관통 전극(TSV-U)은 도 1에 보인 제2 관통 전극(230)일 수 있고, 복수의 전면 오프닝(PVO)을 가지는 전면 보호층(FPSV)은 도 1에 보인 복수의 제2 전면 오프닝(240O)을 가지는 제2 전면 보호층(240)일 수 있고, 신호 비아(PVA-S), 및 열 비아(PVA-T)는 도 1에 보인 연결 비아(245)일 수 있다.
하부 반도체 칩(SL-L)은 하부 반도체 기판(Sub-L), 하부 관통 전극(TSV-L), 후면 보호층(BPSV), 후면 신호 패드(BPD-S), 및 후면 열 패드(BPD-T)를 포함할 수 있다. 하부 반도체 칩(SL-L)이 도 1에 보인 제1 반도체 칩(100)인 경우, 하부 반도체 기판(Sub-L)은 도 1에 보인 제1 반도체 기판(110)일 수 있고, 하부 관통 전극(TSV-L)은 도 1에 보인 제1 관통 전극(130)일 수 있고, 복수의 후면 오프닝(BPO)을 가지는 후면 보호층(BPSV)은 도 1에 보인 복수의 제1 후면 오프닝(150O)을 가지는 제1 후면 보호층(150)일 수 있고, 후면 신호 패드(BPD-S) 및 후면 열 패드(BPD-T)는 도 1에 보인 제1 신호 패드(170S) 및 제1 열 패드(170T)일 수 있다. 하부 반도체 칩(SL-L)이 도 1에 보인 제2 반도체 칩(200)인 경우, 하부 반도체 기판(Sub-L)은 도 1에 보인 제2 반도체 기판(210)일 수 있고, 하부 관통 전극(TSV-L)은 도 1에 보인 제2 관통 전극(230)일 수 있고, 후면 보호층(BPSV)은 도 1에 보인 제2 후면 보호층(250)일 수 있고, 후면 신호 패드(BPD-S) 및 후면 열 패드(BPD-T)는 도 1에 보인 제2 신호 패드(270S) 및 제2 열 패드(270T)일 수 있다.
배선층(BEOL)은 서로 다른 수직 레벨들에 위치하는 복수의 배선 패턴(ML1, ML2, ..., MLx-1, MLx), 서로 다른 수직 레벨들에 위치하는 복수의 배선 비아(MV1, ..., MVy), 및 복수의 배선 패턴(ML1, ML2, ..., MLx-1, MLx)과 복수의 배선 비아(MV1, ..., MVy)를 감싸는 배선간 절연층(IMD)을 포함할 수 있다. 복수의 배선 패턴(ML1, ML2, ..., MLx-1, MLx)은 도 1에 보인 제2 배선 패턴(222)일 수 있고, 복수의 배선 비아(MV1, ..., MVy)는 도 1에 보인 제2 배선 비아(224)일 수 있다.
일부 실시 예에서, 배선간 절연층(IMD)은 TEOS(Tetraethyl orthosilicate)로 이루어질 수 있다. 다른 일부 실시 예에서, 배선간 절연층(IMD)은 실리콘 산화물보다 유전율이 낮은 절연물질로 이루어질 수 있다. 예를 들면, 배선간 절연층(IMD)은 약 2.2∼2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(Ultra Low k) 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다. 배선간 절연층(IMD)은 복수의 절연층이 적층된 다층 구조를 가질 수 있다.
복수의 배선 패턴(ML1, ML2, ..., MLx-1, MLx) 중 상부 반도체 기판(Sub-U)으로부터 가장 멀리 배치되는 최상단 배선 패턴(MLx) 상에는 복수의 전면 오프닝(PVO)을 가지는 전면 보호층(FPSV)을 형성될 수 있다. 신호 영역(SR)에서 전면 오프닝(PVO)에는 신호 비아(PVA-S)가 채워질 수 있고, 열 영역(TR)에서 전면 오프닝(PVO)에는 열 비아(PVA-T)가 채워질 수 있다. 신호 비아(PVA-S) 및 열 비아(PVA-T)는 동일한 물질로 함께 형성될 수 있다. 일부 실시 예에서, 신호 비아(PVA-S) 및 열 비아(PVA-T) 각각은 도 1에서 설명한 제1 배선 구조체(120)와 유사한 물질로 이루어질 수 있다. 다른 일부 실시 예에서, 신호 비아(PVA-S) 및 열 비아(PVA-T) 각각은 도전성 필라(PIL)와 유사한 물질로 이루어지거나, 도전성 필라(PIL)와 일체로 형성될 수 있다.
신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 열 비아(PVA-T)는 제2 수평 폭(W2)을 가질 수 있다. 예를 들면, 제1 수평 폭(W1) 및 제2 수평 폭(W2)은 약 3㎛ 내지 약 10㎛의 값을 가질 수 있다. 일부 실시 예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 동일한 값을 가질 수 있다.
신호 비아(PVA-S) 상에는 신호 범프(BMP-S)가 부착될 수 있고, 열 비아(PVA-T) 상에는 열 범프(BMP-T)가 부착될 수 있다. 신호 범프(BMP-S)와 열 범프(PVA-S)는 도 1에 보인 신호 범프(260S)와 열 범프(260T)일 수 있다. 신호 범프(BMP-S)는 신호 영역(SR)에 배치될 수 있고, 열 범프(BMP-T)는 열 영역(TR)에 배치될 수 있다.
일부 실시 예에서, 신호 범프(BMP-S) 및 열 범프(BMP-T) 각각은 신호 영역(SR) 및 열 영역(TR)에 배치되는 것을 제외하고는 동일한 구성으로 이루어질 수 있다. 신호 범프(BMP-S), 및 열 범프(BMP-T) 각각은, 신호 비아(PVA-S)와 열 비아(PVA-T)에 접하는 도전성 필라(PIL), 및 도전성 필라(PIL) 상을 덮는 도전성 캡(SLD)으로 이루어질 수 있다. 신호 범프(BMP-S)의 도전성 캡(SLD)은 신호 범프(BMP-S)의 도전성 필라(PIL)와 후면 신호 패드(BPD-S) 사이에 개재될 수 있고, 열 범프(BMP-T)의 도전성 캡(SLD)은 열 범프(BMP-T)의 도전성 필라(PIL)와 후면 열 패드(BPD-T) 사이에 개재될 수 있다. 도전성 필라(PIL)는 약 3㎛ 내지 약 5㎛의 두께와 약 10㎛ 내지 약 20㎛의 폭을 가질 수 있다. 도전성 캡(SLD)은 약 10㎛ 내지 약 15㎛의 두께와 약 15㎛ 내지 약 25㎛의 폭을 가질 수 있다. 예를 들면, 도전성 필라(PIL)는 니켈, 구리, 티타늄, 팔라듐, 백금, 및 금 중 적어도 하나를 포함할 수 있다. 일부 실시 예에서, 도전성 필라(PIL)는 니켈을 포함할 수 있다. 다른 일부 실시 예에서 도전성 필라(PIL)는 배리어층, 시드층 및 베이스 필라층으로 이루어지는 다층 구조일 수 있다. 예를 들면, 상기 배리어층, 상기 시드층 및 상기 베이스 필라층 각각은 티타늄, 구리, 및 니켈로 이루어질 수 있다. 예를 들면, 도전성 캡(SLD)은 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 납(Pb) 중 적어도 하나를 포함할 수 있다.
후면 신호 패드(BPD-S) 및 후면 열 패드(BPD-T) 각각은 신호 영역(SR) 및 열 영역(TR)에 배치되는 것을 제외하고는 동일한 구성으로 이루어질 수 있다. 후면 신호 패드(BPD-S) 및 후면 열 패드(BPD-T)는 약 2㎛ 내지 약 4㎛의 두께와 약 15㎛ 내지 약 25㎛의 폭을 가질 수 있다. 예를 들면, 후면 신호 패드(BPD-S) 및 후면 열 패드(BPD-T)는 니켈, 구리, 티타늄, 팔라듐, 백금, 및 금 중 적어도 하나를 포함할 수 있다. 일부 실시 예에서, 후면 신호 패드(BPD-S) 및 후면 열 패드(BPD-T)는 니켈을 포함할 수 있다.
상부 반도체 칩(SL-U)과 하부 반도체 칩(SL-L) 사이에는 신호 범프(BMP-S) 및 열 범프(BMP-T)를 감싸며 상부 반도체 칩(SL-U)과 하부 반도체 칩(SL-L) 사이를 채우는 절연성 접착층(ADL)이 개재될 수 있다. 절연성 접착층(ADL)은 도 1에 보인 절연성 접착층(350)일 수 있다.
본 발명에 따른 반도체 패키지(10)는 열 범프(BMP-T)가 열 비아(PVA-T)를 통하여 최상단 배선 패턴(MLx)과 연결될 수 있으므로, 상부 반도체 칩(SL-U) 내에서 발생하는 열을 열 범프(BMP-T)를 통하여 상부 반도체 칩(SL-U)의 외부로 원활하게 방출시킬 수 있다. 또한, 열 범프(BMP-T)는 후면 열 패드(BPD-T)와 접하므로, 상부 반도체 칩(SL-U) 내에서 발생하는 열을 열 범프(BMP-T) 및 후면 열 패드(BPD-T)를 통하여 하부 반도체 칩(SL-L)으로 전달할 수 있다.
열 범프(BMP-T)는 열 비아(PVA-T)를 통하여, 상부 관통 전극(TSV-U) 및 신호 범프(BMP-S)와 연결되는 최상단 배선 패턴(MLx)과 연결되므로, 상부 반도체 칩(SL-U)의 내부를 원활하게 외부로 방출할 수 있다. 다만, 열 범프(BMP-T)와 접하는 후면 열 패드(BPD-T)는 후면 보호층(BPSV)을 사이에 두고 하부 관통 전극(TSV-L) 및 하부 반도체 기판(Sub-L)과 이격되어 전기적으로 절연되므로, 최상단 배선 패턴(MLx)과 연결되는 열 범프(BMP-T)에 의하여, 상부 반도체 칩(SL-U)과 하부 반도체 칩(SL-L)이 전기적으로 간섭되는 것을 방지할 수 있다.
도 3b를 참조하면, 반도체 패키지(10a)는 상부 반도체 칩(SL-Ua) 및 하부 반도체 칩(SL-L)을 포함한다. 상부 반도체 칩(SL-Ua)은 도 1에 보인 복수의 제2 반도체 칩(200) 중 어느 하나일 수 있고, 하부 반도체 칩(SL-L)은 도 1에 보인 복수의 제2 반도체 칩(200) 중 최상단에 위치하는 제2 반도체 칩(200)을 제외한 제2 반도체 칩(200) 및 제1 반도체 칩(100) 중 어느 하나로, 상부 반도체 칩(SL-Ua)의 하측에 위치하는 것일 수 있다.
상부 반도체 칩(SL-Ua)은 신호 비아(PVA-S), 및 열 비아(PVA-Ta)를 포함할 수 있다. 신호 비아(PVA-S), 및 열 비아(PVA-Ta)는 도 1에 보인 연결 비아(245)일 수 있다. 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 열 비아(PVA-Ta)는 제3 수평 폭(W3)을 가질 수 있다. 예를 들면, 제1 수평 폭(W1)은 약 3㎛ 내지 약 10㎛의 값을 가질 수 있고, 제3 수평 폭(W3)은 약 5㎛ 내지 약 12㎛의 값을 가질 수 있다. 일부 실시 예에서, 제3 수평 폭(W3)은 제1 수평 폭(W1)보다 큰 값을 가질 수 있다.
본 발명에 따른 반도체 패키지(10a)는 열 범프(BMP-Ta)와 접하는 열 비아(PVA-Ta)가 신호 범프(BMP-S)와 접하는 신호 비아(PVA-S)보다 큰 수평 폭을 가지므로, 상부 반도체 칩(SL-Ua) 내에서 발생하는 열을 열 범프(BMP-Ta)를 통하여 상부 반도체 칩(SL-Ua)의 외부 및 하부 반도체 칩(SL-L)으로 전달할 수 있다.
도 3c를 참조하면, 반도체 패키지(10b)는 상부 반도체 칩(SL-Ub) 및 하부 반도체 칩(SL-L)을 포함한다. 상부 반도체 칩(SL-Ub)은 도 1에 보인 복수의 제2 반도체 칩(200) 중 어느 하나일 수 있고, 하부 반도체 칩(SL-L)은 도 1에 보인 복수의 제2 반도체 칩(200) 중 최상단에 위치하는 제2 반도체 칩(200)을 제외한 제2 반도체 칩(200) 및 제1 반도체 칩(100) 중 어느 하나로, 상부 반도체 칩(SL-Ub)의 하측에 위치하는 것일 수 있다.
상부 반도체 칩(SL-Ub)은 최상단 배선 패턴(MLx)과 동일한 수직 레벨에 위치하는 더미 배선 패턴(MLx-D)을 더 포함할 수 있다. 더미 배선 패턴(MLx-D)은 소자층(FEOL), 상부 관통 전극(TSV-U), 신호 비아(PVA-S), 및 신호 범프(BMP-S)와 전기적으로 연결되지 않을 수 있다. 복수의 열 범프(BMP-T) 중 일부개는 열 비아(PVA-T)를 통하여 최상단 배선 패턴(MLx)과 연결될 수 있고, 다른 일부개는 열 비아(PVA-T)를 통하여 더미 배선 패턴(MLx-D)과 연결될 수 있다.
본 발명에 따른 반도체 패키지(10b)는 상부 반도체 칩(SL-Ub)에서 최상단 배선 패턴(MLx)이 배치되지 않는 부분에 더미 배선 패턴(MLx-D)을 배치하여, 열 비아(PVA-T)를 통하여 더미 배선 패턴(MLx-D)과 열 범프(BMP-T)를 연결하므로, 상부 반도체 칩(SL-Ub) 내에서 발생하는 열을 열 범프(BMP-T)를 통하여 상부 반도체 칩(SL-U)의 외부 및 하부 반도체 칩(SL-L)으로 효율적으로 전달할 수 있다.
도 3d를 참조하면, 반도체 패키지(12)는 상부 반도체 칩(SL-Uc) 및 하부 반도체 칩(SL-L)을 포함한다. 상부 반도체 칩(SL-Uc)은 도 1에 보인 복수의 제2 반도체 칩(200) 중 어느 하나일 수 있고, 하부 반도체 칩(SL-L)은 도 1에 보인 복수의 제2 반도체 칩(200) 중 최상단에 위치하는 제2 반도체 칩(200)을 제외한 제2 반도체 칩(200) 및 제1 반도체 칩(100) 중 어느 하나로, 상부 반도체 칩(SL-Uc)의 하측에 위치하는 것일 수 있다.
상부 반도체 칩(SL-Uc)은 신호 영역(SR) 및 열 영역(TR)으로 이루어질 수 있다. 열 영역(TR)은 제1 열 영역(TR1)과 제2 열 영역(TR2)을 포함할 수 있다. 상부 반도체 칩(SL-Uc)은 제1 열 영역(TR1)에 배치되는 제1 열 비아(PVA-Ta)와 제2 열 영역(TR2)에 배치도는 제2 열 비아(PVA-T)를 포함할 수 있다. 제1 열 비아(PVA-Ta)는 도 3b에 보인 열 비아(PVA-Ta)와 유사할 수 있고, 제2 열 비아(PVA-T)는 도 3a에 보인 열 비아(PVA-T)와 유사할 수 있다.
신호 비아(PVA-S), 제1 열 비아(PVA-Ta), 및 제2 열 비아(PVA-T)는 도 1에 보인 연결 비아(245)일 수 있다. 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 제1 열 비아(PVA-Ta)는 제3 수평 폭(W3)을 가질 수 있고, 제2 열 비아(PVA-T)는 제2 수평 폭(W2)을 가질 수 있다. 예를 들면, 제1 수평 폭(W1) 및 제2 수평 폭(W2)은 약 3㎛ 내지 약 10㎛의 값을 가질 수 있고, 제3 수평 폭(W3)은 약 5㎛ 내지 약 12㎛의 값을 가질 수 있다. 일부 실시 예에서, 제3 수평 폭(W3)보다 제1 수평 폭(W1)보다 큰 값을 가질 수 있고, 제2 수평 폭(W2)은 제3 수평 폭(W3)보다 작은 값을 가질 수 있다. 일부 실시 예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 동일한 값을 가질 수 있으나, 이에 한정되지 않는다.
상부 반도체 칩(1)에서, 제1 열 영역(TR1)은 제2 열 영역(TR2)보다 상대적으로 열 발생이 많은 부분일 수 있다. 일부 실시 예에서, 제1 열 영역(TR1)은 평면적으로 상부 반도체 칩(1)의 중심부인 신호 영역(SR)에 인접하여 위치할 수 있고, 제2 열 영역(TR2)은 평면적으로 제1 영역(TR2)에 비하여 상대적으로 상부 반도체 칩(1)의 가장자리부에 위치할 수 있다.
본 발명에 따른 반도체 패키지(12)는, 상대적으로 열 발생이 많은 제1 열 영역(TR1)에 배치되는 열 범프(BMP-T)는 제1 열 비아(PVA-Ta)와 연결되고, 상대적으로 열 발생이 적은 제2 열 영역(TR2)에 배치되는 열 범프(BMP-T)는 제2 열 비아(PVA-T)에 연결될 수 있다. 상부 반도체 칩(SL-Ua)에서, 상대적으로 열 발생이 많은 부분에 배치되는 제1 열 비아(PVA-Ta)의 제3 수평 폭(W3)이, 상대적으로 열 발생이 적은 부분에 배치되는 제2 열 비아(PVA-T)의 제2 수평 폭(W2)보다 큰 값을 가지므로, 상부 반도체 칩(SL-Ua) 내에서 발생하는 열을 제1 열 범프(BMP-Ta) 및 제2 열 범프(BMP-T)를 통하여 상부 반도체 칩(SL-Ua)의 외부 및 하부 반도체 칩(SL-L)으로 원활하게 전달할 수 있다.
도 4a 내지 도 4d 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 포함하는 상부 반도체 칩을 하측에서 바라본 부분 평면도이다.
도 4a를 참조하면, 상부 반도체 칩(20)은 신호 영역(SR) 및 열 영역(TR)을 포함한다. 상부 반도체 칩(20)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
복수개의 최상단 배선 패턴(MLx)은 배선 피치(PL)를 가지며 수평 방향을 따라서 연장될 수 있다. 도 4a에는 복수개의 최상단 배선 패턴(MLx)이 제2 수평 방향(Y 방향)으로 배선 피치(PL)를 가지며, 제1 수평 방향(X 방향)을 따라서 연장되는 것으로 도시되었으나, 이는 예시적으로 이에 한정되는 않는다, 예를 들면, 복수개의 최상단 배선 패턴(MLx)은 제1 수평 방향(X 방향)을 따라서 연장될 수도 있고, 제2 수평 방향(Y 방향)을 따라서 연장될 수도 있고, 일부는 제1 수평 방향(X 방향)으로 연장되고 다른 일부는 제2 수평 방향(Y 방향)으로 연장될 수도 있다. 예를 들면, 배선 피치(PL)는 약 20㎛ 내지 약 40㎛일 수 있다.
신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 제1 피치(PS-X)를 가지고, 제2 수평 방향(Y 방향)으로 제2 피치(PS-Y)를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 제1 피치(PS-X) 및 제2 피치(PS-Y) 각각은 약 20㎛ 내지 약 40㎛일 수 있다.
열 영역(TR)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제3 피치(PT-X)를 가지고, 제2 수평 방향(Y 방향)으로 제4 피치(PT-Y)를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 제3 피치(PT-X) 및 제4 피치(PT-Y) 각각은 약 20㎛ 내지 약 40㎛일 수 있다.
일부 실시 예에서, 제1 피치(PS-X)와 제3 피치(PT-X)는 동일한 값을 가질 수 있다. 일부 실시 예에서, 제2 피치(PS-Y)와 제4 피치(PT-Y)는 동일한 값을 가질 수 있다. 일부 실시 예에서, 제1 피치(PS-X)와 제2 피치(PS-Y)는 동일한 값을 가질 수 있다. 일부 실시 예에서, 제3 피치(PT-X)와 제4 피치(PT-Y)는 동일한 값을 가질 수 있다. 일부 실시 예에서, 제1 피치(PS-X) 및 제3 피치(PT-X)가 배선 피치(PL)와 동일한 값을 가지거나, 제2 피치(PS-Y)와 제4 피치(PT-Y)가 배선 피치(PL)와 동일한 값을 가질 수 있다.
신호 범프(BMP-S)와 연결되는 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 열 범프(BMP-T)와 연결되는 열 비아(PVA-T)는 제2 수평 폭(W2)을 가질 수 있다. 예를 들면, 제1 수평 폭(W1) 및 제2 수평 폭(W2)은 약 3㎛ 내지 약 10㎛의 값을 가질 수 있다. 일부 실시 예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 동일한 값을 가질 수 있다.
도 4b를 참조하면, 상부 반도체 칩(20a)은 신호 영역(SR) 및 열 영역(TR)을 포함한다. 상부 반도체 칩(20a)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 제1 피치(PS-X)를 가지고, 제2 수평 방향(Y 방향)으로 제2 피치(PS-Y)를 가지면서 매트릭스를 이룰 수 있다. 열 영역(TR)에서 복수의 열 범프(BMP-Ta)는 제1 수평 방향(X 방향)으로 제3 피치(PT-X)를 가지고, 제2 수평 방향(Y 방향)으로 제4 피치(PT-Y)를 가지면서 매트릭스를 이룰 수 있다.
신호 범프(BMP-S)와 연결되는 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 열 범프(BMP-T)와 연결되는 열 비아(PVA-Ta)는 제3 수평 폭(W3)을 가질 수 있다. 예를 들면, 제1 수평 폭(W1)은 약 3㎛ 내지 약 10㎛의 값을 가질 수 있고, 제3 수평 폭(W3)은 약 5㎛ 내지 약 12㎛의 값을 가질 수 있다. 일부 실시 예에서, 제3 수평 폭(W3)은 제1 수평 폭(W1)보다 큰 값을 가질 수 있다.
도 4c를 참조하면, 상부 반도체 칩(22)은 신호 영역(SR) 및 열 영역(TR)을 포함한다. 열 영역(TR)은 제1 열 영역(TR1)과 제2 열 영역(TR2)을 포함할 수 있다. 상부 반도체 칩(22)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 제1 피치(PS-X)를 가지고, 제2 수평 방향(Y 방향)으로 제2 피치(PS-Y)를 가지면서 매트릭스를 이룰 수 있다. 제1 열 영역(TR1) 및 제2 열 영역(TR2)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제3 피치(PT-X)를 가지고, 제2 수평 방향(Y 방향)으로 제4 피치(PT-Y)를 가지면서 매트릭스를 이룰 수 있다.
신호 범프(BMP-S)와 연결되는 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 제1 열 영역(TR1)에서 열 범프(BMP-T)와 연결되는 열 비아(PVA-Ta)는 제3 수평 폭(W3)을 가질 수 있고, 제2 열 영역(TR2)에서 열 범프(BMP-T)와 연결되는 열 비아(PVA-T)는 제2 수평 폭(W2)을 가질 수 있다. 예를 들면, 제1 수평 폭(W1)은 약 3㎛ 내지 약 10㎛의 값을 가질 수 있고, 제2 수평 폭(W2)은 약 3㎛ 내지 약 10㎛의 값을 가질 수 있고, 제3 수평 폭(W3)은 약 5㎛ 내지 약 12㎛의 값을 가질 수 있다. 일부 실시 예에서, 제3 수평 폭(W3)보다 제1 수평 폭(W1)보다 큰 값을 가질 수 있고, 제2 수평 폭(W2)은 제3 수평 폭(W3)보다 작은 값을 가질 수 있다. 일부 실시 예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 동일한 값을 가질 수 있으나, 이에 한정되지 않는다.
도 4d를 참조하면, 상부 반도체 칩(22a)은 신호 영역(SR) 및 열 영역(TR)을 포함한다. 열 영역(TR)은 제1 열 영역(TR1)과 제2 열 영역(TR2)을 포함할 수 있다. 상부 반도체 칩(22a)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 제1 피치(PS-X)를 가지고, 제2 수평 방향(Y 방향)으로 제2 피치(PS-Y)를 가지면서 매트릭스를 이룰 수 있다. 제1 열 영역(TR1)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제3 피치(PT-X)를 가지고, 제2 수평 방향(Y 방향)으로 제4 피치(PT-Y)를 가지면서 매트릭스를 이룰 수 있다. 제2 열 영역(TR2)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제5 피치(PTL-X)를 가지고, 제2 수평 방향(Y 방향)으로 제6 피치(PTL-Y)를 가지면서 매트릭스를 이룰 수 있다.
제5 피치(PTL-X)는 제3 피치(PT-X)보다 큰 값을 가질 수 있고, 제6 피치(PTL-Y)는 제4 피치(PT-Y)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제5 피치(PTL-X)는 제3 피치(PT-X)보다 2배 또는 3배 이상의 정수배를 가질 수 있고, 제6 피치(PTL-Y)는 제4 피치(PT-Y)보다 2배 또는 3배 이상의 정수배를 가질 수 있다. 일부 실시 예에서, 제5 피치(PTL-X)가 배선 피치(PL)보다 2배 또는 3배 이상의 정수배를 가지거나, 제6 피치(PTL-Y)가 배선 피치(PL)보다 2배 또는 3배 이상의 정수배를 가질 수 있다.
신호 범프(BMP-S)와 연결되는 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 열 범프(BMP-T)와 연결되는 열 비아(PVA-T)는 제2 수평 폭(W2)을 가질 수 있다. 예를 들면, 제1 수평 폭(W1) 및 제2 수평 폭(W2)은 약 3㎛ 내지 약 10㎛의 값을 가질 수 있다. 일부 실시 예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 동일한 값을 가질 수 있다.
도 5a 내지 도 5d 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 포함하는 상부 반도체 칩을 하측에서 바라본 부분 평면도이다.
도 5a를 참조하면, 상부 반도체 칩(20b)은 신호 영역(SR) 및 열 영역(TR)을 포함한다. 상부 반도체 칩(20b)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
복수개의 최상단 배선 패턴(MLx)은 배선 피치(PL)를 가지며 수평 방향을 따라서 연장될 수 있다.
신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 제1 피치(PS-X)를 가지고, 제2 수평 방향(Y 방향)으로 제2 피치(PS-Y)를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 제1 피치(PS-X) 및 제2 피치(PS-Y) 각각은 약 20㎛ 내지 약 40㎛일 수 있다.
열 영역(TR)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제3 피치(PTa-X)를 가지고, 제2 수평 방향(Y 방향)으로 제4 피치(PTa-Y)를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 제3 피치(PTa-X) 및 제4 피치(PTa-Y) 각각은 약 40㎛ 내지 약 80㎛일 수 있다.
일부 실시 예에서, 제3 피치(PTa-X)는 제1 피치(PS-X)보다 2배 또는 3배 이상의 정수배를 가질 수 있다. 일부 실시 예에서, 제4 피치(PTa-Y)는 제2 피치(PS-Y)보다 2배 또는 3배 이상의 정수배를 가질 수 있다. 일부 실시 예에서, 제3 피치(PTa-X)와 제4 피치(PTa-Y)는 동일한 값을 가질 수 있으나, 이에 한정되지 않는다. 예를 들면, 제3 피치(PTa-X)는 제4 피치(PTa-Y)보다 큰 값을 가질 수 있다. 또는 예를 들면, 제4 피치(PTa-Y)는 제3 피치(PTa-X)보다 큰 값을 가질 수 있다.
신호 범프(BMP-S)와 연결되는 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 열 범프(BMP-T)와 연결되는 열 비아(PVA-T)는 제2 수평 폭(W2)을 가질 수 있다. 일부 실시 예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 동일한 값을 가질 수 있다.
도 5b를 참조하면, 상부 반도체 칩(20c)은 신호 영역(SR) 및 열 영역(TR)을 포함한다. 상부 반도체 칩(20c)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 제1 피치(PS-X)를 가지고, 제2 수평 방향(Y 방향)으로 제2 피치(PS-Y)를 가지면서 매트릭스를 이룰 수 있다. 열 영역(TR)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제3 피치(PTa-X)를 가지고, 제2 수평 방향(Y 방향)으로 제4 피치(PTa-Y)를 가지면서 매트릭스를 이룰 수 있다.
신호 범프(BMP-S)와 연결되는 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 열 범프(BMP-T)와 연결되는 열 비아(PVA-Ta)는 제3 수평 폭(W3)을 가질 수 있다. 일부 실시 예에서, 제3 수평 폭(W3)은 제1 수평 폭(W1)보다 큰 값을 가질 수 있다.
도 5c를 참조하면, 상부 반도체 칩(22b)은 신호 영역(SR) 및 열 영역(TR)을 포함한다. 열 영역(TR)은 제1 열 영역(TR1)과 제2 열 영역(TR2)을 포함할 수 있다. 상부 반도체 칩(22b)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 제1 피치(PS-X)를 가지고, 제2 수평 방향(Y 방향)으로 제2 피치(PS-Y)를 가지면서 매트릭스를 이룰 수 있다. 제1 열 영역(TR1) 및 제2 열 영역(TR2)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제3 피치(PTa-X)를 가지고, 제2 수평 방향(Y 방향)으로 제4 피치(PTa-Y)를 가지면서 매트릭스를 이룰 수 있다.
신호 범프(BMP-S)와 연결되는 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 제1 열 영역(TR1)에서 열 범프(BMP-T)와 연결되는 열 비아(PVA-Ta)는 제3 수평 폭(W3)을 가질 수 있고, 제2 열 영역(TR2)에서 열 범프(BMP-T)와 연결되는 열 비아(PVA-T)는 제2 수평 폭(W2)을 가질 수 있다. 일부 실시 예에서, 제3 수평 폭(W3)보다 제1 수평 폭(W1)보다 큰 값을 가질 수 있고, 제2 수평 폭(W2)은 제3 수평 폭(W3)보다 작은 값을 가질 수 있다. 일부 실시 예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 동일한 값을 가질 수 있으나, 이에 한정되지 않는다.
도 5d를 참조하면, 상부 반도체 칩(22c)은 신호 영역(SR) 및 열 영역(TR)을 포함한다. 열 영역(TR)은 제1 열 영역(TR1)과 제2 열 영역(TR2)을 포함할 수 있다. 상부 반도체 칩(22c)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 제1 피치(PS-X)를 가지고, 제2 수평 방향(Y 방향)으로 제2 피치(PS-Y)를 가지면서 매트릭스를 이룰 수 있다. 제1 열 영역(TR1)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제3 피치(PTa-X)를 가지고, 제2 수평 방향(Y 방향)으로 제4 피치(PTa-Y)를 가지면서 매트릭스를 이룰 수 있다. 제2 열 영역(TR2)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제5 피치(PTLa-X)를 가지고, 제2 수평 방향(Y 방향)으로 제6 피치(PTLa-Y)를 가지면서 매트릭스를 이룰 수 있다.
제5 피치(PTLa-X)는 제3 피치(PTa-X)보다 큰 값을 가질 수 있고, 제6 피치(PTLa-Y)는 제4 피치(PTa-Y)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제5 피치(PTLa-X)는 제3 피치(PTa-X)보다 2배 또는 3배 이상의 정수배를 가질 수 있고, 제6 피치(PTLa-Y)는 제4 피치(PTa-Y)보다 2배 또는 3배 이상의 정수배를 가질 수 있다. 일부 실시 예에서, 제3 피치(PTa-X)가 배선 피치(PL)보다 2배 또는 3배 이상의 정수배를 가지거나, 제4 피치(PTa-Y)가 배선 피치(PL)보다 2배 또는 3배 이상의 정수배를 가질 수 있다.
신호 범프(BMP-S)와 연결되는 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 열 범프(BMP-T)와 연결되는 열 비아(PVA-T)는 제2 수평 폭(W2)을 가질 수 있다.
도 6a 내지 도 6d 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 포함하는 상부 반도체 칩을 하측에서 바라본 부분 평면도이다.
도 6a를 참조하면, 상부 반도체 칩(20d)은 신호 영역(SR) 및 열 영역(TR)을 포함한다. 상부 반도체 칩(20d)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
복수개의 최상단 배선 패턴(MLxa)은 배선 피치(PLa)를 가지며 수평 방향을 따라서 연장될 수 있다. 상부 반도체 칩(SL-Ub)은 최상단 배선 패턴(MLxa)과 동일한 수직 레벨에 위치하는 적어도 하나의 더미 배선 패턴(MLxa-D)을 더 포함할 수 있다. 최상단 배선 패턴(MLxa) 및 더미 배선 패턴(MLxa-D)은 도 3c에 보인 최상단 배선 패턴(MLx) 및 더미 배선 패턴(MLx-D)일 수 있다. 복수의 열 범프(BMP-T) 중 일부개는 열 비아(PVA-T)를 통하여 최상단 배선 패턴(MLxa)과 연결될 수 있고, 다른 일부개는 열 비아(PVA-T)를 통하여 더미 배선 패턴(MLxa-D)과 연결될 수 있다.
신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 제1 피치(PS-X)를 가지고, 제2 수평 방향(Y 방향)으로 제2 피치(PS-Y)를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 제1 피치(PS-X) 및 제2 피치(PS-Y) 각각은 약 20㎛ 내지 약 40㎛일 수 있다.
열 영역(TR)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제3 피치(PTb-X)를 가지고, 제2 수평 방향(Y 방향)으로 제4 피치(PTb-Y)를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 제3 피치(PTb-X) 및 제4 피치(PTb-Y) 각각은 약 30㎛ 내지 약 60㎛일 수 있다.
일부 실시 예에서, 제3 피치(PTb-X)는 제1 피치(PS-X)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제4 피치(PTb-Y)는 제2 피치(PS-Y)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제3 피치(PTb-X)와 제4 피치(PTb-Y)는 동일한 값을 가질 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 제1 피치(PS-X) 및 제3 피치(PT-X)는 배선 피치(PLa)와 다른 값을 가질 수 있다. 예를 들면, 제1 피치(PS-X) 및 제3 피치(PT-X)는 배선 피치(PLa)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제3 피치(PTb-X)가 배선 피치(PLa)보다 2배 또는 3배 이상의 정수배를 가지거나, 제4 피치(PTb-Y)가 배선 피치(PL)보다 2배 또는 3배 이상의 정수배를 가질 수 있다.
신호 범프(BMP-S)와 연결되는 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 열 범프(BMP-T)와 연결되는 열 비아(PVA-T)는 제2 수평 폭(W2)을 가질 수 있다. 일부 실시 예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 동일한 값을 가질 수 있다.
도 6b를 참조하면, 상부 반도체 칩(20e)은 신호 영역(SR) 및 열 영역(TR)을 포함한다. 상부 반도체 칩(20e)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
복수개의 최상단 배선 패턴(MLxa)은 배선 피치(PLa)를 가지며 수평 방향을 따라서 연장될 수 있다. 상부 반도체 칩(SL-Ub)은 최상단 배선 패턴(MLxa)과 동일한 수직 레벨에 위치하는 적어도 하나의 더미 배선 패턴(MLxa-D)을 더 포함할 수 있다. 최상단 배선 패턴(MLxa) 및 더미 배선 패턴(MLx-D)은 도 3c에 보인 최상단 배선 패턴(MLx) 및 더미 배선 패턴(MLx-D)일 수 있다. 복수의 열 범프(BMP-T) 중 일부개는 열 비아(PVA-Ta)를 통하여 최상단 배선 패턴(MLxa)과 연결될 수 있고, 다른 일부개는 열 비아(PVA-Ta)를 통하여 더미 배선 패턴(MLxa-D)과 연결될 수 있다.
신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 제1 피치(PS-X)를 가지고, 제2 수평 방향(Y 방향)으로 제2 피치(PS-Y)를 가지면서 매트릭스를 이룰 수 있다. 열 영역(TR)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제3 피치(PTb-X)를 가지고, 제2 수평 방향(Y 방향)으로 제4 피치(PTb-Y)를 가지면서 매트릭스를 이룰 수 있다.
신호 범프(BMP-S)와 연결되는 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 열 범프(BMP-T)와 연결되는 열 비아(PVA-Ta)는 제3 수평 폭(W3)을 가질 수 있다. 일부 실시 예에서, 제3 수평 폭(W3)은 제1 수평 폭(W1)보다 큰 값을 가질 수 있다.
도 6c를 참조하면, 상부 반도체 칩(22d)은 신호 영역(SR) 및 열 영역(TR)을 포함한다. 열 영역(TR)은 제1 열 영역(TR1)과 제2 열 영역(TR2)을 포함할 수 있다. 상부 반도체 칩(22d)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 제1 피치(PS-X)를 가지고, 제2 수평 방향(Y 방향)으로 제2 피치(PS-Y)를 가지면서 매트릭스를 이룰 수 있다. 열 영역(TR)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제3 피치(PTb-X)를 가지고, 제2 수평 방향(Y 방향)으로 제4 피치(PTb-Y)를 가지면서 매트릭스를 이룰 수 있다.
신호 범프(BMP-S)와 연결되는 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 제1 열 영역(TR1)에서 열 범프(BMP-T)와 연결되는 열 비아(PVA-Ta)는 제3 수평 폭(W3)을 가질 수 있고, 제2 열 영역(TR2)에서 열 범프(BMP-T)와 연결되는 열 비아(PVA-T)는 제2 수평 폭(W2)을 가질 수 있다. 일부 실시 예에서, 제3 수평 폭(W3)보다 제1 수평 폭(W1)보다 큰 값을 가질 수 있고, 제2 수평 폭(W2)은 제3 수평 폭(W3)보다 작은 값을 가질 수 있다. 일부 실시 예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 동일한 값을 가질 수 있으나, 이에 한정되지 않는다.
도 6d를 참조하면, 상부 반도체 칩(22e)은 신호 영역(SR) 및 열 영역(TR)을 포함한다. 열 영역(TR)은 제1 열 영역(TR1)과 제2 열 영역(TR2)을 포함할 수 있다. 상부 반도체 칩(22e)은 도 1에 보인 제2 반도체 칩(200)일 수 있다.
신호 영역(SR)에서 복수의 신호 범프(BMP-S)는 제1 수평 방향(X 방향)으로 제1 피치(PS-X)를 가지고, 제2 수평 방향(Y 방향)으로 제2 피치(PS-Y)를 가지면서 매트릭스를 이룰 수 있다. 제1 열 영역(TR)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제3 피치(PTb-X)를 가지고, 제2 수평 방향(Y 방향)으로 제4 피치(PTb-Y)를 가지면서 매트릭스를 이룰 수 있다. 제2 열 영역(TR2)에서 복수의 열 범프(BMP-T)는 제1 수평 방향(X 방향)으로 제5 피치(PTLb-X)를 가지고, 제2 수평 방향(Y 방향)으로 제6 피치(PTLb-Y)를 가지면서 매트릭스를 이룰 수 있다.
제5 피치(PTLb-X)는 제3 피치(PTb-X)보다 큰 값을 가질 수 있고, 제6 피치(PTLb-Y)는 제4 피치(PTb-Y)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제5 피치(PTLb-X)는 제3 피치(PTb-X)보다 2배 또는 3배 이상의 정수배를 가질 수 있고, 제6 피치(PTLb-Y)는 제4 피치(PTb-Y)보다 2배 또는 3배 이상의 정수배를 가질 수 있다. 일부 실시 예에서, 제3 피치(PTb-X)가 배선 피치(PLa)보다 2배 또는 3배 이상의 정수배를 가지거나, 제4 피치(PTb-Y)가 배선 피치(PLa)보다 2배 또는 3배 이상의 정수배를 가질 수 있다.
신호 범프(BMP-S)와 연결되는 신호 비아(PVA-S)는 제1 수평 폭(W1)을 가질 수 있고, 열 범프(BMP-T)와 연결되는 열 비아(PVA-T)는 제2 수평 폭(W2)을 가질 수 있다.
더미 배선 패턴(MLxa-D)은 도 6a 내지 도 6d에 보인 반도체 칩(20d, 20e, 22d, 22e)에만 도시되어 있으나, 이에 한정되지 않으며, 도 4a 내지 도 5d에 보인 반도체 칩(20, 20a, 22, 22a, 20b, 20c, 22b, 22c)도 최상단 배선 패턴(MLx)과 동일한 수직 레벨에 위치하는 더미 배선 패턴을 더 가질 수 있음은 당업자에게 자명하다.
도 7은 본 발명의 일 실시 예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7을 참조하면, 반도체 패키지(2000)는 인터포저(500)가 실장되는 메인 보드(600), 인터포저(500)에 부착되며 제1 반도체 칩(100)과 복수의 제2 반도체 칩(200)을 포함하는 서브 반도체 패키지(1000), 및 제3 반도체 칩(400)을 포함할 수 있다. 서브 반도체 패키지(1000)는 도 1에서 보인 반도체 패키지(1000)일 수 있으며, 서브 반도체 패키지(1000)에 대해서는 도 1을 함께 참조하여 설명한다. 또한, 반도체 패키지(2000)는 시스템이라고 호칭할 수 있다.
서브 반도체 패키지(1000)는 복수의 제1 연결 범프(160)를 통하여 인터포저(500)에 부착될 수 있다. 제1 연결 범프(160)는 제2 연결 범프(260)와 유사한바, 자세한 설명은 생략하도록 한다. 복수의 제1 연결 범프(160)는 제1 반도체 칩(100)의 제1 배선 구조체(120)와 전기적으로 연결될 수 있다. 복수의 제1 연결 범프(160)는 서브 반도체 패키지(1000)를 위한 신호, 전원 또는 그라운드 중 적어도 하나를 제공할 수 있다. 일부 실시 예에서, 복수의 제1 연결 범프(160) 각각은 모두 도 1에 보인 복수의 신호 범프(260S)와 유사하게, 서브 반도체 패키지(1000)를 위한 신호, 전원 또는 그라운드 중 적어도 하나를 제공할 수 있으며, 도 1에 보인 복수의 열 범프(260T)와 같이 열 방출을 위한 기능만을 수행하지는 않을 수 있다.
도 7에는 반도체 패키지(2000)가 2개의 서브 반도체 패키지(1000)를 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 패키지(2000)는 1개의 서브 반도체 패키지(1000)를 포함하거나, 3개 이상의 서브 반도체 패키지(1000)를 포함할 수 있다.
제3 반도체 칩(400)은, 활성면에 제3 반도체 소자(412)가 형성된 제3 반도체 기판(410), 복수의 상면 연결 패드(420), 제3 전면 보호층(440), 및 복수의 상면 연결 패드(420) 상에 부착되는 복수의 제3 연결 범프(460)를 포함할 수 있다. 제3 반도체 칩(400)은 예를 들면, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다.
제3 반도체 기판(410)은 도 1에 보인 제1 반도체 기판(110) 또는 제2 반도체 기판(210)과 대체로 유사한 구성 요소이고, 제3 반도체 소자(412)는 도 1에 보인 제1 반도체 소자(112) 또는 제2 반도체 소자(212)와 대체로 유사한 구성 요소이고, 제3 전면 보호층(440)은 도 1에 보인 제1 전면 보호층(140) 또는 제2 전면 보호층(240)과 대체로 유사한 구성 요소이고, 제3 연결 범프(460)는 도 1에 보인 제1 연결 범프(160) 또는 제2 연결 범프(260)와 유사한 구성 요소인바, 자세한 설명은 생략하도록 한다. 일부 실시 예에서, 복수의 상면 연결 패드(420) 각각은 알루미늄, 구리, 및 니켈 중 적어도 하나로 이루어질 수 있다.
인터포저(500)는, 베이스층(510), 베이스층(510)의 상면과 하면에 각각 배치되는 제1 상면 패드(522)와 제1 하면 패드(524), 및 베이스층(510)을 통하여 제1 상면 패드(522)와 제1 하면 패드(524)를 전기적으로 연결하는 제1 배선 경로(530)를 포함할 수 있다.
베이스층(510)은 반도체, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예를 들어, 베이스층(510)은 실리콘을 포함할 수 있다. 제1 배선 경로(530)는 베이스층(510)의 상면 및/또는 하면에서 제1 상면 패드(522) 및/또는 제1 하면 패드(524)와 연결되는 배선층 및/또는 베이스층(510)의 내부에는 제1 상면 패드(522)와 제1 하면 패드(524)를 전기적으로 연결하는 내부 관통 전극일 수 있다. 제1 상면 패드(522)에는 반도체 패키지(1000)와 인터포저(500)를 전기적으로 연결하는 제1 연결 범프(160) 및 제3 반도체 칩(400)과 인터포저(500)를 전기적으로 연결하는 제3 연결 범프(460)가 연결될 수 있다.
반도체 패키지(1000)와 인터포저(500) 사이에는 제1 언더필층(380)이 개재될 수 있고, 제3 반도체 칩(400)과 인터포저(500) 사이에는 제2 언더필층(480)이 개재될 수 있다. 제1 언더필층(380) 및 제2 언더필층(480)은 각각 제1 연결 범프(160) 및 제3 연결 범프(460)를 감쌀 수 있다.
반도체 패키지(2000)는 인터포저(500) 상에서 서브 반도체 패키지(1000) 및 제3 반도체 칩(400)의 측면을 둘러싸는 패키지 몰딩층(900)을 더 포함할 수 있다. 패키지 몰딩층(900)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다. 일부 실시 예에서, 패키지 몰딩층(900)은 서브 반도체 패키지(1000) 및 제3 반도체 칩(400)의 상면을 덮을 수 있다. 다른 일부 실시 예에서, 패키지 몰딩층(900)은 서브 반도체 패키지(1000) 및 제3 반도체 칩(400)의 상면을 덮지 않을 수 있다. 예를 들면, 서브 반도체 패키지(1000) 및 제3 반도체 칩(400) 상에는 열 전달 물질층(TIM, Thermal Interface Material)을 사이에 두고 방열 부재가 부착될 수 있다. 상기 열 전달 물질층은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화물질 패드(phase change Material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다. 상기 열 부재는 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다.
제1 하면 패드(524) 상에는 보드 연결 단자(540)가 부착될 수 있다. 보드 연결 단자(540)는 인터포저(500)와 메인 보드(600)를 전기적으로 연결할 수 있다.
메인 보드(600)는 베이스 보드층(610), 베이스 보드층(610)의 상면과 하면에 각각 배치되는 제2 상면 패드(622)와 제2 하면 패드(624), 및 베이스 보드층(610)을 통하여 제2 상면 패드(622)와 제2 하면 패드(624)를 전기적으로 연결하는 제2 배선 경로(630)를 포함할 수 있다.
일부 실시 예에서, 메인 보드(600)는 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 메인 보드(600)는 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 베이스 보드층(610)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
베이스 보드층(610)의 상면과 하면 각각에는, 제2 상면 패드(622) 및 제2 하면 패드(624)를 노출시키는 솔더 레지스트층(미도시)이 형성될 수 있다. 제2 상면 패드(622)에는 보드 연결 단자(540)가 연결되고, 제2 하면 패드(624)에는 외부 연결 단자(640)가 연결될 수 있다. 보드 연결 단자(540)는 제1 하면 패드(524)와 제2 상면 패드(622) 사이를 전기적으로 연결할 수 있다. 제2 하면 패드(624)에 연결되는 외부 연결 단자(640)는 반도체 패키지(2000)를 외부와 연결할 수 있다.
일부 실시 예에서, 반도체 패키지(2000)는 메인 보드(600)를 포함하지 않고, 인터포저(500)의 시스템 연결 단자(540)가 외부 연결 단자의 기능을 수행할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 20, 20a, 20b, 20c, 20d, 20e, 22, 22a, 22b, 22c, 22d, 22e, SL-U, SL-Ua, SL-Ub, SL-Uc : 상부 반도체 칩, SL-L : 하부 반도체 칩, 100 : 제1 반도체 칩, 110 : 제1 반도체 기판, 112 : 제1 반도체 소자, 120 : 제1 배선 구조체, 130 : 제1 관통 전극, 140 : 제1 전면 보호층, 150 : 제1 후면 보호층, 160 : 제1 연결 범프, 단자, 170 : 제1 후면 패드, 200 : 제2 반도체 칩, 210 : 제2 반도체 기판, 212 : 제2 반도체 소자, 220 : 제2 배선 구조체, MLx, MLxa : 최상단 배선 패턴, MLx-D, MLxa-D : 더미 배선 패턴, 230 : 제2 관통 전극, 240 : 제2 전면 보호층, 245 : 연결 비아, PVA-S : 신호 비아, PVA-Ta : 열 비아, 제1 열 비아, PVA-T : 열 비아, 제2 열 비아, 250 : 제2 후면 보호층, 260 : 연결 범프, 제2 연결 범프, 260S, BMP-S : 신호 범프, 260T, BMP-T, BMP-Ta : 열 범프, 270 : 제2 후면 패드, 300 : 몰딩층, 400 : 제3 반도체 칩, 500 : 인터포저, 600 : 메인 보드, 1000 : 반도체 패키지, 서브 반도체 패키지, 2000 : 반도체 패키지, 시스템

Claims (20)

  1. 하부 반도체 기판, 상기 하부 반도체 기판의 비활성면을 덮는 후면 보호층, 상기 하부 반도체 기판과 상기 후면 보호층을 관통하는 복수의 하부 관통 전극, 및 상기 후면 보호층 상에 배치되는 복수의 후면 신호 패드와 복수의 후면 열 패드를 포함하는 하부 반도체 칩;
    상부 반도체 기판, 상기 상부 반도체 기판의 활성면 상의 배선 구조체, 상기 배선 구조체를 덮으며 복수의 전면 오프닝을 가지는 전면 보호층, 및 상기 복수의 전면 오프닝을 채우며 상기 배선 구조체와 연결되는 복수의 신호 비아와 복수의 열 비아를 포함하는 상부 반도체 칩; 및
    상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 배치되며, 상기 복수의 후면 신호 패드와 상기 복수의 신호 비아 사이를 연결하는 복수의 신호 범프 및 상기 복수의 후면 열 패드와 상기 복수의 열 비아 사이를 연결하는 복수의 열 범프;를 포함하되,
    상기 복수의 후면 신호 패드는 상기 복수의 하부 관통 전극과 연결되고, 상기 복수의 후면 열 패드의 하면의 모든 부분은 상기 후면 보호층과 접하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 상부 반도체 칩은, 평면적으로 상기 상부 반도체 칩의 중심부에 위치하며 상기 복수의 신호 범프가 배치되는 신호 영역, 및 상기 신호 영역을 포위하며 상기 복수의 열 범프가 배치되는 열 영역으로 이루어지는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 복수의 신호 비아는 각각 제1 수평 폭을 가지고, 상기 복수의 열 비아는 각각 제2 수평 폭을 가지며, 상기 복수의 신호 범프는 제1 피치를 가지고 배열되고, 상기 복수의 열 비아는 제2 피치를 가지고 배열되며,
    상기 제2 수평 폭은, 상기 제1 수평 폭과 같거나 큰 값을 가지고, 상기 제2 피치는 상기 제1 피치보다 같거나 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제1 수평 폭과 상기 제2 수평 폭은 동일한 값을 가지고, 상기 제1 피치와 상기 제2 피치는 동일한 값을 가지는 것을 특징으로 하는 반도체 패키지.
  5. 제3 항에 있어서,
    상기 제2 수평 폭은 상기 제1 수평 폭보다 큰 값을 가지고, 상기 제1 피치와 상기 제2 피치는 동일한 값을 가지는 것을 특징으로 하는 반도체 패키지.
  6. 제3 항에 있어서,
    상기 제1 수평 폭과 상기 제2 수평 폭은 동일한 값을 가지고, 상기 제2 피치는 상기 제1 피치보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  7. 제3 항에 있어서,
    상기 제2 수평 폭은 상기 제1 수평 폭보다 큰 값을 가지고, 상기 제2 피치는 상기 제1 피치보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  8. 제2 항에 있어서,
    상기 복수의 신호 비아는 각각 제1 수평 폭을 가지고 제1 피치를 가지고 배열되며,
    상기 열 영역은,
    상기 신호 영역에 인접하여 위치하고, 상기 복수의 열 비아 중 일부개이며 각각 제2 수평 폭을 가지는 복수의 제1 열 비아와 접하며 상기 복수의 열 범프 중 일부개인 복수의 제1 열 범프가 제2 피치를 가지고 배열되는 제1 열 영역, 및
    상기 제1 열 영역에 비하여 상기 상부 반도체 칩의 가장자리부에 인접하여 위치하고, 상기 복수의 열 비아 중 다른 일부개이며 각각 제3 수평 폭을 가지는 복수의 제2 열 비아와 접하며 상기 복수의 열 범프 중 다른 일부개인 복수의 제2 열 범프가 제3 피치를 가지고 배열되는 제2 열 영역으로 이루어지고,
    상기 제2 수평 폭과 상기 제3 수평 폭이 서로 다른 값을 가지거나, 또는 상기 제2 피치와 제3 피치가 서로 다른 값을 가지는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제2 수평 폭과 상기 제3 수평 폭은 동일한 값을 가지고, 상기 제3 피치는 상기 제2 피치보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제3 피치는 상기 제2 피치보다 2배 또는 3배 이상의 정수배를 가지는 것을 특징으로 하는 반도체 패키지.
  11. 제8 항에 있어서,
    상기 제2 수평 폭이 상기 제3 수평 폭보다 큰 값을 가지고, 상기 제2 피치와 상기 제3 피치가 동일한 값을 가지는 것을 특징으로 하는 반도체 패키지.
  12. 제1 항에 있어서,
    상기 배선 구조체는, 서로 다른 수직 레벨들에 위치하는 복수의 배선 패턴을 가지며,
    상기 복수의 신호 비아는 상기 복수의 배선 패턴 중 상기 상부 반도체 기판으로부터 가장 멀리 배치되는 복수개의 최상단 배선 패턴과 접하고,
    상기 복수의 열 비아 중 적어도 일부개는 상기 복수개의 최상단 배선 패턴 중 어느 하나에 접하여 상기 복수의 신호 비아 중 적어도 하나와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 배선 구조체는, 상기 복수개의 최상단 배선 패턴과 동일한 수직 레벨에 위치하며 상기 상부 관통 전극 및 상기 신호 비아와 전기적으로 연결되지 않는 더미 배선 패턴을 포함하며,
    상기 복수의 열 비아 중 다른 일부개는 상기 더미 배선 패턴과 접하는 것을 특징으로 하는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 복수개의 최상단 배선 패턴은 배선 피치를 가지고 수평 방향을 따라서 연장되며,
    상기 복수의 열 범프는 상기 배선 피치의 정수배의 피치를 가지고 배열되는 것을 특징으로 하는 반도체 패키지.
  15. 제1 반도체 기판, 상기 제2 반도체 기판의 활성면 상의 제1 배선 구조체, 상기 제1 배선 구조체를 덮으며 복수의 제1 전면 오프닝을 가지는 제1 전면 보호층, 상기 제1 반도체 기판의 비활성면을 덮는 제1 후면 보호층, 및 상기 제1 반도체 기판과 상기 제1 후면 보호층의 관통하는 복수의 제1 관통 전극, 및 상기 제1 후면 보호층 상에 배치되는 복수의 제1 신호 패드와 복수의 제1 열 패드를 포함하는 제1 반도체 칩;
    제2 반도체 기판, 상기 제2 반도체 기판의 활성면 상의 제2 배선 구조체, 상기 제2 배선 구조체를 덮으며 복수의 제2 전면 오프닝을 가지는 제2 전면 보호층, 상기 제2 반도체 기판의 비활성면을 덮는 제2 후면 보호층, 및 상기 제2 반도체 기판과 상기 제2 후면 보호층의 관통하는 복수의 제2 관통 전극, 상기 복수의 제2 전면 오프닝을 채우며 상기 제2 배선 구조체와 연결되는 복수의 신호 비아와 복수의 열 비아, 및 상기 제2 후면 보호층 상에 배치되는 복수의 제2 신호 패드와 복수의 제2 열 패드를 각각 포함하며, 상기 제1 반도체 칩 상에 수직 적층되는 복수개의 제2 반도체 칩; 및
    상기 복수의 제1 및 제2 신호 패드와 상기 복수의 신호 비아 사이를 연결하는 복수의 신호 범프, 및 상기 복수의 제1 및 제2 열 패드와 상기 복수의 열 비아 사이를 연결하는 복수의 열 범프;를 포함하되,
    상기 복수의 제1 신호 패드는 상기 복수의 제1 관통 전극과 연결되고, 상기 복수의 제2 신호 패드는 상기 복수의 제2 관통 전극과 연결되고,
    상기 복수의 제1 열 패드의 하면의 모든 부분은 상기 제1 후면 보호층과 접하고, 상기 복수의 제1 열 패드의 하면의 모든 부분은 상기 제2 후면 보호층과 접하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 복수의 신호 범프는 평면적으로 상기 제2 반도체 칩의 중심부에 위치하고, 상기 복수의 열 범프는, 상기 복수의 신호 범프를 포위하도록 상기 제2 반도체 칩의 가장자리부에 위치하는 것을 특징으로 하는 반도체 패키지.
  17. 제15 항에 있어서,
    상기 복수의 열 범프 중 적어도 일부개는 상기 복수의 신호 비아 중 적어도 하나와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  18. 제17 항에 있어서,
    상기 복수의 열 범프 중 다른 일부개는 상기 복수의 신호 비아와 전기적으로 연결되지 않는 것을 특징으로 하는 반도체 패키지.
  19. 하부 반도체 기판, 상기 하부 반도체 기판의 비활성면을 덮는 후면 보호층, 및 상기 하부 반도체 기판과 상기 후면 보호층의 관통하는 복수의 하부 관통 전극, 및 상기 후면 보호층 상에 배치되는 복수의 후면 신호 패드와 복수의 후면 열 패드를 포함하는 하부 반도체 칩;
    상부 반도체 기판, 상기 상부 반도체 기판의 활성면 상의 배선 구조체, 상기 배선 구조체를 덮으며 복수의 전면 오프닝을 가지는 전면 보호층, 및 상기 복수의 전면 오프닝을 채우며 상기 배선 구조체와 연결되며 각각 제1 수평 폭을 가지는 복수의 신호 비아와 각각 제2 수평 폭을 가지는 복수의 열 비아를 포함하는 상부 반도체 칩; 및
    상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 배치되며, 상기 복수의 후면 신호 패드와 상기 복수의 신호 비아 사이를 연결하며 제1 피치를 가지고 배열되는 복수의 신호 범프 및 상기 복수의 후면 열 패드와 상기 복수의 열 비아 사이를 연결하며 상기 제1 피치보다 큰 제2 피치를 가지고 배열되는 복수의 열 범프;를 포함하되,
    상기 복수의 후면 신호 패드는 상기 복수의 하부 관통 전극과 연결되고,
    상기 복수의 후면 열 패드는, 상기 후면 보호층을 사이에 두고 상기 복수의 하부 관통 전극 및 상기 하부 반도체 기판과 이격되는 반도체 패키지.
  20. 제19 항에 있어서,
    상기 제2 수평 폭은 상기 제1 수평 폭보다 큰 값을 가지며,
    상기 제2 수평 폭은 약 5㎛ 내지 약 12㎛이고, 상기 제2 피치는 약 40㎛ 내지 약 80㎛인 것을 특징으로 하는 반도체 패키지.
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