TW201620815A - 多晶片模組及其製法 - Google Patents

多晶片模組及其製法 Download PDF

Info

Publication number
TW201620815A
TW201620815A TW104129092A TW104129092A TW201620815A TW 201620815 A TW201620815 A TW 201620815A TW 104129092 A TW104129092 A TW 104129092A TW 104129092 A TW104129092 A TW 104129092A TW 201620815 A TW201620815 A TW 201620815A
Authority
TW
Taiwan
Prior art keywords
wafer
contact pad
circuit
module
modules
Prior art date
Application number
TW104129092A
Other languages
English (en)
Other versions
TWI582039B (zh
Inventor
良 王
雷傑許 卡克爾
宏 沈
Original Assignee
英凡薩斯公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英凡薩斯公司 filed Critical 英凡薩斯公司
Publication of TW201620815A publication Critical patent/TW201620815A/zh
Application granted granted Critical
Publication of TWI582039B publication Critical patent/TWI582039B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/008—MEMS characterised by an electronic circuit specially adapted for controlling or driving the same
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/0023—Packaging together an electronic processing unit die and a micromechanical structure die
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/07—Interconnects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/3351—Function
    • H01L2224/33515—Layer connectors having different functions
    • H01L2224/33517—Layer connectors having different functions including layer connectors providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92124—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92132—Sequential connecting processes the first connecting process involving a build-up interconnect
    • H01L2224/92133—Sequential connecting processes the first connecting process involving a build-up interconnect the second connecting process involving a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1511—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

在一多晶片模組(MCM)中，一“超級”晶片(110N)係貼附至多個“平面”晶片(110F’)(“超級”以及“平面”晶片可以為任何晶片)上。超級晶片係位於電路板(WB)上方，但位於至少部分平面晶片(110F)下方。平面晶片係重疊於超級晶片上。更進一步，平面晶片之低速IO可藉由長形直接連接件(例如接合線(例如BVAs)或焊料堆疊)以連接WB；這些連接件可與超級晶片並列設置。這些連接件可以為長的，所以超級晶片並不需要薄化。此外，如果省略基板穿孔(through-substrate,TSV)，製造產量為高的且製造成本低。提供結合短及長形直接連接件的其它結構，以取得期望的物理以及電性特性。

Description

多晶片模組及其製法
本發明係有關於一種積體電路，特別是一種多晶片模組(MCMs)。
下列文件係關於積體電路，可作為本案之先前技術文獻：尚未授權之美國專利公開案2009/0267238(2009年10月29日；發明人Joseph等人)。
尚未授權之美國專利公開案2012/0020027(2012年1月26日；發明人Dungan等人)。
多晶片模組(MCM)係為多個元件之一組件，其包含至少一積體電路(IC)，使得此組件可使用作為一單一半導體積體電路。常見的(非多晶片)半導體積體電路可製作成晶圓或形成於晶圓上的晶粒(單晶IC)，並在後續製程中(當切割晶片時)將晶粒與晶圓分離；在一晶圓上可同時製造出多個IC。IC、可能的離散電路以及其他可能的元件(例如非半導體封裝基板，其包含印刷電路板、中介層以及其他相似元件等)可組裝於MCM上。在本發明中，單字“晶粒(die)”以及“晶片(chip)”係為同義詞。
第1圖係繪示MCM包含多個晶粒110(110F.1與110F.2等)貼附至封裝基板120上，舉例來說，封裝基板120可為電路板(WB)或中介層，電路板(WB)例如印刷電路板(PCB)。WB 120係具有互連多個晶粒之互連線(圖中未顯示)。MCM可結合不同形態的晶粒以及第1圖所繪示之形態的晶粒。在此示例中，120包含一CPU(中央處理單元)110F.1；一IVR晶粒(交談式語音辨識器)110F.2；一音頻晶片110F.3，其可包含麥克風及/或擴音器及/或音頻訊號處理電路；一電源管理積體電路(PMIC)110F.4；致動器晶粒110F.5；一射頻(RF)通訊晶粒110F.6；一圖形處理單元(GPU)110F.7；一光學晶粒110F.8(例如光轉換器及/或處理電路)、一固態硬碟(SSD)110F.9；隨機讀取記憶體(RAM)110F.10；數位訊號處理器(DSP)110F.11；感測晶片110F.12(例如光學感測器、壓力感測器或其他型態的感測器)。在本發明中，我們將CPU、IVR以及其他顯示於圖式中的晶粒稱為“功能晶粒(function die)”。
為了降低製造成本，WB可使用有機材料(例如絕緣聚合物)及/或陶瓷及/或玻璃及/或複合材料製造。此類WB可使用模壓、印刷或其他技術便宜地製造。例如，WB可以為積層陶瓷、有機材料或複合材料層之疊層，每一層上具有一起形成一互連網之複數個導電線，此互連網係互連至貼附至晶粒上的WB之接觸墊(圖中未顯示)。此類WB的製造成本較由矽製造的WB便宜。然而，最小尺寸的有機、陶瓷或複合WB通常大於矽晶片的尺寸。特別是，最小互連線的寬度以及互連線之間的相隔距離可能為矽晶片的1000倍。這樣事實的部分原因在於，許多有機材料、陶瓷材料以及複合材料無法像拋光矽晶片一樣平坦，亦即它們具有一粗糙表面；因 此，造成光刻較不精準。更進一步，此類WB時常使用較光刻粗略且便宜的方法圖案化，例如網版印刷法(screen printing)或雷射剝離法(laser ablation)。此外，導電物或其他元件的厚度可大於矽晶片。為了方便參照，我們將這類WB稱為“粗糙WB”。除非另有說明，否則“WB”用語包含粗糙以及非粗糙(例如半導體或玻璃)WB。
因此，粗糙WB電路尺寸較大，且在導電線、焊球以及其他元件之間具有較大間距。矽或玻璃WB提供較密集但成本較昂貴的封裝電路(具有較小間距)。
有鑒於粗糙WB的缺點，可藉由在複數個晶片以及粗糙WB之間使用一矽中介層補強粗糙WB。因此，複數個晶片貼附至矽中介層上，而非WB。矽中介層之頂部上係具有用於貼附至晶片上的接觸墊，矽中介層之底部上具有用於貼附至WB上的其它接觸墊。中介層係具有用於連接頂部接觸墊以及底部接觸墊的基板穿孔(through-substrate via,TSV)。然而，TSV製造成本昂貴，特別是，如果中介層具有一定厚度，難以製造TSV。但薄中介層容易斷裂及扭曲而難以處理，進而導致製程複雜化，在作業中，一旦產生壓力即可能造成MCM斷裂。
此段落係概述本發明之部分特徵，而其他特徵可在後續段落中敘述。
根據實施例，提供密集的封裝組件，以減少或省略TSV的使用。特別是，在實施例中，我們使用僅在一側上具有接觸墊的晶片，而 非傳統中介層。為了方便參照，我們將此晶片稱為“超級晶片(super chip)”，即使實際上可能是一般晶片，許多晶片僅在一側上具有接觸墊(IO)。(我們交替地使用“接觸墊”、“IO”以及”輸入/輸出”用語，以對應能夠貼附到其他電路元件上的一晶片之複數個接觸墊；這些用語可僅使用於輸入接觸墊或輸出接觸墊，亦即除了一接觸墊同時使用於輸入以及輸出外，其他接觸墊僅使用作為輸入端或輸出端。)
在實施例中，超級晶片貼附至多個其它晶片上；為了方便參照，我們將這些晶片稱為“平面”晶片；任何晶片皆可以為一平面晶片。為了方便參照，我們假設超級晶片以及平面晶片疊置於一可能的粗糙WB上。在實施例中，超級晶片僅在頂部上具有IO，平面晶片係疊置於超級晶片上並在貼附至超級晶片之IO上的底部上具有IO。更進一步，至少一平面晶片重疊超級晶片，亦即這些平面晶片係延伸至超級晶片外，並具有藉由“直接”連接件相互連接的複數個額外底部IO；複數個IO藉由“直接”連接件相互連接，我們係意指一電性連接件並非為任何其它積體電路(例如晶片)或任何WB的一部分。直接連接件可以為一離散導線、一堆疊焊料或一突出於晶片或WB外的柱體(可能為銅柱)，或是複數個柱體及/或複數個導線及/或複數個堆疊焊料及/或複數個其它導電元件之一組合物，直接連接件並非為任何其它積體電路或WB的一部分(不同於TSV，例如，TSV為積體電路或WB之一部分)。“直接連接件”用語也包含一覆晶型連接件，例如薄焊料層、導電高分子黏膠或擴散接合件。直接連接可被包覆至一模壓化合物(例如固化有機高分子樹脂)內。
我們將使用適用於直接連接件的“貼附”用語，此直接連接 件不包含不連續的非焊接線。例如，如果兩個IO藉由薄焊料層或擴散接合件接合在一起，則稱此接合為“貼附”。此外，當描述任何結構(例如晶片以及WB)的接合時，可能是藉由介電質黏膠進行接合，“貼附”是為通用的接合技術，不受限於導電結構。
在實施例中，超級晶片疊置於平面晶片上，超級晶片之底部上具有IO。部分IO貼附至平面晶片上，超級晶片之其它底部IO位於延伸至平面晶片外的超級晶片之一部分上並直接連接WB。
如果各晶片僅在其一側上具有IO，則不需要TSV。然而，在實施例中係使用具有TSV的晶片。
為了方便參照，一晶片之IO貼附至另一晶片上稱為“型態A”，IO直接連接WB則稱為“型態B”。在實施例中，WB連接件(針對形態B型IO)為長的，例如焊料堆疊或接合線。這些連接件的長度大於超級晶片或平面晶片的厚度。
關於本文所使用的技術用語，超級晶片為在一側上具有貼附至不同晶片上的IO的任何晶片。超級晶片之另一側上也可具有IO，並可或不可具有TSV。貼附至一超級晶片上的至少一平面晶片將延伸至超級晶片外。平面晶片之兩側上可具有或不可具有IO，平面晶片可具有或不可具有TSV。更進一步，一晶片可同時為平面晶片以及超級晶片。例如，如果平面晶片位於兩超級晶片下方並貼附至其上，則此平面晶片亦為超級晶片，而覆蓋的超級晶片相對於下方晶片為平面晶片。一晶片可能不是超級晶片，也不是平面晶片；例如如果一晶片僅貼附至一WB上，則此晶片不是超級晶片，也不是平面晶片。
在實施例中，超級晶片僅使用於將複數個平面晶片相互連接，相似於尚未授權之美國專利公開案2009/0267238(Joseph等人)所揭露之橋接晶片(bridge chip)，透過引用將其併入於本文中。此外，請見尚未授權之美國專利公開案2012/0020027(Dungan等人)，透過引用將其併入於本文中。
晶片可以為矽或其它半導體基材。在實施例中，超級晶片在貼附至超級晶片上的平面晶片之複數個IO之間提供快速互連。因此，在實施例中，針對部分晶片，我們將這些IO劃分成具有高速以及低速需求的兩個獨立類別。為了按路線發送高速訊號，我們避免使用一粗糙WB；因此，高速IO較佳為型態A，貼附至其它晶片之高速IO上。特別是，平面晶片之高速IO可貼附至超級晶片之高速IO上，使得在這些IO上的訊號可在平面晶片之間傳輸，或藉由超級晶片處理，以達到高速以及其它電性需求(例如低電壓或低功率需求)。低速IO(例如接地電壓、供電、參考電壓以及其它直流訊號或慢速的交流訊號)可以為形態B，亦即貼附至粗糙WB上並可能透過粗糙WB互連接，以取得粗糙WB的較低成本的優勢。
如上所述，在實施例中，超級晶片係位於WB上方，但位於平面晶片下方。平面晶片之低速IO係藉由與超級晶片並列設置的長形連接件直接連接WB；此連接件的長度可大於超級晶片的厚度。長形連接件可以為接合線(例如下述之焊孔陣列(Bond Via array,BVA))、焊料堆疊或穿膜通孔(Through Mold Via,TMV)。長形連接件可用於低速及/或需要較高電壓或電源，但無論如何對應的訊號須具有低速及/或較高電壓或電源者，因此符合長形連接件。如果這樣的需求允許增加這些連接線的長度，則可製 造較厚的超級晶片。例如，在實施例中，矽超級晶片(即基於矽基材)係具有至少300微米、400微米、500微米、650微米或700微米的厚度。實施例中，例如，超級晶片不具有TSV，超級晶片以市面上部分標準尺寸製造，單晶矽晶圓(monocrystalline silicon wafer)沒有經過薄化。由於較大的厚度以及不須TSV與薄化製程，所以生產量增加且製造成本降低。在除了矽，其他半導體材料可使用於提供相同或相似的效益。
同樣地，如果超級晶片疊置於平面晶片上，且直接連接WB的超級晶片之IO為低速及/或高電壓或電源者，則其連接至WB的直接連接件可以為長的，所以平面晶片可為厚的。
在實施例中，部分或所有長形連接件必須為垂直的，亦即各長形連接件沿著垂直於WB及/或晶片的一直線延伸。而，連接件沿其長度方向的厚度通常可以針對焊料堆疊而改變。也可使用非垂直的直接連接件，例如傾斜的直接連接件。連接件可以為非垂直的，例如彎曲的。然而，越短的直接連接件可提供較高的訊號傳輸速度。
在實施例中，下方晶片--超級晶片或平面晶片一係設置於WB上的一凹槽內，以縮短上方晶片之WB連接件長度。
超級晶片可以為任何晶片，例如第1圖之晶片110F。例如，在一系統中具有通訊連接感測器、資料庫以及其他可能元件的一控制器，此控制器可以為一超級晶片，其連接感測器晶片、資料庫儲存管理晶片以及其他裝置之晶片。這些晶片中的任何一個也可直接連接一粗糙WB。晶片之IO劃分成低速IO以及高速IO。例如，當緩慢IO可連接WB時，平面晶片之高速IO不須使用WB即可連接控制器。控制器也可具有連接WB的緩慢 IO(例如用於電源以及地面)。
更進一步，實施例提供一種組合MCM之新製作方法。本發明並非貼附各晶片至WB上，而在實施例中，複數個晶片一起組成一重組晶圓，亦即藉由一模壓混合物將彼此相鄰的多個晶片固定在一起，以組成一晶圓。額外的晶片可貼附至此重組晶圓上。具有額外晶片的重組晶圓可切割成分離的複數個模組，各模組可貼附至一WB上。視需要，其它晶片可接著再貼附至組件上。
上述各該實施例所揭示者係藉以具體說明本發明，且文中雖透過特定的術語進行說明，當不能以此限定本發明之專利範圍；熟悉此項技術領域之人士當可在瞭解本發明之精神與原則後對其進行變更與修改而達到等效目的，而此等變更與修改，皆應涵蓋於如后所述申請專利範圍所界定之範疇中。
110‧‧‧晶粒或晶片
110F‧‧‧晶粒或晶片
110F.1‧‧‧CPU(中央處理單元)
110F.2‧‧‧IVR晶粒(交談式語音辨識器)
110F.3‧‧‧音頻晶片
110F.4‧‧‧電源管理積體電路(PMIC)
110F.5‧‧‧致動器晶粒
110F.6‧‧‧射頻(RF)通訊晶粒
110F.7‧‧‧圖形處理單元(GPU)
110F.8‧‧‧光學晶粒(例如光轉換器及/或處理電路)
110F.9‧‧‧固態硬碟(SSD)
110F.10‧‧‧隨機讀取記憶體(RAM)
110F.11‧‧‧數位訊號處理器(DSP)
110F.12‧‧‧感測晶片
110N‧‧‧超級晶片
120‧‧‧電路板(WB,Wired Board)或中介層(ITP)
120'‧‧‧電路板(WB,Wired Board)
204‧‧‧多晶片模組(MCM)
204.0‧‧‧次模組
204'‧‧‧多晶片模組(MCM)
210‧‧‧接觸墊或IO
210A‧‧‧接觸墊或IO
210B‧‧‧接觸墊或IO
210C‧‧‧接觸墊或IO
210T‧‧‧接觸墊或IO
210X‧‧‧接觸墊或IO
210Y.T‧‧‧接觸墊或IO
210Y.B‧‧‧接觸墊或IO
212‧‧‧虛線
320‧‧‧半導體基板
330‧‧‧層
334‧‧‧貼附件
340‧‧‧接觸墊
340'‧‧‧接觸墊
340"‧‧‧接觸墊
344‧‧‧導線
350‧‧‧連接件
360‧‧‧密封材料或模壓混合物
364‧‧‧貼附件
368‧‧‧底層填料(UF)
380‧‧‧底層填料(UF)
384‧‧‧熱介面材料(thermal interface material,TIM)或黏膠
390‧‧‧凹槽
394‧‧‧離散導線或接合線
510‧‧‧通孔(TSV)
520‧‧‧貼附件
810‧‧‧重組晶圓
820‧‧‧模壓混合物
890‧‧‧重分佈層(RDL)
890L‧‧‧導線
894‧‧‧模壓穿孔(Through Mold Vias,TMV)
894C‧‧‧IO
902‧‧‧模壓穿孔(Through Mold Vias,TMV)
902C‧‧‧IO
910‧‧‧真空級
1110‧‧‧袋部
1120‧‧‧黏膠層
1210‧‧‧模壓混合物
1310‧‧‧生醫裝置
1314‧‧‧感測器晶片
1318‧‧‧控制晶片
1322‧‧‧記憶體晶片
1326‧‧‧資料庫晶片
1330‧‧‧警示晶片
1334‧‧‧致動晶片
1336‧‧‧電池晶片
1338‧‧‧網路通訊晶片
1340‧‧‧網路
1350‧‧‧電腦系統
1360‧‧‧處理器
1362‧‧‧記憶體
1364‧‧‧周邊裝置
1410‧‧‧氣體辨識裝置
1514‧‧‧影像陣列
1520‧‧‧視訊處理器
1524‧‧‧色彩處理器
1526‧‧‧資料格式化模組
1530、1538‧‧‧系統介面模組
1532‧‧‧壓縮模組
1536‧‧‧圖框儲存記憶體
1540‧‧‧控制系統
1610‧‧‧整合晶片
第1圖係為根據習知技術之多晶片模組(MCM)之俯視圖。
第2A圖係為根據本發明之實施例之在MCM內之多個晶片之平面示意圖。
第2B圖以及第2C圖係為根據本發明之實施例之MCM之平面示意圖。
第3A-1圖、第3A-2圖、第3B-1圖、第3B-2圖、第3C圖、第3D圖、第3E圖、第4A圖、第4B圖、第4C圖、第5圖以及第6A圖係分別繪示根據本發明之實施例之MCM之垂直剖面圖。
第6B圖係為根據本發明之實施例之MCM之平面示意圖。
第6C圖、第7A圖以及第7B 1圖係分別繪示根據本發明之實施例之MCM之平面示意圖。
第7B-2圖係為根據本發明之實施例之MCM之平面示意圖。
第8A圖、第8B圖、第8C圖、第8D圖、第9A圖、第9B圖、第9C圖、第9D圖、第9E圖、第10A圖、第10B圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖以及第12D圖係分別繪示根據本發明之實施例之在製程中之MCM之垂直剖面圖。
第13圖係為根據本發明之實施例之健康監控系統之方塊圖。
第14圖係為根據本發明之實施例之氣體辨識安全系統之方塊圖。
第15圖係為根據本發明之實施例之氣體辨識安全系統之方塊圖。
第16圖係為根據本發明之實施例之系統之方塊圖。
在此所述之實施例所揭示者係藉以具體說明本發明，且文中雖透過特定的術語進行說明，當不能以此限定本發明之專利範圍。
第2A圖以及第2B圖係繪示多晶片模組(MCM)204具有藉由超級晶片110N互連的四個平面晶片110F.1、110F.2、110F.3及110F.4。平面晶片110F(亦即110F.1至110F.4)以及超級晶片110N可以為第1圖所繪示的任何晶片110或其它任何晶片。在一非限制性的示例中，晶片110F.1係為CPU(如在第1圖中之110F.1)，晶片110F.2係為GPU(如在第1圖中之110F.7)，晶片110F.3係為RAM(如在第1圖中之110F.10)，晶片110F.4係為PMIC(如在 第1圖中之110F.4)。平面晶片之IO 210包含高速IO 210A以及低速IO 210B。在本發明中，我們稱高速IO 210A作為“群組A”，低速IO 210B作為“群組B”。各群組可僅包含一IO或包含多個IO。
超級晶片110N係具有IO 210A以及IO 210B，IO 210A係貼附至平面晶片110F上，在中間處的IO 210B將直接連接一WB(其可能為粗糙WB)。
第2A圖係分別繪示各晶片，在一平面示意圖上繪示各晶片之IO 210；第2B圖係繪示互連接的晶片，其中超級晶片110N相對於第2A圖係為倒置的。在第2A圖中，虛線212標記在具有IO 210A的晶片區域以及具有IO 210B的晶片區域之間的分界線。在此示例中，各晶片之部分或所有IO 210A係為高速(快)IO，部分或所有IO 210B係為低速(緩慢)IO。在各平面晶片中，IO 210A位於角落。在超級晶片110N中，IO 210B位於晶片之中間處，IO 210A則位於角落。
在實施例中，低速IO可用於與WB通訊連接時，高速IO210A可透過超級晶片110N在複數個平面晶片之間通訊連接，而不利用WB 120。
第2C圖係為另一MCM之平面示意圖，此MCM係具有連接多個平面晶片110F.1至110F.5的一超級晶片110N。IO 210未繪示於圖中。所有平面晶片110F係具有貼附至超級晶片110N上之IO 210A。除了110F.4，所有平面晶片在相同側上係具有額外的IO 210B以作為超級晶片；這些IO直接連接WB(圖中未顯示)。
各晶片110(110F與110N)可由一MCM取代。此MCM可具有 多個晶片一起作為一超級晶片或一平面晶片。
在實施例中，超級晶片110N僅在一側上具有IO，此側面向平面晶片110F，超級晶片不具有基板穿孔(through-substrate，TSV)。同樣地，平面晶片110F可僅在一側上具有IO，且可不具有TSV。
IO可具有任何結構，例如底層金屬球(Under Ball Metallurgy,UBM)或銅柱，並可使用標準後段(back end of the line,BEOL)製程，但不以此為限。
如果晶片不具有TSV，則可製成具有一定厚度的晶片，並可高產量製造晶片，這些晶片在晶圓薄化製程中不會出現扭曲或其它問題。
在實施例中，在複數個低速IO 210B之間的通訊不需要高速度，它們透過較緩慢但成本可能較便宜的直接連接件連通。這些連接件例如為線材或柱塊，例如BVA(焊孔陣列)；請見San Jose,CA之Invensas公司2013年5月發佈的行動系統之InvensasTM高效能BVA PoP封裝，透過引用將其內容併入於本文中；此外，請見Sato等人在2013年12月31日發佈的美國專利專利號.8,618,659，透過引用將其內容併入於本文中；Caskey等人在2014年2月6日刊載的授權前美國專利公開號2014/0036454，透過引用將其內容併入於本文中。其它類型的長形直接連接件可以為焊料堆疊或焊接線。例如，請見E.Zakel等人在ICEP2002刊載的“高速雷射焊接噴射技術應用於光電以及MEMS封裝(High Speed Laser Solder Jetting Technology for Optoelectronics and MEMS Packaging)”，透過引用將其內容併入於本文中。此外，請見Sakurai等人在2002年9月24日發佈的美國專利專利號 6,455,785；美國專利申請號14/275,519以及14/275,514，透過引用將其內容併入於本文中。如兩個專利申請案所揭露之內容，焊料堆疊可以非常高，並可藉由印刷法以低成本形成。此長形直接連接件(BVA或焊料堆疊)可初步地形成於WB、晶片或兩者上。特別是，當其它IO 210B直接連接件可形成於WB上時，IO 210B直接連接件可形成於IO上。再次針對其它IO 210B，直接連接件之一部分(例如導線或焊料堆疊之一部分)可形成於IO上，且另一部分可形成於WB上；兩個部分可藉由任何適合手段(例如焊接、黏著、擴散接合等)將彼此接合，以形成一完整的長形直接連接件。
在實施例中，多個平面晶片之間的部分互連接由超級晶片提供，因此更少部分的互連接由WB提供，所以可降低WB尺寸以及成本。
在實施例中，超級晶片僅具有互連線。在其它實施例中，超級晶片係具有其它電路，例如記憶體緩衝器、開關、並聯串聯轉換器以及串聯並聯轉換器以及其它可能的型態。
在實施例中，可取得下列優勢：
-相較於具有導通孔(TSV)的一中介層，超級晶片110N可不具有TSV，以允許更高產量以及較低成本的(具有多個不同功能的晶片的)大型多功能整合。
-高頻寬、低功耗、高產量以及低成本。
-對於多功能行動MCM積體光學、感測器以及微機電(micro-electro-mechanical,MEMS)系統具有優勢。
技術特徵如下：
- MCM中的一超級晶片係貼附至多個平面晶片上。
-在各晶片上的複數個IO係從空間上分割成兩群組A以及B。各平面晶片之群組A係透過在超級晶片上的高頻寬(超細間距以及超高速)互連件，以通訊連接(在MCM內的)其它平面晶片之群組A。各平面晶片之群組B係透過較低速互連件以通訊連接其他元件，低速互連件例如BVA或其它形態的線材或焊料堆疊。
-部分或所有超級晶片以及平面晶片之IO可藉由標準後段(Back End of the Line,BEOL)矽製程以非常高產量製造，不須具有TSV或很小的厚度，所以在晶圓薄化製程中，不會出現扭曲變形的現象。
-超級晶片之IO可透過金屬柱體、微凸塊、金屬對金屬擴散接合件或其它適合於高速互連的貼附元件，以貼附至平面晶片之IO上。此貼附件可能比焊料貴，但在實施例中可接受成本較高的貼附件。
在下文中更詳細地描述示例性製法。簡單地說，在實施例中，晶片在貼附至WB上之前可組合在一起。例如：
1、首先，接合所有平面晶片以形成一重組晶圓。接著，在平面晶片之一個別群組上接合各超級晶片(製程詳細描述於下方第8A圖至第8D圖中)。本文之“重組晶圓”代表一晶圓由多個晶片製成，並可再製造成其它晶圓：這些晶片設於一共用基底(可能在一框架內，可能在一膠帶上)上並被包覆(亦即包覆於一模壓混合物中)。視需要，多餘的模壓混合物可接著切除/薄化。在進行下一個製程(例如其它晶片接合至晶圓上)之前，共用基底可移除也可不移除，可能藉由模壓混合物將剩餘的複數個晶片固定在一起，模壓混合物可能為膠帶(膠帶可或不可移除)或框架(如果使用且無法移除)；此結構稱為重組晶圓。請見2013年11月25日，Jeffrey Gotro在 聚合物技術革新部落格(Polymer Innovation Blog)(聚合物的實用技巧以及建議、創新和產品開發的專業知識)上，網址為http：//polymerinnovationblog.com/polymer-challenges-electronic-packaging-part-7-embedded-wafer-level-packaging-process-flow/，所公佈的“在電子封裝內聚合物所面臨的挑戰(Polymer Challenges in Electronic Packaging)：第七部分-嵌入式晶圓級封裝製程(Embedded Wafer Level Packaging Process Flow)”，透過引用將其內容併入於本文中。此外，請見尚未授權之美國專利公開案案號2014/0335654(2014年7月8日；發明人：Barth等人)以及案號2012/0168943(2012年7月5日；發明人：Gan等人)，透過引用將其內容併入於本文中。
2、此外，在貼附晶片至WB上之前，逐一將各平面晶片接合至超級晶片上(在下方第10A圖至第10B圖中詳細描述其製程)。
在任一形態的製程中，長形直接連接結構(例如柱體或離散導線(Discrete Wire))可形成於晶片110、WB 120或兩者上。
在實施例中，晶片透過熱介面材料(thermal interface material,TIM)熱連接WB。TIM可透過在WB上的通道(通孔)從WB背面引入。
WB 120可具有一凹槽，以容置超級晶片及/或平面晶片。
通常(但非必要)，我們使用“110N”作為超級晶片的代表符號，“110F”作為平面晶片或非超級晶片且非平面晶片的晶片的代表符號。如上所述，一晶片可同時為平面晶片以及超級晶片或兩者皆非。
可提供多個MCM，各MCM包含一超級晶片110N以及多個 平面晶片110F，此類MCM可透過堆疊、續接(chain)或其他結合方式以結合成一擴展系統(一更大MCM)，在MCM之間具有各種形態的互連件，例如焊料凸塊、中介層以及接合線等。示例描述於下方第7A圖、第7B 1圖以及第7B 2圖中。
第3A 1圖以及第3A 2圖係繪示根據實施例之垂直剖面圖；第3A 1圖係為分解立體圖，第3A 2圖係繪示組合MCM。在這些圖式中，兩平面晶片110F.1與110F.2係貼附至一超級晶片110N上，以形成一三晶片次模組(three-chip sub-module)204.0。在使用本文中所描述的技術將次模組204.0貼附至WB上之前，可先分別製造次模組204.0。在其它實施例中，次模組並非為分別製造；例如，超級晶片110N可先貼附至WB上，平面晶片110F.1與110F.2可附設於超級晶片110N之頂部上。(即使超級晶片可貼附至WB上，例如藉由有機高分子黏膠，其未顯示於這些圖式中，實施上，在實施例中，超級晶片並沒有貼附至WB上。)
除了第3A 1圖以及第3A 2圖之截面圖外，平面晶片可貼附至超級晶片110N上。
部分或所有晶片110F及110N係具有晶片110結構(顯示於第3A2圖之插圖A)。此晶片係具有半導體基板320以及額外層330形成於基板320上。IO 210(如果出現，其包含210A及210B)可以為層330之一部分。頂部，亦即層330之一側，其可以為主動側，亦即電晶體、電容、電感、電阻、二極體以及其它元件可位於此側。然而，此電路元件可形成於基板320之中間及/或基板下方，此電路元件係具有基板穿孔(TSV，圖中未顯示)用於互連在晶片之頂部以及底部上的複數個電路元件。特別是，在多個圖 式中，具有接觸墊210的一側可以為晶片之主動側，但也可為相對側(例如，如果IO 210藉由TSV元件連接在主動側上的電路元件)。
在第3A-1圖以及第3A 2圖中，超級晶片110N之頂部上以及在背離WB之一側上係具有IO 210A。超級晶片110N不具有IO210B(亦即不具有直接連接WB的IO)。超級晶片110N之IO 210A係貼附至平面晶片110F之IO 210A上(亦即110F.1與110F.2)。複數個平面晶片110F並列設置，各平面晶片110F重疊於超級晶片110N上，並橫向延伸至超級晶片外。平面晶片110F之所有IO 210係位於底部；IO 210A係藉由焊料、導電或異方性導電膠、擴散接合件或其它技術，以貼附至超級晶片110N之IO 210A上。如果貼附件334為分離元件時，貼附件係以334示意性顯示；但在擴散接合的情況下，則沒有分離的貼附件。在相同MCM中，複數個貼附件334可以為相同或相異形態。
WB 120係包含藉由導線344互連的複數個接觸墊340。長形直接連接件350係形成於複數個接觸墊340上。連接件350之頂端係貼附至平面晶片110F之IO 210B上。貼附方式可藉由焊接或上述其它應用於貼附件334之技術。長形連接件350可以為一接合件線(例如，由銅或上述其它材料製成的BVA)，或可以為藉由圖案化在光阻(圖中未顯示)上的孔洞以光刻方式形成的一線材，並藉由一導體(例如銅或其它金屬)填充此孔洞；請見美國專利申請案申請號14/250,317，申請日2014年4月10日(第一發明人名字：Cyprian Uzoh)，標題為“具有至少一焊孔陣列的晶粒堆疊(Die Stacks with One or More Bond Via Arrays)”，透過引用將其內容併入於本文中。連接件350也可以上述之一焊球、一焊接線或複數個焊球之一堆疊。焊料係 具有低於銅或其它材料的低熔融溫度，例如450℃以下，焊料可使用於上述線材，但這些線材也可由低熔融溫度材料製成。不同連接件350可以為相同或相異的形態。顯然地，連接件350的長度係大於超級晶片110N的厚度。
在實施例中，針對特定或所有連接件350，各連接件350必須為垂直的，亦即沿垂直於WB及/或晶片110F之底面的一直線延伸。然而，例如，針對焊料堆疊，連接件的厚度通常是可以改變的。非垂直直線連接件也可使用，例如傾斜連接件。連接件可以為非直線的，例如彎曲的。
如第3A 1圖所示，在實施例中，連接件350之基部係藉由模壓混合物360包覆(例如介電有機聚合物，例如環氧樹脂，可具有填充物)。連接件350之頂端係突出至密封材料360外。為了限制密封材料360之高度使其不覆蓋連接件350之頂端，密封材料可藉由薄膜輔助塑模製程(film assisted molding process)形成，此製程係在模壓工具之凹穴中提供穿透一薄膜的連接件350之頂部，請見尚未授權之美國專利公開案公開號2014/0220744(2014年8月7日；發明人：Damberg等人)，透過引用將其內容併入於本文中。然而，亦可使用其它技術，例如包覆整個線材350並接著藉由移除頂部之密封材料以顯露該等線材。移除方式可以為化學蝕刻法(chemical etch)、粒子噴砂法(particle blasting)、雷射剝離法(laser ablation)或其它可能的方法。
如果連接件350為長的時，超級晶片110N可以為厚的。例如，BVA連接件350之高度係介於0.1mm至1mm之範圍，但高度也可能更大 或更小。
額外的模壓混合物(例如底層填料，圖中未顯示)可引入以包覆連接件350之頂端，可能在貼附至平面晶片110F上之後進行。更進一步，黏膠(圖中未顯示，可能為具有或不具有填充物的有機高分子樹脂)可出現於超級晶片110N下方，以將超級晶片黏附於WB 120上。額外的底層填料(圖中未顯示)可使用於平面晶片110F以及超級晶片110N之間，以包覆貼附件334。
第3B-1圖(立體分解圖及垂直剖面圖)以及第3B-2圖(非爆炸圖及垂直剖面圖)係顯示一相似結構。然而，連接件350係初始形成於平面晶片110F(在IO 210B上)上，而非WB上。
在第3B-1圖以及第3B-2圖中，密封材料360也初始形成於平面晶片110F上，但這是非必要的。例如，在貼附晶片110至電路板上之後，可提供密封材料。
如第3B-2圖所示，連接件350形成於平面晶片110F上，並藉由貼附元件(attachment feature)364以貼附至WB接觸墊340上。針對貼附件334及350，貼附件364可以為上述任何形態(焊料以及擴散接合件等)。底層填料368係包覆這些貼附件，並填充在密封材料360以及WB之間的空間。視需要，在晶片110結合至WB上的期間或之後，可同時形成UF 368以及密封材料360。直接連接件350係具有其對應的貼附件364，並可視為一單一長形直接連接件。在此實施例或本公開內容所描述的其它實施例中，(例如，當連接件350之一部分係製造於WB上而另一部分於晶片上以及兩晶片係藉由一貼附件(例如364)結合時)，典型連接件350可包含一或多個貼附件 (例如364)位於任一端及/或中間。因此，直接連接件350可以由相異形態的直接連接區段構成。
此外，在超級晶片110N以及平面晶片110F之間係顯示底層填料380。底層填料368與380可以為毛細管形態或非流體形態，並可以為模壓混合物、非導電膏、非導電膠或任何其他本發明所屬技術領域中所熟知的類型。在本發明所屬技術領域中，熟知的典型底層填料係為一介電質有機高分子材料，可能為固化樹脂，可能具有填充物。
WB 120可包含填充有熱介面材料(thermal interface material,TIM)384的通道(通孔)，例如散熱膏、金屬膏(例如銅)或其它形態。TIM 384也可填充在超級晶片110N以及WB之間的空間。TIM 384的熱傳導性優於超級晶片110N及/或其餘WB及/或WB基板(亦即導電導線344以及接觸墊340外的WB部分；這些部分承接導線344以及接觸墊340)及/或周圍及/或與TIM實體接觸之表面。視需要，可提供介電質係圍繞TIM，以使TIM與結構之其它部分電氣絕緣。例如，如果TIM為導電銅膏，且如果WB表面以及超級晶片之表面並非為介電質並與TIM實體接觸，則介電質可提供於WB表面以及超級晶片之表面上。TIM可將超級晶片110N緊附於WB 120上。視需要，WB導線344可按路線圍繞TIM。TIM也可提供於第3A-1圖以及第3A-2圖之上述實施例中，並可具有相同的幾何圖形(例如相同路線位置以及尺寸)。
第3C圖相似於第3A2圖，但超級晶片110N之底部係位於WB120上的凹槽390中(此凹槽係位於WB基板上)。在實施例中，整個超級晶片110N可位於凹槽中。降低連接件350之高度，可提升電性表現，例如 在IO 210B上的訊號傳輸速度提升，及/或訊號電壓需求降低。如此，也降低結構之垂直尺寸，並可容許選擇更大的連接件350；例如，可使用一單一焊球來進行貼附。底層填料以及密封材料未顯示於圖中，其可省略或當有需求時可使用，例如使用於上述的實施例中。反之亦然，凹槽390可提供於第3A圖以及第3B圖(亦即第3A1圖、第3A2圖、第3B1圖及第3B2圖)之實施例中。
本發明之優勢在於，在實施例中，所有晶片110僅在一側(頂部或底部)上具有IO，且不包含TSV。
在第3D圖中，平面晶片110F(110F.1、110F.2以及其它可能的此類晶片)係設置於超級晶片110N下方以及WB上方(WB可如上述實施例；為簡化起見，圖中未顯示其互連件344)。當超級晶片110N之IO 210位於底部時，平面晶片110F之頂部上係具有IO 210。平面晶片110F之IO 210A係貼附至超級晶片110N之IO 210A上。平面晶片110F之IO 210B係藉由離散接合線394以連接WB接觸墊340。超級晶片110N之IO 210B可藉由上述任何種類的長形直接連接件350(例如BVA)以直接連接WB。這些連接件350可初步形成於超級晶片110N、WB或兩者上，視需要，這些連接件350可藉由密封材料360(例如模壓混合物)包覆。它們橫向設置於複數個平面晶片110F之間(設至晶片110F.1之右側以及晶片110F.2之左側)，及/或它們可設於任何其它位置。
平面晶片110F係藉由黏膠384貼附至WB上，此黏膠384可能具有高導熱性(可能為TIM，導熱性高於WB及/或平面晶片及/或其周圍環境)。
如果連接件350為長形的，則平面晶片110F可以為厚的。
第3E圖相似於第3D圖，但在個別晶片110F.1與110F.2之頂部上係具有額外晶片110F.3與110F.4。如第3D圖所示的平面晶片110F.1與110F.2，但在頂部上具有額外IO 210C貼附至個別晶片110F.3與110F.4之IO 210上。在實施例中，沒有使用TSV，所有IO(接觸墊)210僅位於各晶片之一側上。
第4A圖、第4B圖以及第4C圖係繪示另一MCM在不同的製程階段。如第4C圖所示，MCM係具有位於WB120上方的晶粒110之四階(四層)：第一層係具有超級晶片110N，第二層係具有平面晶片110F.1與110F.2，第三層係具有110F.3與110F.4，第四層係具有晶片110F.5與110F.6。在本實施例中，可具有任意數量的層級，在各層可具有任意數量的晶片，製程可相似於上述其它實施例之製程。第4C圖之MCM包含貼附至超級晶片110N上的兩個晶片堆疊；晶片110F.1、110F.3及110F.5之堆疊；晶片110F.2、110F.4及110F.6之堆疊。在本實施例中，可具有任意數量的晶片堆疊，在各堆疊中可具有相同或不同數量的晶片。在第4C圖之MCM中，超級晶片110N位於晶片110F下方(如第3A2圖及第3B2圖所示)，但超級晶片110N可位於晶片110F上方。更進一步，在本實施例中，可具有任意數量的超級晶片，各超級晶片係貼附至多個其它晶片上。
在實施例中，首先，先製造第4A圖之結構，接著處理所取得的第4B圖之結構，接著將取得第4C圖所示之結構。第4A圖之結構係具有最初的兩階晶片110。超級晶片110N係藉由黏膠384緊附於WB 120上。如第3A2圖所示，設置平面晶片110F.1與110F.2。在超級晶片110N中，所有 IO係位於頂部上，沒有任何IO直接連接WB，並且可能沒有TSV。超級晶片之IO 210A係貼附至位於晶片110F.1與110F.2之底部上的IO 210A上(此相似於第3A2圖)。這些貼附件可以為上述的貼附件334。超級晶片110N之IO 210C係藉由接合線394，以連接位於110F.1與110F.2之頂部上的IO 210.T。晶片110F.1與110F.2之頂部上係具有額外IO 210.T，隨後，直接連接下一層晶片110F.3與110F.4(第4B圖)。IO 210.T能以任何期望方式形成。例如，晶片110F.1與110F.2可具有第3A2圖之插圖A所示的結構；層330可位於各晶片之頂部、底部或兩者上。例如，接觸墊210.T可以為一重分配層(RDL)之一部分，此重分配層(RDL)形成頂層330之一整體或一部分上。基板320S可包含基板穿孔(through-substrate,TSV)，以連接晶片之接觸墊210.T至晶片之底部接觸墊210A及/或210B(如第3A圖所示，接觸墊210B藉由長直接連接件350以直接連接WB)。一示例性晶片架構適用於第5圖所述之晶片110F，晶片110F如插圖B。
第4A圖之結構能以第8A圖至第10B圖之下述方式或其它方式形成。
接著，第三層晶片110F.3與110F.4(第4B圖)貼附至第二層晶片110F.1與110F.2上。特別是，晶片110F.3與110F.4之底部IO 210.B貼附至個別的第二層晶片110F.1與110F.2之頂部IO 210.T上。貼附件如上述之貼附件334。第三層晶片110F.3與110F.4之頂部上係具有IO 210.T。晶片110F.3與110F.4之複數個IO可使用適用於晶片110F.1與110F.2之相同技術形成。除此之外，第三層晶片110F係具有頂部IO 210.T，此頂部IO 210.T藉由一離散導線394連接第二層晶片110F.1之頂部IO 210.T；晶片110F.1之另一IO 210.T藉 由另一離散導線394連接超級晶片110N之頂部IO 210C。因此，晶片110F.1係具有兩IO 210T貼附至離散導線394上；這兩個IO 210.T可或不可互連至晶片110F.1內部；這兩個IO 210.T也可由一單一IO取代以連接導線394。此離散導線之線路可互連接在任何層及/或WB上的晶片。
接著，第四層晶片110F.5與110F.6(如第4C圖所示)貼附至第三層晶片110F.3與110F.4上。特別是，晶片110F.5及110F.6之底部IO 210.B係貼附至個別的第三層晶片110F.3與110F.4之頂部IO 210.T上。貼附件如上述之貼附件334。除此之外，第四層晶片110F.6係具有頂部IO 210.T，此頂部IO 210.T係藉由離散導線394以連接第三層晶片110F.4之頂部IO 210.T。這些離散導線可將在任何層上的任何晶片之複數個頂部IO互相連接及/或連接WB。
第5圖係繪示相似於第4C圖之一結構，其中超級晶片110N之頂部與底部上係具有TSV以及接觸墊。任何晶片110(110F或110N)可具有此結構，亦即可由半導體(可能為矽)、陶瓷、玻璃、有機材料及/或複合材料及/或其它材料製成，並具有TSV。如第5圖之插圖B所示，一示例性晶片110(110N或110F)係具有TSV510。此晶片相似於第3A-2圖之插圖A，但包含穿過半導體或其它基板320的TSV 510並提供底部接觸墊210(此晶片也可反向置放；在插圖A或B的晶片方位不一定代表在其餘圖式中的晶片方位)。在插圖B的TSV 510之頂部係藉由在層330上的電路(圖中未顯示)以連接頂部IO210。如果基板320並非為介電質，可從通孔510提供一介電質以使基板320絕緣。在插圖B中，IO 210係位於TSV之底端。在其它實施例，TSV之底端無法提供IO，而是在底部之額外層上(相似於頂部上之層330)提 供底部IO 210，並將底部IO與TSV之底端相連接。其它晶片/中介層也可使用；例如，TSV可以為垂直的(如插圖B所示)或非垂直的，例如可以為彎曲的，如以積層基板為基底的中介層。層330係可省略。
超級晶片110N之底部IO 210B係貼附至WB之接觸墊340上；貼附件520可以為針對貼附件334之上述任何形態(焊料以及擴散接合件等)。
長形連接件350的長度至少等於超級晶片110N以及貼附件520所結合的高度。在實施例中，在WB 120上，可形成類似第3C圖之凹槽390的一凹槽，以縮短連接件350。相似的凹槽可使用於本文所描述的其它實施例中。
WB 120之頂部與底部上可具有晶片以及MCM。如第6A圖以及第6B圖所示，WB 120係為一中介層(“ITP”)。第6B圖係為俯視圖，第6A圖係繪示沿著第6B圖之線段A-A之一垂直剖面圖。在此具體示例中，僅有一MCM 204.0貼附至ITP120之頂部上，僅有一MCM 204.0貼附至底部上，兩MCM皆如第3A2圖所示。然而，任何數量的晶片或MCM皆可貼附至頂部以及底部上，不以此為限；例如，在第6C圖(垂直剖面圖)中，頂部MCM 204.0如第3D圖所示(在第6C圖中沒有離散導線394，但出現於第3D圖中)，底部MCM 204.0則如第6A圖所示。在其它示例中，多個MCM可提供於相同或不同的頂部以及底部上，例如，部分MCM可如第3A2圖所示，其它部分MCM可如第4C圖所示或其它種類。
在6A圖至第6C圖中，ITP 120係具有TSV 510、頂部接觸墊340’以及底部接觸墊340”。接觸墊340’係貼附至MCM 204.0(例如IO 210B) 之頂部與底部上。接觸墊340”可貼附至其它電路元件上，如下述。視需要，ITP之TSV 510以及其它可能的導電線(圖中未顯示，例如位於頂部及/或底部上的RDL)以一期望形態互連ITP之頂部及底部接觸墊340(亦即340與340”)，進而互連頂部MCM或晶片以及底部MCM或晶片。ITP 120可具有任何結構，例如第5圖之插畫B所述之結構或其它中介層結構。特別是，ITP120能以半導體、玻璃、有機、陶瓷或其它種類基板作為基底，其可為粗糙的或不為粗糙的。
第7A圖係繪示使用接觸墊340”互連不同的MCM之一可能的示例；接觸墊340”可如第6A圖至第6C圖所示，或可以為能貼附至其它MCM上的任何其它MCM接觸墊。在第7A圖中，四個MCM 204的形態如第6A圖至第6B圖或第6C圖所示為彼此串列連接；各MCM 204之接觸墊340”貼附至相鄰的MCM 204之接觸墊340”上。各MCM204可具有直接連接其它電路之額外接觸墊340”，其連接可能是藉由接合線394。至少一MCM 204可具有第6A圖至第6C圖所示之其它架構。
在另一示例中(第7B.1圖係繪示沿第7B.2圖之俯視圖之線段B-B之一垂直剖面圖)，不同的MCM 204之接觸墊340”係藉由長形連接件350’直接連接另一電路板120’之接觸墊340(例如BVA、焊料堆疊或其它上述之種類)。WB 120’係具有導電線(圖中未顯示，如第3B2圖所示的344)以一期望形態互連WB之接觸墊340。在第7B.2圖之示例中，四個MCM 204係貼附至WB 120’之頂部上，但任何數量的MCM204皆可貼附至WB 120’之頂部與底部上。結合的MCM係標記為204’。視需要，這些MCM204’可更進一步使用上述技術互相連接，亦即ITP之接觸墊340或不同模組204與204’之 WB 120與120’可相互結合。如第7B1所示之黏膠384，其貼附MCM 204之底部次模組204.0至WB 120’上，但在實施例中沒有使用黏膠。密封材料以及底層填料在圖中未顯示，但可使用。
WB 120可具有貼附至接合線或其它離散電路元件上之其它接觸墊340(圖中未顯示)。
第8A圖至8D圖係繪示一示例性MCM製程。在此示例中，MCM係如第3A2圖所示，但此製程可使用於上述其它MCM等。
如第8A圖所示，晶片110F.1與110F.2係藉由模壓混合物820接合，以形成一重組晶圓810。例如，請見上述公開案，Jeffrey Gotro在聚合物技術革新部落格(聚合物的實用技巧以及建議、創新和產品開發的專業人員)上所提出，網址為http：//polymerinnovationblog.com/polymer-challenges-electronic-packaging-part-7-embedded-wafer-level-packaging-process-flow/，所刊登的“在電子封裝內聚合物所面臨的挑戰(Polymer Challenges in Electronic Packaging)：第七部分-嵌入式晶圓級封裝製程(Embedded Wafer Level Packaging Process Flow)”，透過引用將其內容併入於本文中。此外，請見尚未授權之美國專利公開案案號2014/0335654(2014年7月8日；發明人：Barth等人)以及案號2012/0168943(2012年7月5日)，透過引用將其內容併入於本文中。模壓混合物820可以為介電質，並可以為環氧樹脂類(epoxy-based)或其它有機高分子材料，例如具有有機或無機添加物的樹脂，可能為有機或無機硬顆粒(hard-particle)填充物或其它材料。為了形成重組晶圓810，晶片110F係設置於一通用基板或框架(圖中未顯示)上，可能設置於一黏著膠帶上(圖中未顯示)；接著，黏性或液態模壓混合 物820沉積於晶片上並接著固化。如果需顯露接觸墊210或有任何其它目的時，可藉由拋光或其它手段移除多餘的模壓混合物820。
重組晶圓810可包含兩個以上的晶片110F，例如在第2B圖之實施例中的四個晶片110F。針對第4C圖之MCM，晶圓810可僅包含第二階晶片110F.1與110F.2，或僅包含第三階晶片110F.3與110F.4，或僅包含第四階晶片110F.5與110F.6。晶圓810可包含不同厚度的晶片110F及/或可包含位於不同高度的晶片。如上所述，平面晶片110F可由一MCM取代；例如，在第7B2圖之情況下，在所有四個MCM204貼附至WB 120’以及其它可能元件上之前，四個MCM 204可分別製造，並設置於一單一重組晶圓810上。
視需要，可在重組晶圓810之一部分的晶片110F之部分或所有IO210上製造適合的連接結構334(例如焊料凸塊、UBM以及銅柱等)。在晶片設於重組晶圓上之前，可形成部分或所有此類結構(例如銅柱或UBM)。視需要，在晶圓810上可形成其它電路(例如RDL，圖中未顯示)。在第8A圖中，所有IO係藉由晶片110F提供，但部分或所有IO 210可藉由此類額外電路(例如RDL)提供；此電路之IO210也可連接晶片之IO。
晶圓810可僅包含一晶片110F，或僅包含一MCM。
當形成重組晶圓810時，其它晶片或MCM係貼附至晶圓810上。在第8B圖之示例中，超級晶片110N之IO 210A係貼附至重組晶圓之IO210A上，亦即貼附至晶片110F.1與110F.2之IO 210A上。多層晶片或MCM可貼附至重組晶圓810之頂部及/或底部上。例如，針對第4C圖之模組，重組晶圓可與晶片110F.3與110F.4一起形成，接著晶片110F.5與110F.6 貼附至晶圓之頂部上，晶片110F.1、110F.2及110N可貼附至底部上。在實施例中，晶片僅貼附至頂部上，以簡化製程；例如，針對第4C圖，重組晶圓可僅包含晶片110F.5與110.6，其它所有晶片110F與110N僅貼附至晶圓之底部上。
視需要，可沉積底層填料以及密封材料(第8B圖係繪示UF 380位於超級晶片110N以及晶片110F之間)。
重組晶圓可包含多個MCM結構之晶片，並可在任何階段被切割。例如，如果製造第3A2圖之多個MCM204，則接著在第8A圖之階段的重組晶圓可包含各MCM 204之晶片110F.1與110F.2。模組或次模組可在任何階段與重組晶圓相分離，例如在第8D圖之階段或在較早製程階段的後續製程階段中，執行分離晶粒之程序。
例如，在第8B圖之階段後，次模組204.0可互相分離(藉由切割重組晶圓或其它技術，例如上述美國專利專利號8,772,087所使用之技術)。
視需要，可分別製造WB元件，如第8C圖所顯示之一示例：在此示例中，BVA或其它長形連接件350形成於WB之接觸墊340上；結構350之底部係藉由模壓混合物360包覆(使用薄膜輔助模製(FAM,film assist molding)或其它製程形成)。連接件350係突出於模壓混合物上方。可使用焊料堆疊及/或其它形態的直接連接件，利用或不利用一模壓混合物。在實施例中，沒有使用WB之接觸墊340之外的連接結構。
接著(第8D圖)，第8B圖之結構係貼附至第8C圖之結構上：次模組204.0之IO 210B係透過連接件350直接連接個別的接觸墊340。視需 要，可接著移除或切除模壓混合物820。
重組晶圓技術之重複應用可使用於形成複雜的MCM。例如，針對第7B1圖以及第7B2圖之MCM 204’，各次模組204.0可使用上述重組晶圓技術形成。接著，在利用或不利用重組晶圓的情況下，可形成各模組204，但不具有長形連接件350’。接著，四個MCM 204可設置於一重組晶圓上，導線或焊料堆疊350’可形成於接觸墊340”上，重組晶圓可貼附至WB 120’上。其它變化是可能的。
上述重組晶圓形態技術可用於簡化多個MCM在彼此頂部上的堆疊。第9A圖至第9E圖係繪示一示例，第9A圖係相似於第8A圖：平面晶片110F.1與110F.2以及可能的額外晶片係藉由模壓混合物820接合於一重組晶圓上。如上所述，晶片之IO可藉由一RDL重新分配，在第9A圖中，平面晶片係具有透過RDL8 90(第9B圖)連接其它IO的IO 210X。平面晶片110F也具有貼附至超級晶片110N(第9C圖)上的IO 210A。層820可具有一平坦頂面，此平坦頂面可與任何平面晶片110F之頂面共平面，或者高於或低於任何平面晶片110F之頂面。複數個平面晶片之頂面可為共平面或不共平面。
RDL 890(第9B圖)形成於重組晶圓810之底部上(“底部”以及“頂部”用語請參閱圖式所繪示之結構，但在製造或使用此結構的期間，此並不一定為實際方位)。RDL之電路包含IO 210Y.B位於底部上的複數個IO 210Y.B以及位於RDL之頂部上的複數個IO 210Y.T(與模壓混合物820實體接觸)，視需要，RDL之電路包含互連IO 210X、210Y.T及210Y.B的導線890L。在本實施例中，RDL 890不覆蓋接觸墊210A，以使適用於貼附至超級晶片110N(第9D圖)上的接觸墊210A維持顯露。在其它實施例中，至少一 IO 210A係連接RDL之IO 210Y(亦即210Y.T及/或210Y.B)。在此描述中，除非另有注意事項，否則任何IO 210可快或慢，且可連接或不連接一超級晶片或一平面晶片。
如第9C圖所示，導電封模穿孔(through mold via,TMV)894形成於模壓混合物820上，以到達IO 210Y.T。TMV可藉由或不藉由習知製程形成，例如Pagaila等人在2014年9月2日發佈的美國專利專利號8,822,281所揭露之內容，透過引用將其內容併入於本文中。也可使用其它製程。例如，在實施例中，為了形成TMV，藉由模壓混合物820之機械鑽孔、雷射鑽孔或光微影圖案化(photolithographic patterning)，以在IO 210Y.T上的模壓混合物820上形成穿孔，但沒有使用光罩或其它製程。此些孔洞可以為垂直的，具有垂直或傾斜的孔壁，但孔洞也可以為傾斜的。接著，藉由電鍍(electroplating)、無電鍍(electroless plating)、噴墨印刷(ink-jet printing)、模板印刷(stencil printing)、焊接波(solder waving)或其它製程，以沉積導體894於孔洞中，導體894例如金屬。TMV 894之頂端可使用作為貼附至其它電路元件的IO，其它電路元件例如晶片、MCM或離散電路元件；這些IO係以894C示意性顯示於圖式中。此外，至少一額外層(圖中未顯示)包含可沉積於其頂部上的導電層，以提供至少一IO 894C以及互連件(圖中未顯示)，此互連件將IO 894C與TMV 894之頂端相連接。此額外層可形成一RDL。在實施例中，TMV 894係突出於模壓混合物820上方。例如，導體894可沉積於孔洞中，以使其不突出於模壓混合物820上方，但模壓混合物820可接著凹陷(例如蝕刻)以形成TMV 894凸部。在其它實施例中，在沉積導體894期間，藉由上述任何製程形成TMV凸部；需要足夠長的沉積時間 以形成凸部。在其它實施例中，TMV894沒有突出於模壓混合物層820之頂面外，但與此頂面齊平或凹陷於此頂面下方。
請再次參閱第9D圖，至少一超級晶片110N貼附至結構上；超級晶片110N之頂部IO210A貼附至平面晶片110F之底部IO 210A上。貼附件係以334顯示，其可以為焊料、擴散接合件、導電或異方性導電膠(可能為有機高分子)或其它可能的形態。
接著(第9E圖)，例如藉由旋轉塗佈、模壓或其它製程，以在結構之底部上形成介電質底部填充/密封物898，以包覆貼附件334並覆蓋RD L890之底面。層898可以為一介電質模壓混合物，可能為具有填充物的有機高分子樹脂。層898可或不可具有一平坦底面，此平坦底面可位於晶片110N上方或下方，或與任何至少一超級晶片110N之底面共平面。在實施例中，密封材料898之底面位於所有超級晶片之底面下方。
TMV 902係形成於模壓混合物898上，以端接至底部接觸墊210Y.B上。TMV 902可藉由上述適用於TMV 894的任何技術形成。TMV 902之底端可凹陷於密封材料898內，或與密封材料之底面共平面，或突出於密封材料之底面外。此底端係為貼附至其它電路之IO；此IO係以902C示意性顯示於圖式中。或者，至少一額外層(圖中未顯示)包含可沉積於其底部上的導電層，以提供至少一IO 902C以及互連件(圖中未顯示)，此互連件將IO 902C與TMV 902之底端相連接。這些額外層可形成一RDL。
其它MCM、晶片或離散電路可貼附至IO 894C與902C上，以形成堆疊模組。例如，第9E圖之形態之多個MCM可便利地以其IO 894C與902C相互堆疊以及結合。任何數量的此類結構可相互堆疊；因此，可提 供高擴展性。
第10A圖以及第10B圖係繪示另一示例性製程。在此示例中，製程形成相似於第3B2圖之MCM 204的一MCM 204，但此製程可適用於上述其它MCM等。此製程單獨製造一次組件204.0，而不利用一重組晶圓。
特別是，如第10A圖以及第10B圖所示，超級晶片110N設於透過真空固持晶片的真空級(vacuum stage)910上。超級晶片之頂部上係具有IO 210。真空級加熱至所需之一溫度，以貼附平面晶片110F之IO 210A至超級晶片110N之IO 210A上。貼附方式可以為焊接、擴散接合、導電或異方性導電膠或適用於貼附件334之上述其它技術。貼附件使用來自真空級910的熱能。貼附方式可一次貼附一晶片110F或同時貼附多個晶片110F。可貼附多層晶片(例如，適用於第4C圖之模組)。
在第8A圖至9E圖之重組晶圓方法上的此機制之一優點係在於，可更簡單對準平面晶片110F以及超級晶片110N，特別是，在第8A圖至第9E圖之重組晶圓製程中，複數個平面晶片在貼附至超級晶片上之前會先互相固定在一起，所以在重組晶圓上的平面晶片之位置必須匹配貼附前的超級晶片110N之IO 210A的佈局。在第10A圖中，各平面晶片係分別對準超級晶片，而不受限於其他平面晶片之位置。
當次模組204.0之晶片互相貼附時，晶片組件移出真空級並倒置，以在第3B1圖之上述晶片110F之接觸墊210B上形成長形連接件350。此外或除此之外，例如針對第3D圖之MCM，當晶片固持於級910中時，連接件350可提供於超級晶片110N及/或其它晶片上。在將晶片組件移出真空 級之前或之後，可如上述，沉積密封材料360以及底層填料380。例如，如第3B1圖以及第3B2圖或其他圖式中所述，提供WB120以及TIM384，模組204.0貼附至WB上。
如第11A圖所示，真空級910可具有袋部1110，以容置一或複數個超級晶片110N。針對不同的超級晶片，可提供相同或不同深度的複數個袋部。當超級晶片設於袋部內並藉由真空固持於一位置上時，平面晶片110F(第11B圖以及第11C圖)係對準(複數個)超級晶片。部分平面晶片110F可橫向延伸至超級晶片以及袋部1110外，使得平面晶片至少局部地藉由袋部1110外的級910之一部分支撐。
在超級晶片或平面晶片設於真空級910上之前，真空級之頂面可被一離型薄膜(thin release film)(圖中未顯示)覆蓋，以利於晶片互相貼附之後被釋出。
在第11B圖以及第11C圖之機制之實施例中，在平面晶片設置於超級晶片上之前，平面晶片之底面由一黏膠層1120覆蓋，例如有機高分子層，以在平面晶片以及超級晶片之IO 210A之間不形成一接合的情況下，貼附平面晶片至超級晶片上。在本實施例中，在將晶片組件從真空級910上移除之後，(使用熱能)進行IO接合。因此，在實施例中，真空級910不會產生熱能，或僅產生足以固化黏膠1120的低溫熱能。如此一來，在實施例中，加熱組件以接合IO可在一較低溫度下執行及/或藉由更局部地加熱方式實現(例如，在IO區域上執行雷射衝擊(laser impinging))。
黏膠1120可作為助焊劑使用(例如，如果藉由焊料進行貼附時)。例如，黏膠1120可以為具有黏性的助焊劑，其可與自動沉積(Auto- Dip)系統一起使用，此系統例如從Manncorp在美國賓夕法尼亞州(Pennsylvania)的一辦公室取得。黏膠1120也可作為底層填料使用。
在第10A圖至第11C圖之製程中，真空級910可藉由真空之外的力量固持晶片，例如靜電力。
上述各種特徵能以任何方式結合。如第12A圖至第12D圖所繪示之一示例。在本實施例中，次模組204.0係製造成如第8B圖或第10B圖所示，並接著藉由模壓混合物1210包覆。如果次模組204.0使用一重組晶圓方法形成(例如，如第8A圖至第8B圖所示)，接著模壓混合物1210可結合重組晶圓之模壓混合物820，或者，在引入額外模壓之前，可至少局部地移除重組晶圓之模壓混合物以形成層1210。模壓混合物層1210可以為適用於上述模壓混合物820(第8A圖)或底部填充/密封物898(第9E圖)的任何材料。模壓混合物層1210之頂面係與平面晶片110F之頂面共平面，但在其它實施例中，如第9A圖所示，模壓混合物1210以及平面晶片之頂面可不齊平。
如圖所示，層1210之底面係作為位於超級晶片110N下方的一平坦表面，但晶片以及模壓混合物之底面不必為平坦或共平面，而可位於彼此相對的任何水平面。
在第9A圖中，無法貼附至超級晶片上的平面晶片之IO標記為210X。
如第12B圖所示，接著從底部薄化結構，可能使用機械(例如，研磨(grinding)或精研(lapping))及/或化學機械拋光(chemical mechanical polishing,CMP)及/或其它製程，以薄化模壓混合物1210以及可能的部分或所有超級晶片110N，以提供一平坦底面。
應當注意的是，在實施例中，大部份模壓混合物1210係圍繞晶片110F設置，而非位於晶片上方或下方，因此，在固化期間，模壓混合物僅會導致晶片110F小幅度彎曲。
接著(第12C圖)，移除平面晶片下方的模壓混合物1210，以顯露平面晶片之接觸墊210X以及可能的附近區域。如第9B圖所示，RDL 890係形成於這些區域上，以將平面晶片之IO 210X與RDL之頂部IO 210Y.T與底部IO 210Y.B相連接。可使用第9B圖中之上述相同製程。
接著(第12D圖)，如第9C圖中之上述，透過模壓混合物1210形成TMV 894，以到達接觸墊210Y.T。如第9C圖中之上述，IO 894C可藉由TMV 894之頂端或額外電路形成於TMV上，額外電路例如一RDL。可執行上述其它製程。特別是，複數個額外MCM可利用其貼附至IO 894C上的IO，以堆疊於彼此頂部上。例如，第12D圖之形態之複數個MCM能利用其IO 894C以及IO 210Y.B，以相互堆疊於彼此上方並相互結合。
上述各種組件有許多實際的應用。例如，在實施例中，提供生醫裝置1310(第13圖)執行醫療監控。裝置1310可以為植入一病人(人類或動物)體內的種類，或可以為穿戴於一病人之身體上的一穿戴裝置，例如手腕、腳踝以及腰部等。生醫裝置1310可包含下列各部分，這些部分可作為至少一晶片實施：
-至少一感測器晶片1314。
-控制晶片1318(包含具有用以執行電腦指令的一指令執行單元的一電腦；可能也包含用於執行指令以及資料儲存的記憶體)。
-記憶體晶片1322，係由控制器使用(以儲存資料及/或電腦 指令)。
-資料庫晶片1326。此可僅為記憶體，或可以為具有處理電路(例如電腦處理器或其它形態)的記憶體，此處理電路係接收資料庫管理指令(例如儲存、讀取以及修正)以及執行指令，並視情況回傳資料及/或狀態指示元。
-警示晶片1330。
-致動晶片1334。
-電池晶片1336(電源供應器)，可能具有參考電壓產生器以及其它相關電路，例如：電容及電感，其用以使電壓平滑；以及低電池電量警示訊號之產生器，此訊號可傳輸至控制器1318或部分其它晶片。
-網路通訊晶片1338。
在本實施例中，可具有多個各種晶片，例如多個電池晶片1336或多個警示晶片1330等。反之亦然，不同種類的多個晶片可合併至一單一晶片內；例如，警示晶片以及控制晶片可由一單一晶片取代。在另一示例中，當其它警示器在多個分離晶片上時，控制器1318以及記憶體1322係在一單一晶片上；及/或控制器以及部分警示器1330係在一單一晶片上。多晶片之任何組合可合併在一起。
感測器晶片1314測量病人之脈博速率、血氧濃度、血糖濃度及/或其它生物測定以及可能的非生物測定參數。示例性感測器描述於下列專利中，透過引用將下列專利併入於本文中：尚未授權之美國專利公開案案號2015/0172893(2015年6月18日；申請人：St.Germain等人)；案號2015/0178456(2015年6月25日；申請人：Stransky-Heilkron等人)；案號 2015/0193595(2015年7月9月；McNamara等人)。任何具體感測器之示例形態並非用以限制本發明。
控制晶片1318從一或複數個感測器晶片接收這些量測值，並分析與儲存於資料庫晶片1326上的一般公共醫療統計數據以及病人之病史相關的這些量測值。
如果分析指出一警示狀態，控制晶片1318依據此分析傳送訊號至警示晶片1330，警示晶片1330產生一警示(視訊及/或音頻)，以藉由音響或顯示器警告病人或病人之照護者。此外，如果分析指出一警示狀態，接著控制器傳送適當的訊號至致動器1334，以導致致動器釋出藥品(如果致動器係為微機電系統(micro-electro-mechanical,MEMS)時，藥品可儲存於致動器內部，或藥品可容置於一分離容器內，此容器(藉由有線或無線)連接致動器且被致動器激活)。控制器也將這些測量值以及控制器所採取的相關於警示及制動器的動作記錄於儲存有病人之病史的資料庫晶片1326內。在資料庫1326以及網路1340之間，網路通訊晶片1338提供一網路介面(可能為無線)(網路1340可以為任何適合的種類，可能包含網際網路)。網路1340連接裝置1310至外界，可能包含允許病人及/或醫療人員與裝置1310互動的一電腦系統1350。(電腦系統1350可包含至少一處理器1360、記憶體1362以及周邊裝置1364，此記憶體1362儲存處理器所執行的電腦程式以及儲存處理器使用及/或產生的資料，周邊裝置1364例如鍵盤、滑鼠、觸控螢幕、顯示器及/或其它習知或待發明的形態。)控制器依據感測器資料紀錄於資料庫1326中的病史事件，可使用網路1340以透過晶片1338從資料庫1326傳輸至電腦系統1350，從外部資源(例如從醫療測試或醫生的檢查)取 得的公共醫療統計資料以及病人之病史資料可透過晶片1338從電腦系統1350傳輸至資料庫1326。
在實施例中，控制器1318係實施作為一超級晶片。部分或所有記憶體晶片1322、感測器晶片1314、資料庫晶片1326、警示晶片1330、致動器晶片1334、網路晶片1338以及電池晶片1336可實施作為平面晶片貼附至控制器超級晶片上(可能使用第3A2圖、第3B2圖或上述任何其它機制)，或作為多個晶片堆疊貼附至控制器超級晶片上(例如，如第4C圖或第5圖所示)。因此，在實施例中，當其餘晶片可堆疊於控制晶片或平面晶片上(例如，如第3E圖、第4C圖、第5圖、第8D圖、第9E圖(利用晶片貼附至TMV894或902上)或第12D圖)時，任何數量之此類晶片可實施作為平面晶片貼附至控制器超級晶片上。可使用也可不使用WB。如果使用WB(可能為粗糙WB)，晶片堆疊可貼附至WB上，並與控制晶片以及其平面晶片並列設置。此額外的晶片或晶片堆疊(亦即控制器以及其平面晶片外的晶片或晶片堆疊)可組合為一分離MCM或多個MCM，具有或不具有各自的WB(例如，如第6A圖、第6C圖或第7B1圖所示)。因此，在實施例中，如果電池之電源、接地、參考電壓以及低電池電量警示可具有低速要求時，電池晶片1336貼附至粗糙WB120上，亦即允許較緩慢傳導至系統之其餘部分(透過WB線344以及長形連接件350)。電池晶片之訊號可透過裝置之其它晶片提供至裝置1310之部分晶片。在另一示例中，在實施例中，網路通訊晶片1338係貼附至粗糙WB上，但此網路通訊晶片1338並非為控制/平面晶片MCM之一部分。電池晶片1336、網路通訊晶片1338及/或其它晶片或MCM可利用其平面晶片貼附至WB之相同側上以作為控制器，或貼附至 WB之相對側上(例如，如第6A圖所示)；這些MCM可貼附至一分離WB上(例如，如第7A圖所示)。具體貼附架構可依據裝置1310的期望尺寸(例如不同於一穿戴裝置尺寸的一可植入裝置)以及可能依據其它因素(例如速度需求)選擇。能達成快速運作，部分是因為在感測器1314以及控制器之間的高速貼附件可允許高頻取樣，以及可視對使用壽命產生威脅之情況處理感測器之輸出，再者，封裝為小巧易攜帶的且具有低功耗，故適用於行動應用程式。然而，本發明並不受限於行動應用程式。
應當注意的是，在實施例中，如第3A2圖之實施例係具有優勢的，因其允許感測器晶片設於MCM四周，以由感測器感測MCM所接觸的環境。在另一可能的實施例中，如第3E圖所示，晶片110F.3及/或110F.4包含感測器以及晶片110F.1及/或110N及/或110F.2作為一控制器。
此外，在另一可能實施例中，如第3E圖所示，晶片110F.3包含感測器，晶片110F.1包含致動器，晶片110F.4係為一網路通訊晶片，晶片110F.2包含資料庫，晶片110N作為一控制器。在此，針對即時資料傳輸，網路通訊晶片110F.4藉由高速貼附件(藉由面對面接合形成最短的可能連接件)連接資料庫晶片110F.2。
第2A圖至第12D圖中描述其它可能的實施例。更進一步，任何晶片可由MCM取代。例如，感測器晶片1314可由下列晶片之堆疊取代：(i)感測器晶片，係用以產生表示生物測定或其它參數的類比訊號，以及(ii)類比數位轉換晶片，係用以數位化類比訊號並將其提供作為感測器輸出。
另一可能應用為氣體辨識裝置1410(第14圖)，適用於安全 監控。裝置1410可結合於一更大的移動裝置，例如行動電話及/或玩遊戲裝置及/或其它形態的行動或非行動裝置。在實施例中，氣體辨識裝置1410檢測個人或危險環境狀態。
例如，在實施例中，裝置1410包含感測器晶片1314，係用以感測環境氣體以及提供連續感測器訊號樣式--“特徵點(fingerprint)”表示氣體成分。示例性感測器為恆溫半導體，其電阻基於特定氣體之吸收而改變；例如，請見美國專利專利號4,088,986(1978年5月9日；Boucher)，透過引用將其內容併入於本文中(本發明非以此種感測器為限)。控制晶片1318(可能為具有一執行單元的一電腦，此執行單元係執行控制器之晶載記憶體單元(on-chip memory)及/或一分離記憶體晶片1322內所儲存的電腦指令)採用此特徵資料，並將此特徵匹配資料庫晶片1326內所儲存的(已知氣體之已知特徵資料)。例如，在人員辨識之情況下，已知特徵資料可包含裝置操作者以及操作者之家人/朋友所散發的氣味；以及可包含歹徒及/或可疑分子所散發的氣味，例如從警方取得的警告記錄。因此，控制器可辨識陌生人(無法與資料庫1326匹配的氣味)及/或一已知歹徒或可疑分子的氣味。如果檢測到這些氣味，控制器傳送一警告信號至警示晶片1330，警示晶片1330中斷在行動裝置上的遊戲及/或電話交談及/或其它功能，並發出聲音及/或顯示以警示裝置操作者，即使操作者正忙碌於遊戲、電話交談或其它功能。選擇性，例如當識別一可能危險人員或無法辨識氣味時，控制器1318也激活一防護晶片1338(無線或透過一線路連接)傳送一信號至電擊棒(電擊槍)1350，以允許棒體適當地充電以供裝置操作者使用於自我防衛。如第13圖所示，電池晶片1336提供電源、地面及/或參考電壓及/或低 功率警示至其他晶片。視需要，網路通訊晶片(如第13圖所示之1338)可提供用於警示警方或其它人員，及/或用以接收裝置1410內所儲存的氣體特徵、電腦程式及/或其它資料。如第13圖中所述，各晶片可分割成多個晶片(例如可以為多個感測器晶片1314)，或晶片可合併成一單一晶片。所以在實施例中，控制晶片1318通訊連接至少六種晶片--例如感測器1314、資料庫1326、警示器1330、防護器1338以及記憶體1322--適用於以高速即使執行安全監控。
在實施例中，氣體辨識裝置1410係為電擊棒1350之一部分。
此類氣體辨識裝置可由第2A圖至第12D圖之上述任何封裝實施。例如，當其它晶片透過第13圖中所述之WB連接控制器時，控制器可實施作為一超級晶片，其他則晶片為貼附至控制器上的平面晶片，或其他晶片係為貼附至控制器上的平面晶片。
實施例提供一光電系統，例如使用於一數位相機或一影像辨識系統，及/或使用於自動飛行設備或自駕載具等。第15圖係繪示一示例性系統1502之一功能圖。此系統包含至少一感測器模組1314，各感測器模組1314將輸入光線轉換成電子信號；至少一視訊處理器模組1520，各視訊處理器模組1520執行任何適合的處理，例如影像修補及/或其它型態處理；以及至少一系統介面模組1530(僅有一個出現於第15圖之示例中)，各系統介面模組1530執行更進一步的處理，例如壓縮，以製備輸出至一控制系統1540的視訊資料，此控制系統1540控制任何目標設備使用此視訊資料；示例性目標系統包含一數位相機之顯示器、一印表機輸出器或一控制致動器 實現自動飛行或自動駕駛的設備。
本發明並非以任何光電具體實施例為限，第15圖係顯示感測器模組1314、視訊處理器1520以及系統介面模組1530之示例性實施細節以說明用途(不同的感測器模組可或不可具有相同結構；不同的視訊處理器1520以及不同的系統介面模組1530可具有相同的結構)。在第15圖中，感測器模組1314包含一光學模組1512、一類比數位轉換器1516以及一發射器(Tx)1518。光學模組1512係示意性顯示為一透鏡，其可能包含透鏡、分光鏡或合成器、波導器及/或其它光學裝置，以在輸入光線上適當地聚焦、濾波及/或執行其它光學處理。光學模組1512輸出光線至影像陣列1514，此影像陣列1514將光線轉換成電子信號，以產生代表模組1512所建構的影像的一原始類比訊號。在實施例中，影像陣列1514係為光電轉換器陣列，其提供適用於影像之各像素的一電子信號。類比數位轉換器1516將影像陣列1514之類比輸出轉換成數位，以提供一原始數位影像。原始數位影像係提供至發射器(Tx)模組1518，此發射器(Tx)模組可執行放大、準位移位及/或其它適當電子處理。Tx 1518輸出經處理的原始數位影像至一視訊處理器1520。
各視訊處理器1520可處理來自一或多個感測器模組1314的資料。在視訊處理器1520中，Rx模組1522接收來自一感測器模組的原始影像，並執行放大、準位移位及/或其它適當電子處理，並傳送經處理的原始影像至色彩處理器1524。色彩處理器1524針對各像素產生色彩信號。例如，在實施例中，影像陣列1514針對各像素僅輸出紅色、綠以及藍色分量(component)中的其中之一，其相鄰像素分別對應不同的色彩。色彩處理器 1524針對各像素插入遺漏的色彩；例如，如果影像陣列1514針對部分像素提供藍色分量，接著色彩處理器1524從相鄰的像素信號計算像素之紅及綠色分量。在另外或在替代方案中，色彩處理器1524可執行影像修補、影像銳化(image sharpening)及/或其它影像處理。經處理的影像提供至資料格式化模組1526，此資料格式化模組1526將此影像轉換成一期望的色彩座標系統(“色彩空間”)。
視目標系統的需求，格式化模組1526之輸出提供至一系統介面模組1530以進行更進一步的處理。各系統介面模組1530可處理來自一或多個視訊處理器1520的資料。在本示例中，介面模組1530包含一壓縮模組1532，係用以壓縮輸入影像(例如，使用MPEG4或其它MPEG或非MPEG壓縮標準)。壓縮資料儲存於一圖框儲存記憶體(frame store memory)1536(例如，半導體或其它形態電腦記憶體)。此資料可被系統介面模組1538從圖框儲存1536讀出，此系統介面模組1538提供此資料至目標設備(圖中未顯示)。視需要，在提供至目標設備之前，此資料可透過模組1532解壓縮。
控制系統1540接收來自至少一或可能所有系統介面模組1530的資料(例如，壓縮或非壓縮影像資料)。控制系統1540包含控制器1318、記憶體1322、資料庫1326、致動器1332以及警示器1330，其功能相似於第13圖之上述。特別是，控制器1318可進行分析、樣式辨識(可能使用資料庫1326內之資料)以及判斷決定。此判定係導致訊號傳輸至致動器1334，以致動各種動作(例如，中斷以及駕駛等)；以及可能用於警示的訊號傳輸至警示器1330。各種事件(例如可能用於警示判定以及警示)可由控 制器記錄於資料庫1326內，並透過與一適合電腦網路(例如，在第13圖中之1340)連線的網路通訊1338，以從此資料庫提供至一外部電腦系統(例如，在第13圖中之1350)。外部電腦系統(例如，在第13圖中之1350)可透過網路通訊1338提供適合的資料(例如用於樣式辨識)以及適合的電腦程式(例如用於控制器1318執行)至控制系統1540。
各模組1314、1520及1530可或不可具有習知功能。然而，實施例提供第15圖之系統之新MCM實施方式。在實施例中，在一影像辨識系統及/或自動導航設備或自駕載具或其它形態的目標設備上，多個數位相機設置於不同的位置/角度，以針對不同的目標進行觀測。各數位相機可包含執行一感測器模組1314的一晶片或一MCM，且具有或不具有一視訊處理器1520。分離的MCM包含一控制系統1540，且可能具有至少一(可能所有)系統介面模組1530以及可能具有至少一(可能所有)視訊處理器1520。可藉由上述任何封裝技術封裝此分離MCM。例如，如第13圖中，控制器1318可以為連接至系統1540之其它晶片的一超級晶片。系統介面模組1530、視訊處理器1520以及可能的感測器模組1314可以為相同MCM之一部分，可能作為貼附至相同WB或不同的WB上的額外平面晶片或其它晶片。不同的平面晶片可貼附至任何超級晶片之相同側或相對側上。如上所述，任何晶片可由一MCM取代。
第16圖係繪示使用連接多個感測器晶片或MCM 1314的一整合晶片1610之一變化。13-15此變化可與第13圖至第15圖之任何結構一起使用。整合晶片1610執行任何期望的處理，例如平均分配感測器之數位輸出以移除噪音，及/或整合晶片1610可整合感測器之數位輸出成一綜合樣 式，此綜合樣式適用於手勢辨識、情況分析或其它用途。整合晶片1610可貼附至控制器110N上以作為一平面晶片，其與第13圖至第15圖所示之晶片一起貼附至一超級晶片上。整合晶片1610可貼附至感測器上，但無法貼附至其他感測器上。
第13圖至第16圖之上述組件可與其它形態感測器一起使用，例如感測動作、加速度、磁場或電場或其它形態轉換器的感測器。相同組件可包含不同形態的感測器。本發明並非以上述實施例為限。本發明之實施例由下列請求項描述：
第1項，一組件包含：一電路板，包含一電路，此電路包含位於此電路板之一頂部上的複數個接觸墊；複數個第一晶片(例如在3A2圖中之110F)，各第一晶片之電路包含：-至少一第一接觸墊，位於第一晶片之一底部上；以及-至少一第二接觸墊，位於第一晶片之底部上，並直接連接電路板之至少一接觸墊；一第二晶片(例如110N)，係覆蓋電路板，第二晶片之電路包含位於第二晶片之一頂部上的複數個第一接觸墊，其中各第一晶片之至少一第一接觸墊係貼附至第二晶片之至少一第一接觸墊上；其中至少一第一晶片之至少一第二接觸墊之至少一直接連接件(例如350)係到電路板之至少一接觸墊，至少一直接連接件係位於第一晶片以及電路板之間，且長度係大於第二晶片之厚度。
第2項，如第1項之組件，其中任何兩個接觸墊係相互直接連接，兩接觸墊其中之一個係直接地位於兩接觸墊中之另一個上方。
第3項，如第1或2項之組件，其中針對各第一晶片，第一晶片之至少一第一接觸墊藉由一貼附件以貼附至第二晶片之至少一第一接觸墊上，此貼附件係整個位於第二晶片上方以及第一晶片下方。
第4項，如第1、2或3項之組件，其中第一晶片之第二接觸墊以及電路板之接觸墊之間的各直接連接件係沿一垂直線設置。
第5項，如上述上述任一項之組件，其中在至少一第一晶片之至少一第二接觸墊以及電路板之至少一接觸墊之間的至少一直接連接件係整個位於第一晶片下方。
第6項，如上述任何款項之組件，其中電路板係以非半導體材料之一基板為基底，此基板支撐電路板之電路。
第7項，如第6項之組件，其中電路板包含至少一穿孔，此穿孔包含熱傳導性高於基板的一材料(例如TIM 384)。
第8項，如第6或7項之組件，更包含在第二晶片以及電路板之間的一區域，此區域係填充熱傳導性高於基板的一材料。
第9項，如上述任何一項之組件，更包含至少一第三晶片(例如，在第4C圖中之晶片110F.3)，各第三晶片包含一電路，此電路包含位於第三晶片之一底部上的至少一接觸墊；其中至少一第一晶片之電路包含位於第一晶片之一頂部上的至少一第三接觸墊，各第三接觸墊貼附至至少一第三晶片之至少一接觸墊中的其中之一個上。
第10項，如第9項之組件，其中至少一第一晶片之電路包含位於第一晶片之一頂部上的至少一接觸墊，此至少一接觸墊藉由一離散導線直接連接位於第三晶片之一頂部上的至少一第三晶片之電路之一接觸墊。
第11項，如第10項之組件，更包含至少一第四晶片，各第四晶片之電路包含位於第四晶片之一底部上的至少一接觸墊；其中至少一第三晶片之電路包含位於第三晶片之一頂部上的至少一接觸墊，各接觸墊貼附至至少一第四晶片之至少一接觸墊中的其中之一上(例如，如第4C圖所示)。
第12項，如上述任何一項之組件，其中至少一第一晶片之電路更包含位於第一晶片之頂部上的至少一接觸墊，這些接觸墊藉由一離散導線(例如，如第4C圖所示之394)直接連接第二晶片之電路之至少一接觸墊。
第13項，如上述任何一項之組件，其中第二晶片之電路更包含位於第二晶片之一底部上的至少一接觸墊，這些接觸墊係貼附至電路板之電路之一接觸墊上(例如，如第5圖所示)
第14項，如上述任何一項之組件，其中第二晶片之電路更包含位於第二晶片之一底部上的至少一接觸墊，這些接觸墊係貼附至電路板之電路之一接觸墊上。
第15項，一種組件包含複數個次組件，此複數個次組件包含一第一次組件，此第一次組件包含上述任何一項之組件，各次組件包含一電路板，此電路板之電路包含複數個接觸墊； 其中第一次組件之電路板之至少一接觸墊係貼附至複數個次組件中之另一電路板之至少一接觸墊上。(例如，請見第7A圖)
第16項，如第1項之組件，其中至少一第一晶片包含一感測器或一致動器，第二晶片包含一控制器，此控制器係透過控制器之至少一第一接觸墊貼附至第一晶片之至少一第一接觸墊上，以接收感測器所提供之一電性輸出、提供一電性輸入信號至致動器或兩者皆是。(請見第16圖，例如，致動器可對應於動作晶片110F.5。)
第17項，一種組件，包含：一電路板(例如在第3D圖或第3E圖中之電路板120)，電路板之電路包含位於電路板之一頂部上的複數個接觸墊；複數個第一晶片(例如110F)，係覆蓋電路板，各第一晶片之底部係貼附至電路板上，其中各第一晶片之電路係包含位於第一晶片之一頂部上的至少一第一接觸墊；以及一第二晶片(例如110N)，係覆蓋電路板，且第二晶片之電路包含位於第二晶片之一底部上的複數個第一接觸墊，此第二晶片之底部係貼附至第一晶片之第一接觸墊上；其中第一晶片以及第二晶片中之至少一個係包含直接連接電路板之至少一接觸墊的至少一第二接觸墊。
第18項，如第17項之組件，其中任兩個接觸墊互相直接連接，兩接觸墊其中之一個係直接地位於兩接觸墊之另一個上方。
第19項，如第17或18項之組件，其中針對各第一晶片，第一晶片之至少一第一接觸墊藉由一貼附件以貼附至第二晶片之至少一第一 接觸墊上，此貼附件係整個位於第一晶片上方以及第二晶片下方。
第20項，如第17、18或19項之組件，其中第二晶片包含直接連接電路板之至少一接觸墊的至少一第二接觸墊，在第二晶片之一第二接觸墊以及電路板之一接觸墊之間的各直接連接件係沿一垂直線設置。
第21項，如第17、18、19或20項之組件，第二晶片包含直接連接電路板之至少一接觸墊的至少一第二接觸墊，在第二晶片之至少一第二接觸墊以及電路板之至少一接觸墊之間的至少一直接連接件係整個位於第二晶片下方。
第22項，如第17、18、19、20或21項之組件，其中至少一第一晶片中之至少一個包含位於第一晶片之頂部上的至少一第三接觸墊，組件更包含至少一第三晶片(例如110F.3)，各第三晶片之底部上係包含貼附至至少一第一晶片之至少一第三接觸墊中之至少一個上的至少一接觸墊。
第23項，一種組件係包含複數個次組件，此複數個次組件包含一第一次組件，此第一次組件包含第17、18、19、20、21或22項所述之組件，各次組件包含一電路板，此電路板之電路包含複數個接觸墊；其中第一次組件之電路板之至少一接觸墊係貼附至複數個次組件之另一個之電路板之至少一接觸墊上。(例如，請見第7A圖)
第24項，如第17、18、19、20、21、22或23項所述之組件，其中至少一第一晶片包含一感測器或一致動器，第二晶片包含一控制器，此控制器係透過控制器之至少一第一接觸墊貼附至第一晶片之至少一第一接觸墊上，以接收感測器所提供之一電性輸出、提供一電性輸入信號至致動器或兩者皆是。
第25項，一種組件，包含：一電路板，電路板之電路包含位於電路板之一頂部上的複數個接觸墊，電路板包含位於頂部上的一凹槽(例如，如第3C圖所示)；複數個第一晶片，各第一晶片之電路包含：-至少一第一接觸墊，位於第一晶片之一底部上；以及-至少一第二接觸墊，位於第一晶片之底部上，直接連接電路板之至少一接觸墊；一第二晶片，覆蓋電路板且部分地位於凹槽內，第二晶片之電路包含位於第二晶片之一頂部上的複數個第一接觸墊，此複數個第一接觸墊貼附至第一晶片之至少一第一接觸墊上；其中位於第一晶片以及電路板之間的至少一第一晶片之至少一第二接觸墊之至少一直接連接件到電路板之至少一接觸墊的長度，係大於第一晶片之至少一第一接觸墊到第二晶片之至少一第一接觸墊之間的至少一貼附件的長度。
第26項，一種組件，包含：一第一電路板，第一電路板之電路包含位於第一電路板之一底部上複數個接觸墊(請見第7B1圖；電路板可以為任何中介層120)；一單一晶片或多晶片模組(例如204)，位於電路板下方，且單一晶片或多晶片模組之電路包含貼附至電路板之至少一接觸墊上的至少一第一接觸墊；一第二電路板(例如在第7B1圖中之120’)，位於模組下方，第二電路板之電路包含位於第二電路板之頂部上的至少一接觸墊，這些接 觸墊係直接連接第一電路板之至少一接觸墊。
第27項，如第26項之組件，其中在第一電路板之至少一接觸墊以及第二電路板之至少一接觸墊之間的各直接連接件係整個位於第一電路板下方以及第二電路板上方。
第28項，一種組件，包含：一電路板(例如，在第6A圖或第6C圖中的120)，此電路板之電路包含位於電路板之一頂部上的至少一接觸墊以及位於電路板之一底部上的至少一接觸墊；第一晶片群，係貼附至電路板之一頂部上，且包含：至少一第一晶片(例如，在第6A圖中之頂部晶片110N或在第6C圖中之頂部晶片110F)，各第一晶片之電路包含位於第一晶片之一頂部上的至少一第一接觸墊；以及至少一第二晶片(例如，在第6A圖中之頂部晶片110F或在第6C圖中之晶片110N)，各第二晶片之電路包含位於第二晶片之一底部上的至少一第二接觸墊，這些第二接觸墊貼附至至少一第一晶片之個別的至少一第一接觸墊上；其中至少一第二晶片之電路包含位於第二晶片之底部上的至少一接觸墊，這些接觸墊直接連接位於電路板之頂部上的至少一接觸墊；其中組件，更包含：第二晶片群，貼附至電路板之一底部上，且包含：至少一第一晶片(例如，在第6A圖中之底部晶片110N)，第 二晶片群之各第一晶片之電路包含位於第一晶片之一底部上的至少一第一接觸墊；以及至少一第二晶片，第二晶片群之各第二晶片之電路包含位於第二晶片之一頂部上的至少一第二接觸墊，這些第二接觸墊貼附至第二晶片群之至少一第一晶片之個別的至少一第一接觸墊上；其中第二晶片群之至少一第二晶片之電路包含位於第二晶片之頂部上的至少一接觸墊，這些接觸墊直接連接位於電路板之底部上的至少一接觸墊。(本發明不以上述請求項之實施例為限；例如，第28項也包含相似於第6A圖之一實施例，但具有貼附至WB之頂部及/或底部上的第3E圖之MCM，及/或具有貼附至WB上的MCM)。
第29項，一種製程，包含：取得複數個第一模組(例如，在第8A圖中之110F)，各第一模組包含一電路，此電路具有至少一接觸墊，各第一模組係為一單一晶片或多晶片模組；設置一模壓混合物(例如820)與各第一模組實體接觸，並固化此模壓混合物以形成一第一結構，其中複數個第一模組係至少藉由此模壓混合物固定在一起，其中複數個第一模組中之至少二個之各電路係具有顯露於第一結構上的至少一接觸墊；取得至少一第二模組，各第二模組包含具有至少一接觸墊之電路，各第二模組係為一單一晶片或多晶片模組；組合第一結構以及至少一第二模組以形成一次模組，其中第二模組以及第一模組係透過第一模組以及第二模組之接觸墊互連接； 貼附次模組至包含一電路以及至少一接觸墊的一電路板上以取得一第三模組，其中第一模組以及第二模組中之至少一個以及電路板之電路透過電路板之至少一接觸墊互連接。
第30項，一種製程，包含：取得複數個第一模組(例如，在第9A圖中之110F)，各第一模組係為包含電路之一單一晶片或多晶片模組；設置一第一模壓混合物與各第一模組實體接觸並固化此第一模壓混合物，以形成一第一結構，其中複數個第一模組係至少藉由此第一模壓混合物固定在一起，其中至少二第一模組之各第一模組之電路係具有位於第一結構之一底部上的至少一第一接觸墊以及至少一第二接觸墊；形成至少一層於第一結構之底部上，至少一層提供一底部電路(例如RDL 890)，此底部電路(例如RDL890)連接在第一結構之底部上的至少一第二接觸墊(例如210X)；形成穿過第一模壓混合物的至少一第一穿孔，各第一穿孔通過第一模壓混合物之頂部與底部之間；以及在至少一第一穿孔上，形成至少一第一導電孔(例如TMV 894)，各第一導電孔到達以及實體接觸底部電路，各第一導電孔可從第一模壓混合物之頂部使用。
第31項，如第30項之製程，更包含：取得至少一第二模組(例如110N)，各第二模組包含具有至少一第一接觸墊(例如210A)之電路，各第二模組係為一單一晶片或多晶片模組；以及 貼附各第二模組至第一結構之底部下方以形成一組件，其中各第二模組以及第一模組係透過第一模組以及第二模組之第一接觸墊互連接。
第32項，如第31項之製程，更包含：在組件之一底部上，形成第二模壓混合物(例如898)；形成穿過第二模壓混合物的至少一第二穿孔，各第二穿孔通過第二模壓混合物之底部與底部之間；以及在至少一第二穿孔上，形成至少一第二導電孔，各第二導電孔到達以及實體接觸底部電路，各第二導電孔可從第二模壓混合物之底部使用。
第33項，一種製程，包含：取得複數個組件，其中取得各組件包含根據第32項執行一處理程序；以及形成複數個組件之一堆疊，其中針對在堆疊中之各兩相鄰組件，兩相鄰組件其中之一個之至少一第二導電孔係貼附至兩相鄰組件中之另一個之至少一第一導電孔上。
第34項，一種製程，包含：取得複數個第一模組(例如，在第12A圖中之110F)，各第一模組包含具有至少一第一接觸墊之電路，各第一模組係為一單一晶片或多晶片模組；取得至少一第二模組(例如，在第12A圖中之110N)，各第二模組包含具有至少一第一接觸墊之電路，各第二模組係為一單一晶片或 多晶片模組；貼附至少一第二模組之至少一第一接觸墊至第一模組之至少一第一接觸墊上，使得所有第一模組係位於各第二模組之頂部上，設置一第一模壓混合物(例如1210)與各第一模組以及各第二模組實體接觸，並固化第一模壓混合物，以形成一第一結構，其中第一模組以及第二模組係至少藉由此第一模壓混合物固定在一起，其中至少二第一模組之各第一模組之電路係具有位於第一結構之一底部上的至少一第二接觸墊；從各第二模組之底部薄化第一模壓混合物；在薄化之後，在第一結構之底部上形成提供一底部電路(例如RDL 890)的至少一層，此底部電路係連接位於第一結構之底部上的至少一第二接觸墊；形成穿過第一模壓混合物的至少一第一穿孔，各第一穿孔通過第一模壓混合物之頂部與底部之間；以及在至少一第一穿孔中形成至少一第一導電孔(例如TMV 894)，各第一導電孔到達以及實體接觸底部電路，各第一導電孔可從第一模壓混合物之頂部使用。
第35項，如第34項之製程，更包含在第一模壓混合物之薄化處理期間，薄化至少一第二模組。
第36項，一種製程，包含：取得複數個組件，其中取得各組件包含根據第34項執行一處理製程；以及形成複數個組件之一堆疊，其中針對在堆疊中之各兩相鄰 組件，兩相鄰組件其中之一之底部電路之底部上包含至少一接觸墊，此至少一接觸墊係貼附至兩相鄰組件之另一個之至少一第一導電孔上。
第37項，一種微電子結構，包含：一第一結構，包含：複數個第一模組，各第一模組包含一電路，各第一模組係為一單一晶片或多晶片模組；一第一模壓混合物，係與各第一模組實體接觸，其中複數個第一模組係至少藉由此第一模壓混合物固定在一起，其中至少二第一模組中之各第一模組之電路係具有位於第一結構之一底部上的第一接觸墊以及第二接觸墊；其中微電子結構，更包含：至少一連接層，位於第一結構之底部上，至少一連接層提供一底部電路，此底部電路直接連接位於第一結構之底部上的各第二接觸墊；至少一第一穿孔，穿過第一模壓混合物，各第一穿孔通過第一模壓混合物之頂部與底部之間；至少一第一穿孔，穿過第一模壓混合物，各第一穿孔通過第一模壓混合物之頂部與底部之間；至少一第二模組，各第二模組包含具有至少一第一接觸墊之電路，各第二模組係為一單一晶片或多晶片模組，各第二模組係貼附至第一結構之底部下方以形成一組件，其中第二模組以及第一模組係透過第一模組以及第二模組之第一接觸墊互連； 一第二模壓混合物，係位於組件之一底部上(應當注意的是，在一單一模壓作業中，第一模壓混合物以及第二模壓混合物可形成也可不形成)；至少一第二穿孔，穿過第二模壓混合物，各第二穿孔通過第二模壓混合物之頂部與底部之間；以及至少一第二導電孔，位於至少一第二穿孔中，各第二導電孔到達以及實體接觸底部電路，各第二導電孔可從第一模壓混合物之底部使用。
第38項，一種微電子結構，包含：一第一結構，包含：複數個第一模組，各第一模組包含電路，各第一模組係為一單一晶片或多晶片模組；一第一模壓混合物，係與各第一模組實體接觸，其中複數個第一模組係至少藉由第一模壓混合物固定在一起，其中至少二第一模組中之各第一模組之電路係具有位於第一結構之一底部上的第一接觸墊以及第二接觸墊；其中微電子結構，更包含：至少一層，位於第一結構之底部上，至少一層提供直接連接在第一結構之底部上的各第二接觸墊，底部電路之一底部上包含至少一接觸墊；至少一第一穿孔，穿過第一模壓混合物，各第一穿孔通過第一模壓混合物之頂部與底部之間； 至少一第一導電孔，位於至少一第一通孔中，各第一導電孔到達以及實體接觸底部電路，各第一導電孔可從第一模壓混合物之頂部使用；至少一第二模組，各第二模組包含一具有至少一第一接觸墊的電路，各第二模組係為一單一晶片或多晶片模組，各第二模組係貼附至第一結構之底部下方以形成一組件，其中各第二模組以及第一模組透過第一模組以及第二模組之第一接觸墊互連接；第二模壓混合物，位於組件之一底部上且與第一模組及第二模組實體接觸，第二模壓混合物沒有覆蓋底部電路之至少一接觸墊(應當注意的是，在一單一模壓作業中，可形成也可不形成第一模壓混合物以及第二模壓混合物)。
第39項，一種製程，包含：取得複數個第一模組，各第一模組包含具有至少一第一接觸墊的電路，各第一模組係為一單一晶片或多晶片模組；取得一第二模組，此第二模組包含具有至少一第二接觸墊的電路，各第二模組係為一單一晶片或多晶片模組；固持第二模組於具有至少一第二接觸墊的一固持級上，此至少一第二接觸墊係背對此固持級；利用第二模組固持於固持級上，貼附複數個第一模組至第二模組上，以使各第一模組之至少一第一接觸墊變成貼附至至少一第二接觸墊上，使得在貼附作業中，複數個第一模組變成透過第二模組互相固定。
第40項，如第39項之製程，其中在貼附作業中，第二模組固持於在固持級的一袋部中，至少一第一模組係貼附至第二模組上，使得第一模組藉由超出袋部的固持級之一區域支撐。
上述各該實施例所揭示者係藉以具體說明本發明，且文中雖透過特定的術語進行說明，當不能以此限定本發明之專利範圍；熟悉此項技術領域之人士當可在瞭解本發明之精神與原則後對其進行變更與修改而達到等效目的，而此等變更與修改，皆應涵蓋於如附所述申請專利範圍所界定之範疇中。
110F.1‧‧‧CPU(中央處理單元)
110F.2‧‧‧IVR晶粒(交談式語音辨識器)
110F.3‧‧‧音頻晶片
110F.4‧‧‧電源管理積體電路(PMIC)
110N‧‧‧超級晶片
204‧‧‧多晶片模組(MCM)
210A‧‧‧接觸墊或IO
210B‧‧‧接觸墊或IO
212‧‧‧虛線

Claims (20)

  1. 一種組件，包含：一電路板，包含一電路，該電路包含位於該電路板之一頂部上的複數個接觸墊；複數個第一晶片，各第一晶片係包含一電路，該電路包含：-至少一第一接觸墊，係位於該第一晶片之一底部上；以及-至少一第二接觸墊，係位於該第一晶片之該底部上，直接連接該電路板之該至少一接觸墊；以及一第二晶片，係覆蓋該電路板，且該第二晶片之電路包含位於該第二晶片之一頂部上的複數個第一接觸墊，其中各第一晶片之至少一第一接觸墊係貼附至該第二晶片之至少一第一接觸墊上；其中該至少一第一晶片之至少一第二接觸墊之至少一直接連接件，到該電路板之該至少一接觸墊，係平放於該第一晶片以及該電路板之間，且長度係大於第二晶片之一厚度。
  2. 如申請專利範圍第1項所述之組件，其中在該至少一第一晶片之至少一第二接觸墊及該電路板之至少一接觸墊之間，至少一直接連接件係整個平放於該第一晶片下方。
  3. 如申請專利範圍第1項所述之組件，其中該電路板係為一非半導體材料之一基板，其支撐該電路板之該電路，該組件更包含在該第二晶片以及該電 路板之間的一區域，該區域係填充熱傳導性高於該基板的一材料。
  4. 如申請專利範圍第1項所述之組件，更包含至少一第三晶片，各第三晶片之電路包含位於該第三晶片之一底部上的至少一接觸墊；其中至少一第一晶片之該電路之至少一第三接觸墊，係位於該第一晶片之一頂部上，各第三接觸墊貼附到至少一第三晶片之至少一接觸墊其中之一個上。
  5. 如申請專利範圍第4項所述之組件，其中該至少一第一晶片之該電路更包含位於該第一晶片之一頂部上的至少一接觸墊，該至少一接觸墊係藉由一離散導線直接連接該第二晶片之該電路之至少一接觸墊。
  6. 如申請專利範圍第1項所述之組件，其中該第二晶片之該電路更包含位於該第二晶片之一底部上的至少一接觸墊，該至少一接觸墊貼附至該電路板之該電路之一接觸墊上。
  7. 如申請專利範圍第1項所述之組件，其中該至少一第一晶片包含一感測器或一致動器，該第二晶片包含一控制器，該控制器係透過該控制器之至少一第一接觸墊到該第一晶片之至少一第一接觸墊的至少一貼附件，是以接收該感測器所提供的一電性輸出，否則提供一電性輸入信號至該致動器。
  8. 一種組件，包含： 一電路板，該電路板之電路包含複數個接觸墊，係位於該電路板之一頂部上；複數個第一晶片，係覆蓋該電路板，且其底部貼附至該電路板上，其中各第一晶片之電路包含位於該第一晶片之一頂部上的至少一第一接觸墊；以及一第二晶片，覆蓋該電路板，且包含一電路；該電路之複數個第一接觸墊，係位於該第二晶片之一底部上，且貼附至該等第一晶片之該等第一接觸墊上；其中，該第一晶片及該第二晶片中之一個之至少一接觸墊，係直接連接該電路板。
  9. 如申請專利範圍第8項之組件，其中該第二晶片包含至少一第二接觸墊及至少一直接連接件，該至少一第二接觸墊係直接連接該電路板之該至少一接觸墊，該至少一直接連接件位於該第二晶片之至少一第二接觸墊及該電路板之至少一接觸墊之間，並整個平放於該第二晶片下方。
  10. 如申請專利範圍第8項之組件，其中該至少一第一晶片之各第一晶片包含位於該第一晶片之該頂部上的至少一第三接觸墊，該組件更包含至少一第三晶片，各第三晶片之底部上係包含貼附至該至少一第一晶片之該至少一第三接觸墊中之至少一個上的至少一接觸墊。
  11. 如申請專利範圍第8項之組件，其中該至少一第一晶片包含一感測器或 一致動器之至少一個，該第二晶片包含一控制器，該控制器係透過該控制器之至少一第一接觸墊到該第一晶片之至少一第一接觸墊的至少一貼附件，以接收該感測器所提供的一電性輸出，或提供一電性輸入信號至該致動器。
  12. 一種組件，包含：一電路板，該電路板之電路包含位於該電路板之一頂部上的複數個接觸墊，該電路板包含位於該頂部上的一凹槽；複數個第一晶片，各第一晶片之電路包含：至少一第一接觸墊，位於該第一晶片之一底部上；以及至少一第二接觸墊，位於該第一晶片之該底部上，直接連接該電路板之該至少一接觸墊；一第二晶片，覆蓋該電路板以及部分位於該凹槽中，該第二晶片之電路包含位於該第二晶片之一頂面上且貼附至該第一晶片之該至少一第一接觸墊上的複數個第一接觸墊；其中至少一第一晶片之至少一第二接觸墊到該電路板之至少一接觸墊之至少一直接連接件，係平放於該第一晶片及該電路板之間，其長度係大於該第一晶片之該至少一第一接觸墊到該第二晶片之該至少一第一接觸墊之間的至少一貼附件之長度。
  13. 一種組件，包含：一電路板，該電路板之電路包含位於該電路板之一頂部上的至少一接觸墊以及位於該電路板之一底部上的至少一接觸墊； 第一晶片群，係貼附至該電路板之一頂部上，且包含：至少一第一晶片，各第一晶片之電路包含位於該第一晶片之一頂部上的至少一第一接觸墊；以及至少一第二晶片，各第二晶片之電路包含位於該第二晶片之一底部上的至少一第二接觸墊，該等第二接觸墊係貼附至該至少一第一晶片之個別的至少一第一接觸墊上；其中至少一第二晶片之該電路包含至少一接觸墊，係位於該第二晶片之該底部上，且直接連接位於該電路板之該頂部上的至少一接觸墊；其中該組件更包含：第二晶片群，係貼附至該電路板之一底部上，且包含：至少一第一晶片，該第二晶片群之各第一晶片之電路包含位於該第一晶片之一底部上的至少一第一接觸墊；以及至少一第二晶片，該第二晶片群之各第二晶片之電路包含位於該第二晶片之一頂部上的至少一第二接觸墊，該等第二接觸墊係貼附至該第二晶片群之至少一第一晶片之個別的至少一第一接觸墊上；其中該第二晶片群之至少一第二晶片之該電路包含至少一接觸墊，係位於該第二晶片之該頂部上且直接連接位於該電路板之該底部上的至少一接觸墊。
  14. 一種製程，包含：取得複數個第一模組，各包含具有至少一接觸墊的一電路，各第一模組係為一單一晶片或多晶片模組； 設置一模壓混合物，與各第一模組實體接觸，並固化該模壓混合物，以形成一第一結構，其中該等第一模組係至少藉由該模壓混合物固定在一起，其中該至少二第一模組之各第一模組之電路係具有顯露於該第一結構上的至少一接觸墊；取得至少一第二模組，各該第二模組包含具有至少一接觸墊的一電路，各該第二模組係為一單一晶片或多晶片模組；組合該第一結構以及該至少一第二模組以形成一次模組，其中該第二及第一模組係透過該該第一及第二模組之該等接觸墊互連接；以及貼附該次模組至包含電路以及至少一接觸墊的一電路板上，以取得一第三模組，其中該第一模組及該第二模組之一個以及該電路板之該電路，係透過該電路板之至少一接觸墊互連接。
  15. 一種製程，包含：(1)取得複數個組件，其中取得該複數個組件之組件包含執行一製程，該製程包含下列步驟：針對該組件取得複數個第一模組，各該第一模組係為包含一電路的一單一晶片或多晶片模組；設置一第一模壓混合物，與各該第一模組實體接觸，並固化該第一模壓混合物，以形成一第一結構，其中該複數個第一模組係至少藉由該第一模壓混合物固定在一起，其中該至少二第一模組之各第一模組之該電路係具有位於該第一結構之一底部上的至少一第一接觸墊以及至少一第二接觸墊；在該第一結構之該底部上形成至少一層，該至少一層提供一底部電路， 該底部電路連接位於該第一結構之該底部上的該至少一第二接觸墊；形成穿過該第一模壓混合物的至少一第一穿孔，各第一穿孔係通過該第一模壓混合物之頂部與底部之間；在至少一第一穿孔中形成至少一第一導電孔，各第一導電孔到達及實體接觸該底部電路，各第一導電孔可從該第一模壓混合物之該頂部接取；取得至少一第二模組，各第二模組包含具有至少一第一接觸墊之電路，各第二模組係為一單一晶片或多晶片模組；以及貼附各第二模組至該第一結構之該底部下方以形成一第二結構，其中各第二模組以及該等第一模組透過該第一及第二模組之該等第一接觸墊互連；在該第二結構之一底部上，形成第二模壓混合物；形成穿過該第二模壓混合物的至少一第二穿孔，各第二穿孔通過該第二模壓混合物之頂部與底部之間；在該至少一第二穿孔上形成至少一第二導電孔，各第二導電孔到達且實體接觸該底部電路，各第二導電孔可從該第二模壓混合物之該底部接取；(2)形成該複數個組件之一堆疊，其中針對在該堆疊中的各兩相鄰組件，該兩相鄰組件其中之一之至少一第二導電孔係貼附至該兩相鄰組件之另一個之至少一第一導電孔上。
  16. 一種製程，包含：取得複數個第一模組，各第一模組包含具有至少一第一接觸墊的一電路，各第一模組係為一單一晶片或多晶片模組； 取得至少一第二模組，各第二模組包含具有至少一第一接觸墊的一電路，各第二模組係為一單一晶片或多晶片模組；貼附該至少一第二模組之該至少一第一接觸墊至該複數個第一模組之該至少一第一接觸墊上，使得所有該複數個第一模組係位於各第二模組之頂部上，設置第一模壓混合物與各別之第一及第二模組實體接觸，並固化該第一模壓混合物，以形成一第一結構，其中該第一及第二模組係至少藉由該第一模壓混合物固定在一起，其中該至少二第一模組之各第一模組之該電路係具有位於該第一結構之一底部上的至少一第二接觸墊；從各第二模組之該底部，薄化該第一模壓混合物；於薄化之後，形成至少一層於該第一結構之該底部上，該至少一層提供之底部電路，係連接到該第一結構之底部上之至少一第二接觸墊；形成至少一第一穿孔，穿過該第一模壓混合物，各第一穿孔穿過該第一模壓混合物之頂部及底部；以及形成至少一第一導電孔於該至少第一穿孔內，各第一導電孔到達且實際接觸該底部電路，各第一導電孔可從該第一模壓混合物之頂部接取。
  17. 一種製程，包含：取得複數個組件，其中取得各該組件之步驟包含執行如請求項16所述之一製程；以及形成該複數個組件之一堆疊，其中針對在該堆疊中各兩相鄰組件，該兩相鄰組件其中之一之該底部電路之底部上包含至少一接觸墊，該至少一接觸墊貼附至該兩相鄰組件之另一個之至少一第一導電孔上。
  18. 一種微電子結構，包含：一第一結構，包含：複數個第一模組，各第一模組包含一電路，各第一模組係為一單一晶片或多晶片模組；一第一模壓混合物，係與各第一模組實體接觸，其中該複數個第一模組係至少藉由該第一模壓混合物固定在一起，其中該至少二第一模組之各該第一模組之該電路係具有位於該第一結構之一底部上的第一接觸墊以及第二接觸墊；其中該微電子結構更包含：至少一層，位於該第一結構之該底部上，該至少一層提供一底部電路，該底部電路直接連接位於該第一結構之該底部上的各該第二接觸墊；至少一第一穿孔，穿過該第一模壓混合物，各第一穿孔通過該第一模壓混合物之頂部與底部之間；至少一第一導電孔，位於該至少一第一穿孔中，各第一導電孔到達以及實體接觸該底部電路，各第一導電孔可從該第一模壓混合物之頂部接取；至少一第二模組，各第二模組包含具有至少一第一接觸墊的一電路，各第二模組係為一單一晶片或多晶片模組，各第二模組係貼附至該第一結構之該底部下方以形成一組件，其中各第二模組以及該複數個第一模組係透過該第一及第二模組之該複數個第一接觸墊互連接；第二模壓混合物，位於該組件之一底部上；至少一第二穿孔，穿過該第二模壓混合物，各該第二穿孔通過該第二模 壓混合物之頂部與底部之間；以及至少一第二導電孔，位於該至少一第二穿孔中，各第二導電孔到達以及實體接觸該底部電路，各第二導電孔可從該第一模壓混合物之底部接取。
  19. 一種微電子結構，包含：一第一結構，包含：複數個第一模組，各第一模組包含一電路，各第一模組係為一單一晶片或多晶片模組；一第一模壓混合物，係與各第一模組實體接觸，其中該複數個第一模組係至少藉由該第一模壓混合物固定在一起，其中該至少二第一模組之各第一模組之該電路係具有位於該第一結構之一底部上的第一接觸墊以及第二接觸墊；其中該微電子結構更包含：至少一層，位於該第一結構之該底部上，該至少一層提供一底部電路，該底部電路直接連接位於該第一結構之該底部上的各第二接觸墊，該底部電路包含位於該底部電路之一底部上的至少一接觸墊；至少一第一穿孔，穿過該第一模壓混合物，各第一穿孔通過該第一模壓混合物之頂部與底部之間；至少一第一導電孔，位於該至少一第一穿孔中，各第一導電孔到達以及實體接觸該底部電路，各第一導電孔可從該第一模壓混合物之頂部接取；至少一第二模組，各第二模組包含具有至少一第一接觸墊的一電路，各 第二模組係為一單一晶片或多晶片模組，各第二模組係貼附至該第一結構之該底部下方以形成一組件，其中各第二模組以及該複數個第一模組透過該第一及第二模組之該複數個第一接觸墊互連接；第二模壓混合物，位於該組件之一底部上，實體接觸該第一及第二模組，該第二模壓混合物不覆蓋該底部電路之該至少一接觸墊。
  20. 一種製程，包含：取得複數個第一模組，各第一模組包含具有至少一第一接觸墊的一電路，各第一模組係為一單一晶片或多晶片模組；取得一第二模組，各第二模組包含具有至少一第二接觸墊的一電路，各第二模組係為一單一晶片或多晶片模組；固持該第二模組於一固持級上，其係利用背對該固持級的該至少一第二接觸墊以進行固持；利用該第二模組固持於該固持級上，貼附該第一模組至該第二模組上，以使各第一模組之該至少一第一接觸墊變成貼附至該至少一第二接觸墊上，使得在該貼附作業中，該複數個第一模組變成透過該第二模組互相固定。
TW104129092A 2014-09-05 2015-09-02 多晶片模組及其製法 TWI582039B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462046395P 2014-09-05 2014-09-05
US14/809,036 US9666559B2 (en) 2014-09-05 2015-07-24 Multichip modules and methods of fabrication

Publications (2)

Publication Number Publication Date
TW201620815A true TW201620815A (zh) 2016-06-16
TWI582039B TWI582039B (zh) 2017-05-11

Family

ID=55438210

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104129092A TWI582039B (zh) 2014-09-05 2015-09-02 多晶片模組及其製法

Country Status (5)

Country Link
US (3) US9666559B2 (zh)
KR (1) KR102383948B1 (zh)
CN (1) CN107041137B (zh)
TW (1) TWI582039B (zh)
WO (1) WO2016036667A1 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI646020B (zh) * 2018-01-26 2019-01-01 致伸科技股份有限公司 指紋辨識模組包裝方法
TWI681695B (zh) * 2019-01-31 2020-01-01 瑞昱半導體股份有限公司 可避免搭配運作的記憶體晶片效能降級的信號處理電路
US10818567B2 (en) 2018-12-07 2020-10-27 Google Llc Integrated circuit substrate for containing liquid adhesive bleed-out
TWI755338B (zh) * 2021-06-21 2022-02-11 立錡科技股份有限公司 智能電源模組
TWI771970B (zh) * 2020-04-02 2022-07-21 大陸商珠海越亞半導體股份有限公司 嵌入式晶片封裝及其製造方法
TWI802948B (zh) * 2018-04-10 2023-05-21 美商英特爾股份有限公司 晶粒鋪設技術
TWI822327B (zh) * 2021-11-04 2023-11-11 達發科技股份有限公司 半導體封裝
TWI824443B (zh) * 2021-05-27 2023-12-01 美商萬國商業機器公司 用於將多個半導體晶片互連之裝置、方法及晶片處置器
US12040300B2 (en) 2022-06-29 2024-07-16 Airoha Technology Corp. Semiconductor package using hybrid-type adhesive

Families Citing this family (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8877554B2 (en) * 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9741649B2 (en) * 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
JP2017528701A (ja) * 2014-08-01 2017-09-28 カール・フロイデンベルク・カーゲーＣａｒｌ Ｆｒｅｕｄｅｎｂｅｒｇ ＫＧ センサ、センサを備えたフィルタエレメントおよびこのようなフィルタエレメントの使用
US9589936B2 (en) * 2014-11-20 2017-03-07 Apple Inc. 3D integration of fanout wafer level packages
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
KR101665794B1 (ko) * 2014-12-22 2016-10-13 현대오트론 주식회사 다이 기반의 차량 제어기 전용 반도체 설계 방법 및 이에 의해 제조되는 차량 제어기 전용 반도체
US9701534B2 (en) * 2015-01-28 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming MEMS package
US10068181B1 (en) 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
US10438881B2 (en) * 2015-10-29 2019-10-08 Marvell World Trade Ltd. Packaging arrangements including high density interconnect bridge
WO2017099788A1 (en) 2015-12-11 2017-06-15 Intel Corporation Microelectronic structures having multiple microelectronic devices connected with a microelectronic bridge embedded in a microelectronic substrate
WO2017111950A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Electronic assembly that includes a bridge
KR20170085833A (ko) * 2016-01-15 2017-07-25 삼성전기주식회사 전자 부품 패키지 및 그 제조방법
KR20180109850A (ko) * 2016-02-10 2018-10-08 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US10572416B1 (en) * 2016-03-28 2020-02-25 Aquantia Corporation Efficient signaling scheme for high-speed ultra short reach interfaces
US10354114B2 (en) 2016-06-13 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerprint sensor in InFO structure and formation method
US10121766B2 (en) 2016-06-30 2018-11-06 Micron Technology, Inc. Package-on-package semiconductor device assemblies including one or more windows and related methods and packages
US10332841B2 (en) 2016-07-20 2019-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
KR102632563B1 (ko) 2016-08-05 2024-02-02 삼성전자주식회사 반도체 패키지
KR102595896B1 (ko) * 2016-08-08 2023-10-30 삼성전자 주식회사 인쇄회로기판 및 이를 가지는 반도체 패키지
IT201600084419A1 (it) * 2016-08-10 2018-02-10 St Microelectronics Srl Procedimento per realizzare dispositivi a semiconduttore, dispositivo e circuito corrispondenti
US10366968B2 (en) * 2016-09-30 2019-07-30 Intel IP Corporation Interconnect structure for a microelectronic device
DE112016007306T5 (de) 2016-09-30 2019-06-19 Intel Corporation Halbleiter-Packaging mit Hochdichte-Zwischenverbindungen
US10381541B2 (en) * 2016-10-11 2019-08-13 Massachusetts Institute Of Technology Cryogenic electronic packages and methods for fabricating cryogenic electronic packages
KR102666151B1 (ko) * 2016-12-16 2024-05-17 삼성전자주식회사 반도체 패키지
KR102679465B1 (ko) * 2016-12-29 2024-06-27 인텔 코포레이션 시스템 인 패키지 장치를 위해 구리 필러와 연결된 베어 다이 스마트 브리지
KR102663810B1 (ko) 2016-12-30 2024-05-07 삼성전자주식회사 전자 소자 패키지
KR20180086804A (ko) * 2017-01-23 2018-08-01 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법
CN106898557B (zh) * 2017-03-03 2019-06-18 中芯长电半导体（江阴）有限公司 集成有供电传输系统的封装件的封装方法
US10770440B2 (en) 2017-03-15 2020-09-08 Globalfoundries Inc. Micro-LED display assembly
US10727197B2 (en) * 2017-03-21 2020-07-28 Intel IP Corporation Embedded-bridge substrate connectors and methods of assembling same
US10475766B2 (en) * 2017-03-29 2019-11-12 Intel Corporation Microelectronics package providing increased memory component density
US10943869B2 (en) 2017-06-09 2021-03-09 Apple Inc. High density interconnection using fanout interposer chiplet
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
US10290605B2 (en) * 2017-06-30 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Fan-out package structure and method for forming the same
US10461022B2 (en) * 2017-08-21 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US10681814B2 (en) * 2017-09-08 2020-06-09 Kemet Electronics Corporation High density multi-component packages
US20190096866A1 (en) * 2017-09-26 2019-03-28 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
CN107758604A (zh) * 2017-11-03 2018-03-06 纽威仕微电子（无锡）有限公司 Mems水听器芯片的扇出型封装结构及方法
TWI652788B (zh) * 2017-11-09 2019-03-01 大陸商上海兆芯集成電路有限公司 晶片封裝結構及晶片封裝結構陣列
KR102365682B1 (ko) * 2017-11-13 2022-02-21 삼성전자주식회사 반도체 패키지
US10867954B2 (en) * 2017-11-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect chips
US10651126B2 (en) * 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
WO2019132964A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
WO2019132965A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
FR3076659B1 (fr) * 2018-01-05 2020-07-17 Stmicroelectronics (Grenoble 2) Sas Entretoise isolante de reprise de contacts
TWI660264B (zh) * 2018-01-19 2019-05-21 創意電子股份有限公司 固態儲存裝置
EP3531446B1 (en) * 2018-02-23 2024-04-03 Infineon Technologies Austria AG Semiconductor module, electronic component and method of manufacturing a semiconductor module
US10580738B2 (en) 2018-03-20 2020-03-03 International Business Machines Corporation Direct bonded heterogeneous integration packaging structures
US10490503B2 (en) 2018-03-27 2019-11-26 Intel Corporation Power-delivery methods for embedded multi-die interconnect bridges and methods of assembling same
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
US10859776B2 (en) * 2018-04-06 2020-12-08 The Regents Of The University Of California Optical-electrical interposers
US10742217B2 (en) * 2018-04-12 2020-08-11 Apple Inc. Systems and methods for implementing a scalable system
US11688665B2 (en) * 2018-06-13 2023-06-27 Intel Corporation Thermal management solutions for stacked integrated circuit devices
US11482472B2 (en) 2018-06-13 2022-10-25 Intel Corporation Thermal management solutions for stacked integrated circuit devices
US11158448B2 (en) * 2018-06-14 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging layer inductor
US10593647B2 (en) * 2018-06-27 2020-03-17 Powertech Technology Inc. Package structure and manufacturing method thereof
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
CN110753473B (zh) * 2018-07-23 2021-03-30 华为技术有限公司 电路板组合以及电子设备
US10756058B2 (en) * 2018-08-29 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
KR102534734B1 (ko) 2018-09-03 2023-05-19 삼성전자 주식회사 반도체 패키지
US11984439B2 (en) * 2018-09-14 2024-05-14 Intel Corporation Microelectronic assemblies
US11456281B2 (en) * 2018-09-29 2022-09-27 Intel Corporation Architecture and processes to enable high capacity memory packages through memory die stacking
CN209396878U (zh) * 2018-11-26 2019-09-17 罗伯特·博世有限公司 传感器及其封装组件
US10685948B1 (en) 2018-11-29 2020-06-16 Apple Inc. Double side mounted large MCM package with memory channel length reduction
US11476200B2 (en) * 2018-12-20 2022-10-18 Nanya Technology Corporation Semiconductor package structure having stacked die structure
US20200243484A1 (en) * 2019-01-30 2020-07-30 Avago Technologies International Sales Pte. Limited Radio frequency (rf) switch device including rf switch integrated circuit (ic) divided between sides of pcb
US11769735B2 (en) 2019-02-12 2023-09-26 Intel Corporation Chiplet first architecture for die tiling applications
US11855056B1 (en) 2019-03-15 2023-12-26 Eliyan Corporation Low cost solution for 2.5D and 3D packaging using USR chiplets
US11735533B2 (en) * 2019-06-11 2023-08-22 Intel Corporation Heterogeneous nested interposer package for IC chips
US11387177B2 (en) * 2019-06-17 2022-07-12 Taiwan Semiconductor Manufacturing Company Ltd. Package structure and method for forming the same
US20200402913A1 (en) * 2019-06-19 2020-12-24 Invensas Corporation Connecting multiple chips using an interconnect device
US11133256B2 (en) * 2019-06-20 2021-09-28 Intel Corporation Embedded bridge substrate having an integral device
TWI703907B (zh) * 2019-06-21 2020-09-01 方喬穎 薄膜封裝卡之製造方法及其薄膜封裝卡
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US10991635B2 (en) 2019-07-20 2021-04-27 International Business Machines Corporation Multiple chip bridge connector
US11094654B2 (en) 2019-08-02 2021-08-17 Powertech Technology Inc. Package structure and method of manufacturing the same
TWI715257B (zh) 2019-10-22 2021-01-01 欣興電子股份有限公司 晶片封裝結構及其製作方法
US11217563B2 (en) * 2019-10-24 2022-01-04 Apple Inc. Fully interconnected heterogeneous multi-layer reconstructed silicon device
CN112768422B (zh) * 2019-11-06 2024-03-22 欣兴电子股份有限公司 芯片封装结构及其制作方法
US11101191B2 (en) * 2019-11-22 2021-08-24 International Business Machines Corporation Laminated circuitry cooling for inter-chip bridges
US11239167B2 (en) 2019-12-04 2022-02-01 International Business Machines Corporation Cu—Cu bonding for interconnects on bridge chip attached to chips and packaging substrate
US11171006B2 (en) 2019-12-04 2021-11-09 International Business Machines Corporation Simultaneous plating of varying size features on semiconductor substrate
US20210202472A1 (en) * 2019-12-27 2021-07-01 Intel Corporation Integrated circuit structures including backside vias
TWI768294B (zh) * 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
US11309283B2 (en) 2019-12-31 2022-04-19 Powertech Technology Inc. Packaging structure and manufacturing method thereof
KR20210093612A (ko) 2020-01-20 2021-07-28 삼성전자주식회사 차단층을 포함하는 반도체 패키지
US11605594B2 (en) 2020-03-23 2023-03-14 Qualcomm Incorporated Package comprising a substrate and a high-density interconnect integrated device coupled to the substrate
US11233009B2 (en) * 2020-03-27 2022-01-25 Intel Corporation Embedded multi-die interconnect bridge having a molded region with through-mold vias
US11347001B2 (en) * 2020-04-01 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same
CN111554617A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554627B (zh) * 2020-04-30 2022-10-11 通富微电子股份有限公司 一种芯片封装方法
CN111554656A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种半导体封装器件
CN111554616B (zh) * 2020-04-30 2023-07-18 通富微电子股份有限公司 一种芯片封装方法
CN111554620A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554657B (zh) * 2020-04-30 2023-07-14 通富微电子股份有限公司 一种半导体封装器件
CN111554622B (zh) * 2020-04-30 2023-07-14 通富微电子股份有限公司 一种芯片封装方法
US11804469B2 (en) 2020-05-07 2023-10-31 Invensas Llc Active bridging apparatus
CN111446227A (zh) * 2020-05-19 2020-07-24 华进半导体封装先导技术研发中心有限公司 一种封装结构及封装方法
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11239169B1 (en) * 2020-07-24 2022-02-01 Micron Technology, Inc. Semiconductor memory stacks connected to processing units and associated systems and methods
US11527467B2 (en) * 2020-09-03 2022-12-13 Intel Corporation Multi-chip package with extended frame
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
KR20220033586A (ko) * 2020-09-08 2022-03-17 삼성디스플레이 주식회사 연성 회로 기판 및 이를 포함하는 표시 장치
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
KR20220052612A (ko) 2020-10-21 2022-04-28 삼성전자주식회사 반도체 패키지
US20220149005A1 (en) * 2020-11-10 2022-05-12 Qualcomm Incorporated Package comprising a substrate and a high-density interconnect integrated device
KR20220078131A (ko) * 2020-12-03 2022-06-10 삼성전자주식회사 하이브리드 반도체 장치 및 이를 포함하는 전자 기기
US20220199480A1 (en) * 2020-12-21 2022-06-23 Intel Corporation Microelectronic structures including bridges
CN112736063B (zh) * 2020-12-29 2021-09-24 国家数字交换系统工程技术研究中心 一种领域专用的软件定义晶圆级系统和预制件互连与集成方法
CN112992886A (zh) * 2021-02-09 2021-06-18 中国科学院微电子研究所 一种集成电路
US11855043B1 (en) 2021-05-06 2023-12-26 Eliyan Corporation Complex system-in-package architectures leveraging high-bandwidth long-reach die-to-die connectivity over package substrates
US11842986B1 (en) 2021-11-25 2023-12-12 Eliyan Corporation Multi-chip module (MCM) with interface adapter circuitry
US20230170340A1 (en) * 2021-11-30 2023-06-01 Qorvo Us, Inc. Electronic package with interposer between integrated circuit dies
US11841815B1 (en) 2021-12-31 2023-12-12 Eliyan Corporation Chiplet gearbox for low-cost multi-chip module applications

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4088986A (en) 1976-10-01 1978-05-09 Boucher Charles E Smoke, fire and gas alarm with remote sensing, back-up emergency power, and system self monitoring
JP3407275B2 (ja) 1998-10-28 2003-05-19 インターナショナル・ビジネス・マシーンズ・コーポレーション バンプ及びその形成方法
US7024248B2 (en) 2000-10-16 2006-04-04 Remon Medical Technologies Ltd Systems and methods for communicating with implantable devices
GR1003802B (el) 2001-04-17 2002-02-08 Micrel �.�.�. ������� ��������� ��������������� ��������� Συστημα τηλειατρικης.
US6833628B2 (en) * 2002-12-17 2004-12-21 Delphi Technologies, Inc. Mutli-chip module
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
TWI225290B (en) * 2003-03-21 2004-12-11 Advanced Semiconductor Eng Multi-chips stacked package
TWI313048B (en) * 2003-07-24 2009-08-01 Via Tech Inc Multi-chip package
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US20090199884A1 (en) 2008-02-08 2009-08-13 Reginald David Lessing Electrical shock defensive walking stick
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US8154844B2 (en) 2008-05-08 2012-04-10 Armstar, Inc. Wearable shield and self-defense device including multiple integrated components
US8610019B2 (en) 2009-02-27 2013-12-17 Mineral Separation Technologies Inc. Methods for sorting materials
US8110440B2 (en) * 2009-05-18 2012-02-07 Stats Chippac, Ltd. Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
US8227904B2 (en) * 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
JP2011044654A (ja) * 2009-08-24 2011-03-03 Shinko Electric Ind Co Ltd 半導体装置
US8143097B2 (en) * 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
US8772087B2 (en) 2009-10-22 2014-07-08 Infineon Technologies Ag Method and apparatus for semiconductor device fabrication using a reconstituted wafer
US20110186960A1 (en) * 2010-02-03 2011-08-04 Albert Wu Techniques and configurations for recessed semiconductor substrates
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8951839B2 (en) 2010-03-15 2015-02-10 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
US8536693B2 (en) 2010-07-20 2013-09-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Tiered integrated circuit assembly and a method for manufacturing the same
US8097490B1 (en) * 2010-08-27 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interconnect layer for stacked semiconductor die
US8354297B2 (en) * 2010-09-03 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die
US20120168943A1 (en) 2010-12-30 2012-07-05 Stmicroelectronics Pte. Ltd. Plasma treatment on semiconductor wafers
US20120199960A1 (en) 2011-02-07 2012-08-09 Texas Instruments Incorporated Wire bonding for interconnection between interposer and flip chip die
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
WO2013119309A1 (en) 2012-02-08 2013-08-15 Xilinx, Inc. Stacked die assembly with multiple interposers
US8704364B2 (en) 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
US20130265733A1 (en) 2012-04-04 2013-10-10 Texas Instruments Incorporated Interchip communication using an embedded dielectric waveguide
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8872349B2 (en) 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
GB2509296B (en) 2012-09-25 2016-10-26 Cambridge Silicon Radio Ltd Composite reconstituted wafer structures
US8912670B2 (en) 2012-09-28 2014-12-16 Intel Corporation Bumpless build-up layer package including an integrated heat spreader
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
KR20140057979A (ko) * 2012-11-05 2014-05-14 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US9190380B2 (en) 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US8940630B2 (en) 2013-02-01 2015-01-27 Invensas Corporation Method of making wire bond vias and microelectronic package having wire bond vias
US20140264831A1 (en) 2013-03-14 2014-09-18 Thorsten Meyer Chip arrangement and a method for manufacturing a chip arrangement
US8901748B2 (en) 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
US9252076B2 (en) 2013-08-07 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US10395281B2 (en) 2013-08-19 2019-08-27 Facebook, Inc. Advertisement selection and pricing based on advertisement type and placement
US9159690B2 (en) 2013-09-25 2015-10-13 Intel Corporation Tall solders for through-mold interconnect
US9349703B2 (en) 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US20150172893A1 (en) 2013-12-12 2015-06-18 Gerard St. Germain Mobile Companion
US9275955B2 (en) 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
US20150178456A1 (en) 2013-12-19 2015-06-25 Opentv, Inc. Remote health care via a television communication system
US9826907B2 (en) 2013-12-28 2017-11-28 Intel Corporation Wearable electronic device for determining user health status
US20150193595A1 (en) 2014-01-08 2015-07-09 IlnfoBionic, Inc. Systems and methods for reporting patient health parameters
US20150255366A1 (en) 2014-03-06 2015-09-10 Apple Inc. Embedded system in package
US9402312B2 (en) 2014-05-12 2016-07-26 Invensas Corporation Circuit assemblies with multiple interposer substrates, and methods of fabrication
US9793198B2 (en) 2014-05-12 2017-10-17 Invensas Corporation Conductive connections, structures with such connections, and methods of manufacture
US9437566B2 (en) 2014-05-12 2016-09-06 Invensas Corporation Conductive connections, structures with such connections, and methods of manufacture
US20150364422A1 (en) 2014-06-13 2015-12-17 Apple Inc. Fan out wafer level package using silicon bridge
US9379090B1 (en) 2015-02-13 2016-06-28 Qualcomm Incorporated System, apparatus, and method for split die interconnection

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI646020B (zh) * 2018-01-26 2019-01-01 致伸科技股份有限公司 指紋辨識模組包裝方法
TWI802948B (zh) * 2018-04-10 2023-05-21 美商英特爾股份有限公司 晶粒鋪設技術
US10818567B2 (en) 2018-12-07 2020-10-27 Google Llc Integrated circuit substrate for containing liquid adhesive bleed-out
US11264295B2 (en) 2018-12-07 2022-03-01 Google Llc Integrated circuit substrate for containing liquid adhesive bleed-out
TWI681695B (zh) * 2019-01-31 2020-01-01 瑞昱半導體股份有限公司 可避免搭配運作的記憶體晶片效能降級的信號處理電路
TWI771970B (zh) * 2020-04-02 2022-07-21 大陸商珠海越亞半導體股份有限公司 嵌入式晶片封裝及其製造方法
TWI824443B (zh) * 2021-05-27 2023-12-01 美商萬國商業機器公司 用於將多個半導體晶片互連之裝置、方法及晶片處置器
TWI755338B (zh) * 2021-06-21 2022-02-11 立錡科技股份有限公司 智能電源模組
TWI822327B (zh) * 2021-11-04 2023-11-11 達發科技股份有限公司 半導體封裝
US12040300B2 (en) 2022-06-29 2024-07-16 Airoha Technology Corp. Semiconductor package using hybrid-type adhesive

Also Published As

Publication number Publication date
US10163833B2 (en) 2018-12-25
CN107041137A (zh) 2017-08-11
CN107041137B (zh) 2020-01-14
US9666559B2 (en) 2017-05-30
KR102383948B1 (ko) 2022-04-06
WO2016036667A1 (en) 2016-03-10
US20160071818A1 (en) 2016-03-10
KR20170051474A (ko) 2017-05-11
TWI582039B (zh) 2017-05-11
US20190088607A1 (en) 2019-03-21
US20170236794A1 (en) 2017-08-17
US10490520B2 (en) 2019-11-26

Similar Documents

Publication Publication Date Title
TWI582039B (zh) 多晶片模組及其製法
US11948862B2 (en) Package structures and method of forming the same
TWI700753B (zh) 晶片封裝體及其製造方法
US11393734B2 (en) Fingerprint sensor and manufacturing method thereof
Lau Heterogeneous integrations
US8237271B2 (en) Direct edge connection for multi-chip integrated circuits
KR101632249B1 (ko) 멀티 다이 패키지 구조들
US7663231B2 (en) Image sensor module with a three-dimensional die-stacking structure
TWI408795B (zh) Semiconductor device and manufacturing method thereof
TWI529892B (zh) 晶片封裝體及其製造方法
Lau et al. Through-silicon hole interposers for 3-D IC integration
CN107026154B (zh) 半导体结构及其形成方法
US20220021179A1 (en) Photonic Integrated Circuits with Controlled Collapse Chip Connections
US20160126110A1 (en) Method for manufacturing three-dimensional integrated circuit
US10651150B2 (en) Multichip module including surface mounting part embedded therein
US10115673B1 (en) Embedded substrate package structure
US9859234B2 (en) Methods and structures to repair device warpage
TW201711163A (zh) 晶片封裝體及其製造方法
TW201834181A (zh) 用於ｍｅｍｓ應用之面板級封裝
CN111508848A (zh) 电子封装件及其制造方法
JP2008073818A (ja) 電子部品および複合電子部品

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees