CN111554657B - 一种半导体封装器件 - Google Patents

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Abstract

本申请公开了一种半导体封装器件，包括：封装基板；连接芯片，设置于封装基板一侧，且连接芯片的非功能面朝向封装基板；多个第一导电柱，设置于连接芯片的外围，且第一导电柱的一端与封装基板电连接；同层设置的第一主芯片和第二主芯片，设置于连接芯片的功能面一侧，第一主芯片和第二主芯片的功能面上的信号传输区相邻设置，且与连接芯片的功能面电连接；第一主芯片和第二主芯片的功能面上的非信号传输区分别与对应位置处的第一导电柱的另一端电连接；第一塑封层，覆盖第一导电柱的侧面，且第一塑封层与连接芯片的侧面之间具有缝隙。本申请提供的半导体封装器件，能够降低封装成本，提高半导体封装器件的性能。

Description

一种半导体封装器件
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体封装器件。
背景技术
现有的基于聚合物的2D封装技术是最基本、应用最广泛的封装形式，技术成熟，成本也较低，但是形成的半导体封装器件没有第三方向的连接，且线宽较大。近期发展起来的基于硅中介板的封装技术线宽较小，形成的半导体封装器件的电性能和热传导性能均表现优异，但是成本较高，且硅材料脆性较高，导致半导体封装器件的稳定性较低。因此，需要结合现有封装技术的优点，发展一种新的封装技术，形成一种新的半导体封装器件，能够降低成本，且形成的半导体封装器件的性能优异。
发明内容
本申请主要解决的技术问题是提供一种半导体封装器件，能够降低封装成本，提高半导体封装器件的性能。
为解决上述技术问题，本申请采用的一个技术方案是：
提供一种半导体封装器件，包括：封装基板；连接芯片，设置于所述封装基板一侧，且所述连接芯片的非功能面朝向所述封装基板；多个第一导电柱，设置于所述连接芯片的外围，且所述第一导电柱的一端与所述封装基板电连接；同层设置的第一主芯片和第二主芯片，设置于所述连接芯片的功能面一侧，所述第一主芯片和所述第二主芯片的功能面上的信号传输区相邻设置，且与所述连接芯片的功能面电连接；所述第一主芯片和所述第二主芯片的功能面上的非信号传输区分别与对应位置处的所述第一导电柱的另一端电连接；第一塑封层，覆盖所述第一导电柱的侧面，且所述第一塑封层与所述连接芯片的侧面之间具有缝隙。
其中，所述第一主芯片的功能面与所述封装基板靠近所述第一导电柱的一侧表面之间的距离等于所述第一主芯片的功能面与所述连接芯片的非功能面之间的距离，所述连接芯片的非功能面与所述封装基板直接接触。
或者，所述第一主芯片的功能面与所述封装基板靠近所述第一导电柱的一侧表面之间的距离大于所述第一主芯片的功能面与所述连接芯片的非功能面之间的距离，所述半导体封装器件还包括粘结层，位于所述连接芯片的非功能面与所述封装基板之间。
其中，所述半导体封装器件还包括：第一底填胶，位于所述第一塑封层与所述封装基板之间。
其中，所述半导体封装器件还包括：第二底填胶，位于所述第一主芯片和所述第二主芯片的功能面与所述第一塑封层远离所述封装基板的一侧表面之间。
其中，所述半导体封装器件还包括：第三底填胶，位于所述第一主芯片和所述第二主芯片的功能面与所述连接芯片的功能面之间。
其中，所述半导体封装器件还包括：第二塑封层，连接覆盖所述第一主芯片和所述第二主芯片的侧面。
其中，所述半导体封装器件还包括：第二导电柱，位于所述第一主芯片和所述第二主芯片的位于非信号传输区的焊盘位置处；第三导电柱，位于所述第一主芯片和所述第二主芯片的位于信号传输区的焊盘位置处。
其中，所述半导体封装器件还包括：第四导电柱，位于所述连接芯片的功能面的焊盘位置处。
其中，所述半导体封装器件还包括：第一焊料，位于所述第一导电柱和所述封装基板之间。
本申请的有益效果是：区别于现有技术的情况，本申请提供的半导体封装器件中，主芯片的信号传输区和非信号传输区采用不同的连接方式：对于信号传输区，采用连接芯片连接两个主芯片，提高主芯片之间的信号传输速率，提高封装器件的性能；对于非信号传输区，采用普通的导电柱与封装基板连接，能够降低封装成本。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为本申请半导体封装器件一实施方式的结构示意图；
图2为本申请半导体封装器件另一实施方式的结构示意图；
图3为本申请半导体封装器件另一实施方式的结构示意图；
图4为本申请半导体封装器件另一实施方式的结构示意图；
图5为本申请半导体封装器件另一实施方式的结构示意图；
图6为本申请半导体封装器件另一实施方式的结构示意图；
图7为本申请半导体封装器件另一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
请参阅图1，图1为本申请半导体封装器件一实施方式的结构示意图，该半导体封装器件100包括：封装基板10、连接芯片11、多个第一导电柱12、同层设置的第一主芯片13和第二主芯片14、以及第一塑封层15；其中，连接芯片11设置于封装基板10一侧，且其非功能面111朝向封装基板10；第一导电柱12设置于连接芯片11的外围，且其一端与封装基板10电连接；第一主芯片13和第二主芯片14设置于连接芯片11的功能面110一侧，第一主芯片13和第二主芯片14的功能面130和140上的信号传输区60相邻设置，且与连接芯片11的功能面110电连接，第一主芯片13和第二主芯片14的功能面130和140上的非信号传输区70分别与对应位置处的第一导电柱12的另一端电连接；第一塑封层15覆盖第一导电柱12的侧面，且第一塑封层15与连接芯片11的侧面之间具有缝隙。
本实施方式中，第一塑封层15与连接芯片11的侧面之间具有缝隙，有利于半导体封装器件100工作时的散热；而且，两个主芯片13和14的信号传输区60通过连接芯片11电连接，相互之间可以进行信号传输，能够提高主芯片之间的信号传输速率，提高封装器件的性能；主芯片13和14的非信号传输区70则采用普通的第一导电柱12与封装基板电连接，能够降低封装成本。
此外，上述第一主芯片13可以为CPU等，第二主芯片14可以为GPU等，一个第一主芯片13可以与至少一个第二主芯片14通过连接芯片11电连接。例如第一主芯片13的四个角部均设置有信息传输区焊盘，此时一个第一主芯片13对应的第二主芯片14的个数可以为四个，四个第二主芯片14的芯片类型可以相同或不同。
进一步地，请继续参阅图1，第一主芯片13的功能面130与封装基板10靠近第一导电柱12的一侧表面之间的距离h1等于第一主芯片13的功能面130与连接芯片11的非功能面111之间的距离h2，连接芯片11的非功能面111与封装基板10直接接触。如此设置可以使连接芯片11与封装基板10之间没有空隙，使半导体封装器件100的结构更加稳固。
进一步地，请继续参阅图1，半导体封装器件100还包括：第二导电柱31，位于第一主芯片13和第二主芯片14的位于非信号传输区70的焊盘位置处；第三导电柱32，位于第一主芯片13和第二主芯片14的位于信号传输区60的焊盘位置处；第四导电柱33，位于连接芯片11的功能面110的焊盘位置处；第一焊料34，位于第一导电柱12和封装基板10之间。本实施方式中，第一主芯片13和第二主芯片14的非信号传输区70的焊盘通过第二导电柱31、第一导电柱12以及第一焊料34与封装基板10电连接，第二导电柱31、第一导电柱12的高度及材质均可以调节，使第一主芯片13和第二主芯片14的非信号传输区70的焊盘与封装基板10之间的电连接更加稳固，第一焊料34则可以使第一导电柱12与封装基板10之间的电连接更加稳固。第一主芯片13和第二主芯片14的信号传输区60的焊盘通过第三导电柱32以及第四导电柱33与连接芯片11电连接，第三导电柱32以及第四导电柱33的高度及材质均可以调节，使第一主芯片13和第二主芯片14的信号传输区60的焊盘与连接芯片11之间的电连接更加稳固，使第一主芯片13和第二主芯片14之间的信号传输更加快速。进一步，还可以在不同的导电柱之间增加第二焊料，比如在第二导电柱31和第一导电柱12之间、在第三导电柱32以及第四导电柱33之间增加第二焊料，使不同导电柱之间的连接更加稳固。
在另一实施方式中，请参阅图2，图2为本申请半导体封装器件另一实施方式的结构示意图，该半导体封装器件200与图1所示半导体封装器件100的结构基本相同，也包括封装基板20、连接芯片21、多个第一导电柱22、同层设置的第一主芯片23和第二主芯片24、以及第一塑封层25；其中，连接芯片21设置于封装基板20一侧，且其非功能面211朝向封装基板20；第一导电柱22设置于连接芯片21的外围，且其一端与封装基板20电连接；第一主芯片23和第二主芯片24设置于连接芯片21的功能面210一侧，第一主芯片23和第二主芯片24的功能面230和240上的信号传输区60相邻设置，且与连接芯片21的功能面210电连接，第一主芯片23和第二主芯片24的功能面230和240上的非信号传输区70分别与对应位置处的第一导电柱22的另一端电连接；第一塑封层25覆盖第一导电柱22的侧面，且第一塑封层25与连接芯片21的侧面之间具有缝隙。
半导体封装器件200与半导体封装器件100的不同之处在于，第一主芯片23的功能面230与封装基板20靠近第一导电柱22的一侧表面之间的距离h1大于第一主芯片23的功能面230与连接芯片21的非功能面211之间的距离h2，半导体封装器件200还包括粘结层26，位于连接芯片21的非功能面211与封装基板20之间。粘结层26可以使连接芯片21与封装基板20之间没有空隙，使半导体封装器件200的结构更加稳固。该粘结层26可以是双面胶等具有粘性的材料。
在其他实施方式中，当半导体封装器件的功率较高，对散热性能的要求较高时，半导体封装器件200也可以不包括粘结层26，则连接芯片21与封装基板20之间存在空隙，更有利于半导体封装器件200在高功率下工作时的散热。
进一步地，请参阅图3，图3为本申请半导体封装器件另一实施方式的结构示意图。在图1所示的半导体封装器件100或者在图2所示的半导体封装器件200的基础上，还可以再增加一些部件，使本申请半导体封装器件的适应性更广。以图1所示的半导体封装器件100为例，在第一塑封层15与封装基板10之间形成第一底填胶16，得到图3所示的半导体封装器件300。第一底填胶16可以对其内部的电连接结构起到绝缘和保护的作用，使第一导电柱12与封装基板10之间的连接更加稳固，同时不影响半导体封装器件300的散热性能。
进一步地，请参阅图4，图4为本申请半导体封装器件另一实施方式的结构示意图。以图1所示的半导体封装器件100为例，可以在第一主芯片13和第二主芯片14的功能面130和140与第一塑封层15远离封装基板10的一侧表面之间形成第二底填胶17，得到如图4所示的半导体封装器件400。第二底填胶17可以对第二导电柱31起到保护作用，使第一主芯片13和第二主芯片14的非信号传输区70的焊盘与第一导电柱12之间的连接更加稳固，同时不影响半导体封装器件400的散热性能。此时，第一塑封层15与连接芯片11的侧面之间的缝隙中也可设置有部分第二底填胶17，例如，在第一塑封层15与连接芯片11相对设置的表面上可以设置有第二底填胶17，缝隙中所设置的第二底填胶17可以进一步稳定器件的位置。
进一步地，请参阅图5，图5为本申请半导体封装器件另一实施方式的结构示意图。以图1所示的半导体封装器件100为例，可以在第一主芯片13和第二主芯片14的功能面130和140与连接芯片11的功能面110之间形成第三底填胶18，得到如图5所示的半导体封装器件500。第三底填胶18可以对第三导电柱32和第四导电柱33起到保护作用，使第一主芯片13和第二主芯片14的信号传输区60的焊盘与连接芯片11之间的连接更加稳固，同时不影响半导体封装器件500的散热性能。
另外，本申请提供的半导体封装器件可以只包括上述第一底填胶16、第二底填胶17以及第三底填胶18中的一项，也可以包括其中任意两项，本申请不作具体限定。
在另一实施方式中，请参阅图6，图6为本申请半导体封装器件另一实施方式的结构示意图。当半导体封装器件的功率不高，对散热性能的要求较低，而对结构稳定性的要求较高时，可以在图1所示的半导体封装器件100的基础上，同时形成第一底填胶16、第二底填胶17以及第三底填胶18，形成如图6所示的半导体封装器件600，其中，第一塑封层15与连接芯片11之间的缝隙仍然存在，使半导体封装器件600的散热性能符合应用需求。
在另一实施方式中，请参阅图7，图7为本申请半导体封装器件另一实施方式的结构示意图。当半导体封装器件对结构稳定性的要求非常高时，可以在图1所示的半导体封装器件100的基础上，在第一主芯片13和第二主芯片14的功能面130和140与封装基板10之间形成第四底填胶19，得到如图7所示的半导体封装器件700。第四底填胶19相当于将第一底填胶16、第二底填胶17以及第三底填胶18连为一起，同时将第一塑封层15与连接芯片11之间的缝隙填满，使半导体封装器件700的结构非常稳固，适用于对结构稳定性的要求非常高的应用场景，比如环境恶劣的室外场景。
进一步地，请继续参阅图7，半导体封装器件700还可以包括第二塑封层150，连续覆盖第一主芯片13和第二主芯片14的侧面，第一主芯片13和第二主芯片14的非功能面131和141可以从第二塑封层150中露出，也可以不露出，图7示意性画出第一主芯片13和第二主芯片14的非功能面131和141从第二塑封层150中不露出的情况。第二塑封层150能够对第一主芯片13和第二主芯片14起保护作用。
另外，在其他实施方式中，第二塑封层150可以与上述任一实施方式所述的半导体封装器件组合，对第一主芯片13和第二主芯片14起保护作用，使半导体封装器件的结构更加稳固。
本申请各实施方式提供的半导体封装器件，可以依据其不同的结构特征适用于对散热性能和结构稳定性能要求不同的应用场景，使本申请提供的半导体封装器件的适用性更广。而且本申请各实施方式提供的半导体封装器件中，两个主芯片的信号传输区采用连接芯片进行连接，能够提高主芯片之间的信号传输速率，提高封装器件的性能；主芯片的非信号传输区则采用普通的导电柱与封装基板连接，能够降低封装成本。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (6)

1.一种半导体封装器件，其特征在于，包括：
封装基板；
连接芯片，设置于所述封装基板一侧，且所述连接芯片的非功能面朝向所述封装基板；
多个第一导电柱，设置于所述连接芯片的外围，且所述第一导电柱的一端与所述封装基板电连接；
同层设置的第一主芯片和第二主芯片，设置于所述连接芯片的功能面一侧，所述第一主芯片和所述第二主芯片的功能面上的信号传输区相邻设置，且与所述连接芯片的功能面电连接；所述第一主芯片和所述第二主芯片的功能面上的非信号传输区分别与对应位置处的所述第一导电柱的另一端电连接；
第一塑封层，覆盖所述第一导电柱的侧面，且所述第一塑封层与所述连接芯片的侧面之间具有缝隙；
所述第一主芯片的功能面与所述封装基板靠近所述第一导电柱的一侧表面之间的距离等于所述第一主芯片的功能面与所述连接芯片的非功能面之间的距离，所述连接芯片的非功能面与所述封装基板直接接触；
第二导电柱，位于所述第一主芯片和所述第二主芯片的位于非信号传输区的焊盘位置处，其中，所述第一主芯片和所述第二主芯片的非信号传输区的焊盘通过所述第二导电柱和所述第一导电柱与所述封装基板连接；
第三导电柱，位于所述第一主芯片和所述第二主芯片的位于信号传输区的焊盘位置处；
第四导电柱，位于所述连接芯片的功能面的焊盘位置处；其中，所述第一主芯片和所述第二主芯片的信号传输区的焊盘通过所述第三导电柱和所述第四导电柱与所述连接芯片电连接。
2.根据权利要求1所述的半导体封装器件，其特征在于，所述半导体封装器件还包括：
第一底填胶，位于所述第一塑封层与所述封装基板之间。
3.根据权利要求2所述的半导体封装器件，其特征在于，所述半导体封装器件还包括：
第二底填胶，位于所述第一主芯片和所述第二主芯片的功能面与所述第一塑封层远离所述封装基板的一侧表面之间。
4.根据权利要求1至3任一项所述的半导体封装器件，其特征在于，所述半导体封装器件还包括：
第三底填胶，位于所述第一主芯片和所述第二主芯片的功能面与所述连接芯片的功能面之间。
5.根据权利要求1至3任一项所述的半导体封装器件，其特征在于，所述半导体封装器件还包括：
第二塑封层，连续覆盖所述第一主芯片和所述第二主芯片的侧面。
6.根据权利要求1至3任一项所述的半导体封装器件，其特征在于，所述半导体封装器件还包括：
第一焊料，位于所述第一导电柱和所述封装基板之间。
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