CN102263086B - 半导体封装结构 - Google Patents

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Abstract

本发明公开了一种半导体封装结构，其包括介电层、第一芯片、第二芯片、光学传输元件、第一导电图案、第二导电图案及至少一导电贯孔。介电层具有第一表面与相背对于第一表面的第二表面。第一芯片内埋于介电层的第一表面。第二芯片配置于介电层的第二表面。光学传输元件贯穿介电层，且将第一芯片光学地连接至第二芯片。第一导电图案位于介电层的第一表面上。第二导电图案位于介电层的第二表面上。导电贯孔贯穿介电层且连接第一导电图案及第二导电图案。本发明的半导体封装结构设计具有体积小、高传输效率及信号传输密度高等优势。

Description

半导体封装结构
技术领域
本发明涉及一种半导体封装，且特别是涉及一种半导体封装结构。
背景技术
芯片封装的目的在于保护裸露的芯片、降低芯片接点的密度及提供芯片良好的散热。无论是通过将芯片安装至线路载板来降低芯片接点的密度，或是在芯片上直接形成重配置线路来降低芯片接点的密度，线路载板或重配置线路所具有的所有信号路径的材料均采用导电性良好的金属(例如铜)。当芯片的接点数不断地增加时，所需要信号路径也相对增加，但这也增加了芯片封装结构的体积。
发明内容
本发明提供一种半导体封装结构，用以封装芯片。
本发明提出一种半导体封装结构，其包括介电层、第一芯片、第二芯片、光学传输元件、第一导电图案、第二导电图案及至少一导电贯孔。介电层具有第一表面与相背对于第一表面的第二表面。第一芯片内埋于介电层的第一表面。第二芯片配置于介电层的第二表面。光学传输元件贯穿介电层，且将第一芯片光学地连接至第二芯片。第一导电图案位于介电层的第一表面上。第二导电图案位于介电层的第二表面上。导电贯孔贯穿介电层且连接第一导电图案及第二导电图案。
基于上述，本发明的半导体封装结构具有光学传输元件，其贯穿介电层而光学地连接至分别位于介电层两面的第一芯片与第二芯片，以在第一芯片与第二芯片之间传递信号。因此，本发明的封装结构的设计可具有体积小、高传输效率以及信号传输密度高的优势。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为本发明的实施例的一种半导体封装结构的剖面示意图。
图2A至图2D为本发明的实施例的一种半导体封装结构的工艺。
附图标记说明
10：承载器
12：介电层
100：半导体封装结构
110：介电层
110a：第一表面
110b：第二表面
120：第一芯片
120a：有源面
120b：背面
122、124：接垫
130：第二芯片
130a：有源面
132、134：接垫
140：光学传输元件
150a：第一导电图案
150b：第二导电图案
160：导电贯孔
170a：第一增层线路结构
170b：第二增层线路结构
172：焊垫
173：表面保护层
174a、174b：绝缘层
176a、176b：图案化金属层
180：焊球
190：导热柱
具体实施方式
图1为本发明的实施例的一种半导体封装结构的剖面示意图。请先参考图1，在本实施例中，半导体封装结构100包括介电层110、第一芯片120及第二芯片130。
介电层110具有第一表面110a与相背对于第一表面110a的第二表面110b，其中介电层110的材料例如是高分子聚合物。
第一芯片120配置于介电层110的第一表面110a，且具有有源面120a及多个位于有源面120a上的接垫122及124。
第二芯片130配置于介电层110的第二表面110b，且具有有源面130a及多个位于有源面130a上的接垫132、134(图1中仅示意地绘示二个)，其中第一芯片120的有源面120a背对第二芯片130的有源面130a。
在本实施例中，第一芯片120内埋于介电层110，而第二芯片130位于介电层110的第二表面110b上，其中这些接垫122及124暴露于第一表面110a上。然而，在另一未绘示的实施例中，第一芯片120亦可配置于介电层110的第一表面110a上，而第二芯片130亦可嵌入介电层110中，其中这些接垫132、134暴露于第二表面110b上。因此，本发明对于第一芯片120及第二芯片130的位置配置方式不作任何限制。
半导体封装结构100包括光学传输元件140，其贯穿介电层110，且将第一芯片120光学地连接至第二芯片130，其中光学传输元件140例如是光纤。
在本实施例中，光学传输元件140的两端分别连接至第一芯片120的接垫122及第二芯片130的接垫132，用以将第一芯片120的信号通过光传递方式传递至第二芯片130。在此必须说明的是，光学传输元件140所传递的光学信号可通过光电转换器(未绘示)而转换成电信号。
光学传输元件140为光纤，且光纤具有高传输效率及不易被电磁干扰的优点。因此，当第一芯片120与第二芯片130通过光学传输元件140来传递电信号时，本实施例的半导体封装结构100可具有高传输效率及信号传输密度高的优势。
再者，光学传输元件140因其传输速度快，因此除了可减少电信号的传递时间，以进而增进半导体封装结构100的工作效能外，亦可取代部分传统信号导线(未绘示)的设置，进而具有较小的封装体积。
请再参考图1，本实施例的半导体封装结构100还包括第一导电图案150a、第二导电图案150b及至少一导电贯孔160(图1中绘示四个)。
第一导电图案150a位于介电层110的第一表面110a上。第二导电图案150b位于介电层110的第二表面110b上。这些导电贯孔160贯穿介电层110且连接第一导电图案150a及第二导电图案150b，使得第一导电图案150a及第二导电图案150b可通过这些导电贯孔160来相互传递电信号。
此外，半导体封装结构100还包括第一增层线路结构170a，其配置于介电层110的第一表面110a上，且电性地连接第一芯片120及第一导电图案150a。在本实施例中，第一增层线路结构170a包括多个绝缘层174a与至少一图案化金属层176a(图1中仅示意地绘示一个)，其中图案化金属层176a配置于这些绝缘层174a之间，且电性地连接第一芯片120及第一导电图案150a。特别是，光学传输元件140的局部埋入第一增层线路结构170a的绝缘部分，即最接近介电层110的第一表面110a的绝缘层174a中。
再者，半导体封装结构100还包括第二增层线路结构170b，其中第二增层线路结构170b配置于介电层110的第二表面110b上，且电性地连接第二芯片130及第二导电图案150b。在本实施例中，第二增层线路结构170b包括多个绝缘层174b与至少一图案化金属层176b(图1中仅示意地绘示一个)，其中图案化金属层176b配置于这些绝缘层174b之间，且电性地连接第二芯片130及第二导电图案150b。特别是，光学传输元件140的局部埋入第二增层线路结构170b的绝缘部分，即最接近介电层110的第二表面110b的绝缘层174b中。
由于本实施例的半导体封装结构100同时具有光通道(意即光学传输元件140)及电通道(意即第一导电图案150a、第二导电图案150b、这些导电贯孔160、图案化金属层176a及图案化金属层176b)的设计，因此本实例的第一芯片120与第二芯片130可同时通过光通道及电通道来传递信号。因此，本实施例的半导体封装结构100可具有体积小、高传输效率及信号传输密度高的优势。
另外，半导体封装结构100还包括至少一焊球180(图1中示意地绘示两个)，其中第一增层线路结构170a具有至少一焊垫172(图1中示意地绘示两个)，而这些焊球180分别连接至第一增层线路结构170a的这些焊垫172，用以作为半导体封装结构100与外部电路(未绘示)电性连接的桥梁。
在本实施例中，这些焊垫172是由第一增层线路结构170a最远离介电层110的第一表面110a的绝缘层174a所暴露出其下方的图案化金属层176a所定义。此外，每个焊垫172上配置有表面保护层173，而这些焊球180分别形成于这些表面保护层173上。
特别是，半导体封装结构100还包括至少一导热柱190(图1中示意地绘示三个)，其中这些导热柱190贯穿介电层110，且这些导热柱190的两端分别接触第一芯片120及第二芯片130。因此，第一芯片120与第二芯片130所产生的热可通过这些导热柱190而传递至外界。如此一来，半导体封装结构100可具有优选的散热效果。
另外，本发明亦提供制作上述图1的半导体封装结构的封装工艺如下。
图2A至图2D绘示图1的半导体封装结构的工艺。请先参考图2A，首先，提供承载器10、第一芯片120及光学传输元件140，其中承载器10上已配置有介电层12。第一芯片120具有有源面120a及多个位于有源面120a上的接垫122及124。光学传输元件140的一端连接第一芯片120的接垫122。
接着，请参考图2B，进行封胶工艺以将第一芯片120封装于由封胶所构成的介电层110中，其中介电层110具有第一表面110a与相背对于第一表面110a的第二表面110b，且介电层110的第一表面110a上已形成有第一导电图案150a。光学传输元件140的另一端暴露于介电层110的第二表面110b外。介电层110的材料例如是高分子聚合物，而光学传输元件140例如是光纤。
接着，请再参考图2B，形成多个导热柱190(图2B中示意地绘示三个)于介电层110中，以及形成至少一导电贯孔160(图2C中绘示四个)。详细来说，这些导热柱190的一端连接至第一芯片110的背面120b，而这些导热柱190的另一端暴露于介电层110的第二表面110b，且与第二表面110b实质上切齐。这些导电贯孔160贯穿介电层110，且这些导电贯孔160的一端连接第一导电图案150a。
之后，请再参考图2C，配置第二芯片130于介电层110的第二表面110b上，以及形成第二导电图案150b、第一增层线路结构170a、至少一焊垫172(图2C中示意地绘示两个)及至少一焊球180(图2C中示意地绘示两个)。
详细来说，第二芯片130具有有源面130a及多个位于有源面130a上的接垫132、134，其中光学传输元件140的另一端连接第二芯片130的接垫132。也就是说，光学传输元件140贯穿介电层110，且将第一芯片120光学地连接至第二芯片130。这些导热柱190的另一端接触第二芯片130，意即这些导热柱190的两端分别接触第一芯片120及第二芯片130，用以将第一芯片120与第二芯片130所产生的热传递至外界。
第二导电图案150b形成在介电层110的第二表面110b上，且这些导电贯孔160的另一端连接第二导电图案150b。也就是说，这些导电贯孔160连接第一导电图案150a及第二导电图案150b。
第一增层线路结构170a形成于介电层110的第一表面110a上，其中第一增层线路结构170a是由多个绝缘层174a与至少一图案化金属层176a(图2C中仅示意地绘示一个)所组成，且图案化金属层176a电性地连接第一芯片120及第一导电图案150a，而光学传输元件140的局部埋入第一增层线路结构170a最接近介电层110的第一表面110a的绝缘层174a中。
这些焊球180分别形成于第一增层线路结构170a的这些焊垫172上，用以作为半导体封装结构100与外部电路(未绘示)电性连接的桥梁，其中这些焊垫172是由第一增层线路结构170a最远离介电层110的第一表面110a的绝缘层174a所暴露出其下方的图案化金属层176a所定义。
最后，请再参考图2D，形成第二增层线路结构170b于介电层110的第二表面110b上，其中第二增层线路结构170b是由多个绝缘层174b与至少一图案化金属层176b(图1中仅示意地绘示一个)所组成，且图案化金属层176b电性地连接第二芯片130及第二导电图案150b，而光学传输元件140的局部埋入第二增层线路结构170b最接近介电层110的第二表面110b的绝缘层174b中。至此，已完成半导体封装结构100的制作。
由于本实施例的半导体封装结构100同时具有光通道(意即光学传输元件140)及电通道(意即第一导电图案150a、第二导电图案150b、这些导电贯孔160、图案化金属层176a及图案化金属层176b)的设计，所以本实例的第一芯片120与第二芯片130可同时通过光通道及电通道来传递电信号。因此，本实施例的半导体封装结构100除了因光学传输元件140传输速度快，可减少电信号的传递时间，以增进半导体封装结构100的工作效能外，亦可减少信号导线(未绘示)的设置，可减少制造成本与工艺时间。
简言之，本实施例的半导体封装结构100的设计具有体积小、高传输效率及信号传输密度高等优势。
综上所述，由于本发明的半导体封装结构具有贯穿介电层而连接至第一芯片与第二芯片的光学传输元件，因此第一芯片与第二芯片之间可同时通过光通道(例如是光学传输元件)及电通道(例如是第一导电图案、第二导电图案、导电贯孔、图案化金属层)来传递信号。因此，本发明的半导体封装结构具有体积小、高传输效率及信号传输密度高的优势。
此外，由于本发明的半导体封装结构具有导热柱的设计，因此第一芯片与第二芯片所产生的热可通过这些导热柱而传递至外界，可有效提升半导体封装结构的散热效果。
虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定为准。

Claims (14)

1.一种半导体封装结构，包括：
介电层，具有第一表面与相背对于该第一表面的第二表面；
第一芯片，内埋于该介电层的该第一表面；
第二芯片，配置于该介电层的该第二表面；
光学传输元件，贯穿该介电层，且将该第一芯片光学地连接至该第二芯片；
第一导电图案，位于该介电层的该第一表面上；
第二导电图案，位于该介电层的该第二表面上；
第一增层线路结构，配置于该介电层的该第一表面上，且电性地连接该第一芯片及该第一导电图案；
第二增层线路结构，配置于该介电层的该第二表面上，且电性地连接该第二芯片及该第二导电图案；以及
至少一导电贯孔，贯穿该介电层且连接该第一导电图案及该第二导电图案。
2.如权利要求1所述的半导体封装结构，其中该第二芯片位于该介电层的该第二表面上或嵌入该介电层。
3.如权利要求1所述的半导体封装结构，其中该光学传输元件的局部埋入该第一增层线路结构。
4.如权利要求1所述的半导体封装结构，其中该第一增层线路结构包括多个第一绝缘层与至少一第一图案化金属层，该第一图案化金属层配置于该多个第一绝缘层之间，且电性连接该第一芯片与该第一导电图案。
5.如权利要求4所述的半导体封装结构，其中该光学传输元件局部内埋于该第一增层线路结构最接近该介电层的该第一表面的该第一绝缘层中。
6.如权利要求4所述的半导体封装结构，还包括：
至少一焊球，其中该第一增层线路结构具有至少一焊垫，而该焊球连接至该第一增层线路结构的该焊垫。
7.如权利要求6所述的半导体封装结构，其中该焊垫是由该第一增层线路结构最远离该介电层的该第一表面的该绝缘层所暴露出其下方的该第一图案化金属层所定义。
8.如权利要求6所述的半导体封装结构，还包括表面保护层，配置于该焊垫的表面上，且该焊球位于该表面保护层上。
9.如权利要求1所述的半导体封装结构，其中该光学传输元件的局部埋入该第二增层线路结构。
10.如权利要求1所述的半导体封装结构，其中该第二增层线路结构包括多个第二绝缘层与至少一第二图案化金属层，该第二图案化金属层配置于该多个第二绝缘层之间，且电性连接该第二芯片与该第二导电图案。
11.如权利要求10所述的半导体封装结构，其中该光学传输元件局部内埋于该第二增层线路结构最接近该介电层的该第二表面的该第二绝缘层中。
12.如权利要求1所述的半导体封装结构，其中该光学传输元件包括光纤。
13.如权利要求1所述的半导体封装结构，还包括：
至少一导热柱，嵌入该介电层且该导热柱的两端分别接触该第一芯片及该第二芯片。
14.如权利要求1所述的半导体封装结构，其中该第一芯片具有第一有源面及多个位于该第一有源面上的第一接垫。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963316B2 (en) * 2012-02-15 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
CN110582157A (zh) * 2018-06-11 2019-12-17 欣兴电子股份有限公司 电路板及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1603158A1 (en) * 2003-03-11 2005-12-07 The Furukawa Electric Co., Ltd. Printed wiring board, method for manufacturing same, lead frame package and optical module
CN1928600A (zh) * 2005-09-08 2007-03-14 中国科学院半导体研究所 热光开关阵列/调制器的封装结构及其封装方法
CN1977199A (zh) * 2004-02-18 2007-06-06 色卡（以色列）有限公司 制造电－光模块的系统和方法
CN101026148A (zh) * 2007-03-27 2007-08-29 日月光半导体制造股份有限公司 光电芯片的多芯片增层封装构造及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001059923A (ja) * 1999-06-16 2001-03-06 Seiko Epson Corp 光モジュール及びその製造方法、半導体装置並びに光伝達装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1603158A1 (en) * 2003-03-11 2005-12-07 The Furukawa Electric Co., Ltd. Printed wiring board, method for manufacturing same, lead frame package and optical module
CN1977199A (zh) * 2004-02-18 2007-06-06 色卡（以色列）有限公司 制造电－光模块的系统和方法
CN1928600A (zh) * 2005-09-08 2007-03-14 中国科学院半导体研究所 热光开关阵列/调制器的封装结构及其封装方法
CN101026148A (zh) * 2007-03-27 2007-08-29 日月光半导体制造股份有限公司 光电芯片的多芯片增层封装构造及其制造方法

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