TWI416701B - 半導體封裝結構 - Google Patents

半導體封裝結構 Download PDF

Info

Publication number
TWI416701B
TWI416701B TW099116091A TW99116091A TWI416701B TW I416701 B TWI416701 B TW I416701B TW 099116091 A TW099116091 A TW 099116091A TW 99116091 A TW99116091 A TW 99116091A TW I416701 B TWI416701 B TW I416701B
Authority
TW
Taiwan
Prior art keywords
dielectric layer
wafer
semiconductor package
package structure
build
Prior art date
Application number
TW099116091A
Other languages
English (en)
Other versions
TW201143015A (en
Inventor
Min Lung Huang
Original Assignee
Advanced Semiconductor Eng
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Eng filed Critical Advanced Semiconductor Eng
Priority to TW099116091A priority Critical patent/TWI416701B/zh
Publication of TW201143015A publication Critical patent/TW201143015A/zh
Application granted granted Critical
Publication of TWI416701B publication Critical patent/TWI416701B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Optical Couplings Of Light Guides (AREA)
  • Semiconductor Lasers (AREA)

Description

半導體封裝結構
本發明是有關於一種半導體封裝，且特別是有關於一種半導體封裝結構。
晶片封裝的目的在於保護裸露的晶片、降低晶片接點的密度及提供晶片良好的散熱。無論是藉由將晶片安裝至線路載板來降低晶片接點的密度，或是在晶片上直接形成重配置線路來降低晶片接點的密度，線路載板或重配置線路所具有的所有訊號路徑的材質均採用導電性良好的金屬(例如銅)。當晶片的接點數不斷地增加時，所需要訊號路徑也相對增加，但這也增加了晶片封裝結構的體積。
本發明提供一種半導體封裝結構，用以封裝晶片。
本發明提出一種半導體封裝結構，其包括一介電層、一第一晶片、一第二晶片、一光學傳輸元件、一第一導電圖案、一第二導電圖案及至少一導電貫孔。介電層具有一第一表面與一相背對於第一表面的第二表面。第一晶片內埋於介電層的第一表面。第二晶片配置於介電層的第二表面。光學傳輸元件貫穿介電層，且將第一晶片光學地連接至第二晶片。第一導電圖案位於介電層的第一表面上。第二導電圖案位於介電層的第二表面上。導電貫孔貫穿介電層且連接第一導電圖案及第二導電圖案。
基於上述，本發明之半導體封裝結構具有一光學傳輸元件，其貫穿介電層而光學地連接至分別位於介電層兩面的第一晶片與第二晶片，以在第一晶片與第二晶片之間傳遞訊號。因此，本發明之封裝結構的設計可具有體積小、高傳輸效率以及訊號傳輸密度高的優勢。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為本發明之一實施例之一種半導體封裝結構的剖面示意圖。請先參考圖1，在本實施例中，半導體封裝結構100包括一介電層110、一第一晶片120及一第二晶片130。
介電層110具有一第一表面110a與一相背對於第一表面110a的第二表面110b，其中介電層110的材質例如是一高分子聚合物。
第一晶片120配置於介電層110的第一表面110a，且具有一主動面120a及多個位於主動面120a上的接墊122及124。
第二晶片130配置於介電層110的第二表面110b，且具有一主動面130a及多個位於主動面130a上的接墊132、134(圖1中僅示意地繪示二個)，其中第一晶片120的主動面120a背對第二晶片130的主動面130a。
在本實施例中，第一晶片120內埋於介電層110，而第二晶片130位於介電層110的第二表面110b上，其中這些接墊122及124暴露於第一表面110a上。然而，於另一未繪示的實施例中，第一晶片120亦可配置於介電層110的第一表面110a上，而第二晶片130亦可嵌入介電層110中，其中這些接墊132、134暴露於第二表面110b上。因此，本發明對於第一晶片120及第二晶片130的位置配置方式不作任何限制。
半導體封裝結構100包括一光學傳輸元件140，其貫穿介電層110，且將第一晶片120光學地連接至第二晶片130，其中光學傳輸元件140例如是一光纖。
在本實施例中，光學傳輸元件140的兩端分別連接至第一晶片120的接墊122及第二晶片130的接墊132，用以將第一晶片120的訊號透過光傳遞方式傳遞至第二晶片130。在此必須說明的是，光學傳輸元件140所傳遞的光學訊號可透過一光電轉換器(未繪示)而轉換成電訊號。
光學傳輸元件140為光纖，且光纖具有高傳輸效率及不易被電磁干擾的優點。因此，當第一晶片120與第二晶片130透過光學傳輸元件140來傳遞電訊號時，本實施例之半導體封裝結構100可具有高傳輸效率及訊號傳輸密度高的優勢。
再者，光學傳輸元件140因其傳輸速度快，因此除了可減少電訊號的傳遞時間，以進而增進半導體封裝結構100的工作效能外，亦可取代部份傳統訊號導線(未繪示)的設置，進而具有較小的封裝體積。
請再參考圖1，本實施例之半導體封裝結構100更包括一第一導電圖案150a、一第二導電圖案150b及至少一導電貫孔160(圖1中繪示四個)。
第一導電圖案150a位於介電層110的第一表面110a上。第二導電圖案150b位於介電層110的第二表面110b上。這些導電貫孔160貫穿介電層110且連接第一導電圖案150a及第二導電圖案150b，使得第一導電圖案150a及第二導電圖案150b可透過這些導電貫孔160來相互傳遞電訊號。
此外，半導體封裝結構100更包括一第一增層線路結構170a，其配置於介電層110的第一表面110a上，且電性地連接第一晶片120及第一導電圖案150a。在本實施例中，第一增層線路結構170a包括多個絕緣層174a與至少一圖案化金屬層176a(圖1中僅示意地繪示一個)，其中圖案化金屬層176a配置於這些絕緣層174a之間，且電性地連接第一晶片120及第一導電圖案150a。特別是，光學傳輸元件140的局部埋入第一增層線路結構170a的絕緣部分，即最接近介電層110之第一表面110a的絕緣層174a中。
再者，半導體封裝結構100更包括一第二增層線路結構170b，其中第二增層線路結構170b配置於介電層110的第二表面110b上，且電性地連接第二晶片130及第二導電圖案150b。在本實施例中，第二增層線路結構170b包括多個絕緣層174b與至少一圖案化金屬層176b(圖1中僅示意地繪示一個)，其中圖案化金屬層176b配置於這些絕緣層174b之間，且電性地連接第二晶片130及第二導電圖案150b。特別是，光學傳輸元件140的局部埋入第二增層線路結構170b的絕緣部分，即最接近介電層110之第二表面110b的絕緣層174b中。
由於本實施例之半導體封裝結構100同時具有光通道(意即光學傳輸元件140)及電通道(意即第一導電圖案150a、第二導電圖案150b、這些導電貫孔160、圖案化金屬層176a及圖案化金屬層176b)的設計，因此本實例之第一晶片120與第二晶片130可同時透過光通道及電通道來傳遞訊號。因此，本實施例之半導體封裝結構100可具有體積小、高傳輸效率及訊號傳輸密度高的優勢。
另外，半導體封裝結構100更包括至少一銲球180(圖1中示意地繪示兩個)，其中第一增層線路結構170a具有至少一銲墊172(圖1中示意地繪示兩個)，而這些銲球180分別連接至第一增層線路結構170a的這些銲墊172，用以作為半導體封裝結構100與外部電路(未繪示)電性連接的橋梁。
在本實施例中，這些銲墊172是由第一增層線路結構170a最遠離介電層110之第一表面110a的絕緣層174a所暴露出其下方之圖案化金屬層176a所定義。此外，每個銲墊172上配置有一表面保護層173，而這些銲球180分別形成於這些表面保護層173上。
特別是，半導體封裝結構100更包括至少一導熱柱190(圖1中示意地繪示三個)，其中這些導熱柱190貫穿介電層110，且這些導熱柱190的兩端分別接觸第一晶片120及第二晶片130。因此，第一晶片120與第二晶片130所產生的熱可透過這些導熱柱190而傳遞至外界。如此一來，半導體封裝結構100可具有較佳的散熱效果。
另外，本發明亦提供製作上述圖1之半導體封裝結構的封裝製程如下。
圖2A至圖2D繪示圖1之半導體封裝結構的製程。請先參考圖2A，首先，提供一承載器10、一第一晶片120及一光學傳輸元件140，其中承載器10上已配置有一介電層12。第一晶片120具有一主動面120a及多個位於主動面120a上的接墊122及124。光學傳輸元件140的一端連接第一晶片120的接墊122。
接著，請參考圖2B，進行一封膠製程以將第一晶片120封裝於一由封膠所構成的介電層110中，其中介電層110具有一第一表面110a與一相背對於第一表面110a的第二表面110b，且介電層110的第一表面110a上已形成有一第一導電圖案150a。光學傳輸元件140的另一端暴露於介電層110之第二表面110b外。介電層110的材質例如是一高分子聚合物，而光學傳輸元件140例如是一光纖。
接著，請再參考圖2B，形成多個導熱柱190(圖2B中示意地繪示三個)於介電層110中，以及形成至少一導電貫孔160(圖2C中繪示四個)。詳細來說，這些導熱柱190的一端連接至第一晶片110的背面120b，而這些導熱柱190的另一端暴露於介電層110的第二表面110b，且與第二表面110b實質上切齊。這些導電貫孔160貫穿介電層110，且這些導電貫孔160的一端連接第一導電圖案150a。
之後，請再參考圖2C，配置一第二晶片130於介電層110的第二表面110b上，以及形成一第二導電圖案150b、一第一增層線路結構170a、至少一銲墊172(圖2C中示意地繪示兩個)及至少一銲球180(圖2C中示意地繪示兩個)。
詳細來說，第二晶片130具有一主動面130a及多個位於主動面130a上的接墊132、134，其中光學傳輸元件140的另一端連接第二晶片130的接墊132。也就是說，光學傳輸元件140貫穿介電層110，且將第一晶片120光學地連接至第二晶片130。這些導熱柱190的另一端接觸第二晶片130，意即這些導熱柱190的兩端分別接觸第一晶片120及第二晶片130，用以將第一晶片120與第二晶片130所產生的熱傳遞至外界。
第二導電圖案150b形成介電層110的第二表面110b上，且這些導電貫孔160的另一端連接第二導電圖案150b。也就是說，這些導電貫孔160連接第一導電圖案150a及第二導電圖案150b。
第一增層線路結構170a形成於介電層110的第一表面110a上，其中第一增層線路結構170a是由多個絕緣層174a與至少一圖案化金屬層176a(圖2C中僅示意地繪示一個)所組成，且圖案化金屬層176a電性地連接第一晶片120及第一導電圖案150a，而光學傳輸元件140的局部埋入第一增層線路結構170a最接近介電層110之第一表面110a的絕緣層174a中。
這些銲球180分別形成於第一增層線路結構170a的這些銲墊172上，用以作為半導體封裝結構100與外部電路(未繪示)電性連接的橋梁，其中這些銲墊172是由第一增層線路結構170a最遠離介電層110之第一表面110a的絕緣層174a所暴露出其下方之圖案化金屬層176a所定義。
最後，請再參考圖2D，形成一第二增層線路結構170b於介電層110的第二表面110b上，其中第二增層線路結構170b是由多個絕緣層174b與至少一圖案化金屬層176b(圖1中僅示意地繪示一個)所組成，且圖案化金屬層176b電性地連接第二晶片130及第二導電圖案150b，而光學傳輸元件140的局部埋入第二增層線路結構170b最接近介電層110之第二表面110b的絕緣層174b中。至此，已完成半導體封裝結構100的製作。
由於本實施例之半導體封裝結構100同時具有光通道(意即光學傳輸元件140)及電通道(意即第一導電圖案150a、第二導電圖案150b、這些導電貫孔160、圖案化金屬層176a及圖案化金屬層176b)的設計，所以本實例之第一晶片120與第二晶片130可同時透過光通道及電通道來傳遞電訊號。因此，本實施例之半導體封裝結構100除了因光學傳輸元件140傳輸速度快，可減少電訊號的傳遞時間，以增進半導體封裝結構100的工作效能外，亦可減少訊號導線(未繪示)的設置，可減少製造成本與製程時間。
簡言之，本實施例之半導體封裝結構100的設計具有體積小、高傳輸效率及訊號傳輸密度高等優勢。
綜上所述，由於本發明之半導體封裝結構具有一貫穿介電層而連接至第一晶片與第二晶片的光學傳輸元件，因此第一晶片與第二晶片之間可同時透過光通道(例如是光學傳輸元件)及電通道(例如是第一導電圖案、第二導電圖案、導電貫孔、圖案化金屬層)來傳遞訊號。因此，本發明之半導體封裝結構具有體積小、高傳輸效率及訊號傳輸密度高的優勢。
此外，由於本發明之半導體封裝結構具有導熱柱之設計，因此第一晶片與第二晶片所產生的熱可透過這些導熱柱而傳遞至外界，可有效提升半導體封裝結構的散熱效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．承載器
12．．．介電層
100．．．半導體封裝結構
110．．．介電層
110a．．．第一表面
110b．．．第二表面
120．．．第一晶片
120a．．．主動面
120b．．．背面
122、124．．．接墊
130．．．第二晶片
130a．．．主動面
132、134．．．接墊
140．．．光學傳輸元件
150a．．．第一導電圖案
150b．．．第二導電圖案
160．．．導電貫孔
170a．．．第一增層線路結構
170b．．．第二增層線路結構
172．．．銲墊
173．．．表面保護層
174a、174b．．．絕緣層
176a、176b．．．圖案化金屬層
180．．．銲球
190．．．導熱柱
圖1為本發明之一實施例之一種半導體封裝結構的剖面示意圖。
圖2A至圖2D為本發明之一實施例之一種半導體封裝結構的製程。
100．．．半導體封裝結構
110．．．介電層
110a．．．第一表面
110b．．．第二表面
120．．．第一晶片
120a．．．主動面
122、124．．．接墊
130．．．第二晶片
130a．．．主動面
132、134．．．接墊
140．．．光學傳輸元件
150a．．．第一導電圖案
150b．．．第二導電圖案
160．．．導電貫孔
170a．．．第一增層線路結構
170b．．．第二增層線路結構
172．．．銲墊
173．．．表面保護層
174a、174b．．．絕緣層
176a、176b．．．圖案化金屬層
180．．．銲球
190．．．導熱柱

Claims (15)

  1. 一種半導體封裝結構，包括：一介電層，具有一第一表面與一相背對於該第一表面的第二表面；一第一晶片，內埋於該介電層的該第一表面；一第二晶片，配置於該介電層的該第二表面；一光學傳輸元件，貫穿該介電層，且將該第一晶片光學地連接至該第二晶片；一第一導電圖案，位於該介電層的該第一表面上；一第二導電圖案，位於該介電層的該第二表面上；至少一導電貫孔，貫穿該介電層且連接該第一導電圖案及該第二導電圖案；以及至少一導熱柱，嵌入該介電層且該導熱柱的兩端分別接觸該第一晶片及該第二晶片。
  2. 如申請專利範圍第1項所述之半導體封裝結構，其中該第二晶片位於該介電層的該第二表面上或嵌入該介電層。
  3. 如申請專利範圍第1項所述之半導體封裝結構，更包括：一第一增層線路結構，配置於該介電層的該第一表面上，且電性地連接該第一晶片及該第一導電圖案。
  4. 如申請專利範圍第3項所述之半導體封裝結構，其中該光學傳輸元件的局部埋入該第一增層線路結構。
  5. 如申請專利範圍第3項所述之半導體封裝結構，其 中該第一增層線路結構包括多個第一絕緣層與至少一第一圖案化金屬層，該第一圖案化金屬層配置於該些第一絕緣層之間，且電性連接該第一晶片與該第一導電圖案。
  6. 如申請專利範圍第5項所述之半導體封裝結構，其中該光學傳輸元件局部內埋於該第一增層線路結構最接近該介電層之該第一表面的該第一絕緣層中。
  7. 如申請專利範圍第5項所述之半導體封裝結構，更包括：至少一銲球，其中該第一增層線路結構具有至少一銲墊，而該銲球連接至該第一增層線路結構的該銲墊。
  8. 如申請專利範圍第7項所述之半導體封裝結構，其中該銲墊是由該第一增層線路結構最遠離該介電層之該第一表面的該絕緣層所暴露出其下方的該第一圖案化金屬層所定義。
  9. 如申請專利範圍第7項所述之半導體封裝結構，更包括一表面保護層，配置於該銲墊的表面上，且該銲球位於該表面保護層上。
  10. 如申請專利範圍第1項所述之半導體封裝結構，更包括：一第二增層線路結構，配置於該介電層的該第二表面上，且電性地連接該第二晶片及該第二導電圖案。
  11. 如申請專利範圍第10項所述之半導體封裝結構，其中該光學傳輸元件的局部埋入該第二增層線路結構。
  12. 如申請專利範圍第10項所述之半導體封裝結 構，其中該第二增層線路結構包括多個第二絕緣層與至少一第二圖案化金屬層，該第二圖案化金屬層配置於該些第二絕緣層之間，且電性連接該第二晶片與該第二導電圖案。
  13. 如申請專利範圍第12項所述之半導體封裝結構，其中該光學傳輸元件局部內埋於該第二增層線路結構最接近該介電層之該第二表面的該第二絕緣層中。
  14. 如申請專利範圍第1項所述之半導體封裝結構，其中該光學傳輸元件包括一光纖。
  15. 如申請專利範圍第1項所述之半導體封裝結構，其中該第一晶片具有一第一主動面及多個位於該第一主動面上的第一接墊。
TW099116091A 2010-05-20 2010-05-20 半導體封裝結構 TWI416701B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW099116091A TWI416701B (zh) 2010-05-20 2010-05-20 半導體封裝結構

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW099116091A TWI416701B (zh) 2010-05-20 2010-05-20 半導體封裝結構

Publications (2)

Publication Number Publication Date
TW201143015A TW201143015A (en) 2011-12-01
TWI416701B true TWI416701B (zh) 2013-11-21

Family

ID=46765198

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099116091A TWI416701B (zh) 2010-05-20 2010-05-20 半導體封裝結構

Country Status (1)

Country Link
TW (1) TWI416701B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI581394B (zh) * 2015-10-20 2017-05-01 力成科技股份有限公司 載板
CN111463178B (zh) * 2020-06-22 2020-10-09 珠海越亚半导体股份有限公司 一种散热嵌埋封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW531675B (en) * 1999-06-16 2003-05-11 Seiko Epson Corporatoin Optical module and method of manufacture thereof, semiconductor device, and optical transmission device
TW200933869A (en) * 2008-01-30 2009-08-01 Advanced Semiconductor Eng Package process for embedded semiconductor device
US20100084759A1 (en) * 2007-12-20 2010-04-08 Geng-Shin Shen Die Rearrangement Package Structure Using Layout Process to Form a Compliant Configuration

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW531675B (en) * 1999-06-16 2003-05-11 Seiko Epson Corporatoin Optical module and method of manufacture thereof, semiconductor device, and optical transmission device
US20100084759A1 (en) * 2007-12-20 2010-04-08 Geng-Shin Shen Die Rearrangement Package Structure Using Layout Process to Form a Compliant Configuration
TW200933869A (en) * 2008-01-30 2009-08-01 Advanced Semiconductor Eng Package process for embedded semiconductor device

Also Published As

Publication number Publication date
TW201143015A (en) 2011-12-01

Similar Documents

Publication Publication Date Title
KR100259450B1 (ko) 다중 전자 장치 패키지
US7719104B2 (en) Circuit board structure with embedded semiconductor chip and method for fabricating the same
TWI573229B (zh) 配線基板
US20070194432A1 (en) Arrangement of non-signal through vias and wiring board applying the same
US7078794B2 (en) Chip package and process for forming the same
TWI496258B (zh) 封裝基板之製法
US20070181995A1 (en) Circuit board structure embedded with semiconductor chips
TWI557854B (zh) 整合式毫米波晶片封裝結構
US10490506B2 (en) Packaged chip and signal transmission method based on packaged chip
KR102228633B1 (ko) 모듈레이터와 크랙 억제 구조를 가진 리드프레임 기판 및 이를 이용한 플립 칩 조립체
US20160172289A1 (en) Circuit substrate and package structure
CN100573858C (zh) 芯片封装体
TWI441311B (zh) 半導體封裝結構
TWI416701B (zh) 半導體封裝結構
TWI434382B (zh) 嵌埋有電子元件之封裝結構及其製法
KR100533763B1 (ko) 반도체패키지
TW202249188A (zh) 可潤濕側面的封裝結構與其製作方法及垂直封裝模組
CN102263086B (zh) 半导体封装结构
TWI423405B (zh) 具載板之封裝結構
KR20100002870A (ko) 반도체 패키지의 제조 방법
TWI780876B (zh) 封裝載板及封裝結構
KR100388211B1 (ko) 멀티 칩 패키지
TWI714415B (zh) 半導體封裝防磁結構
US20070209830A1 (en) Semiconductor chip package having a slot type metal film carrying a wire-bonding chip
TWI558286B (zh) 封裝結構及其製法