TWI780876B - 封裝載板及封裝結構 - Google Patents

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范智朋
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Abstract

一種封裝載板，包括一多層線路基板以及一矽晶圓。多層線路基板具有彼此相連通的一第一開口與一第二開口。第一開口的一第一口徑與一第一深度分別大於第二開口的一第二口徑與一第二深度。矽晶圓內埋至多層線路基板的第一開口內。矽晶圓具有一主動表面且包括一連接線路層。連接線路層配置於主動表面上且電性連接至多層線路基板。多層線路基板的第二開口暴露出部分連接線路層。

Description

封裝載板及封裝結構
本發明是有關於一種基板結構，且特別是有關於一種封裝載板及採用此封裝載板的封裝結構。
隨著電子裝置的輕薄化，目前的趨勢正致力於將異質的半導體組件直接連接而減少中介基底的使用，除了可減少半導體封裝的尺寸，同時可縮短電性通路，以提升半導體封裝中的運算速度。然而，如何異質的半導體組件直接連接，實已成目前亟欲解決的課題。
本發明提供一種封裝載板，其透過異質整合特性，可滿足現今輕薄短小的趨勢。
本發明還提供一種封裝結構，其採用上述的封裝載板，可具有較薄的封裝厚度、較佳的散熱效果及結構可靠度。
本發明的封裝載板，包括一多層線路基板以及一矽晶圓。多層線路基板具有彼此相連通的一第一開口與一第二開口。第一開口的一第一口徑與一第一深度分別大於第二開口的一第二口徑與一第二深度。矽晶圓內埋至多層線路基板的第一開口內。矽晶圓具有一主動表面且包括一連接線路層。連接線路層配置於主動表面上且電性連接至多層線路基板。多層線路基板的第二開口暴露出部分連接線路層。
在本發明的一實施例中，上述的多層線路基板包括一核心介電層、一第一圖案化線路層、一第二圖案化線路層、一第一介電層、一第三圖案化線路層、一第二介電層、一第四圖案化線路層、至少一第一導電通孔、至少一第二導電通孔、至少一第三導電通孔以及至少一第四導電通孔。核心介電層具有彼此相對的一上表面與一下表面。第一圖案化線路層配置於核心介電層的上表面上。第二圖案化線路層配置於核心介電層的下表面上。第一介電層配置於核心介電層的上表面上，且覆蓋第一圖案化線路層。第三圖案化線路層配置於第一介電層上。第二介電層配置於核心介電層的下表面上，且覆蓋第二圖案化線路層。第四圖案化線路層配置於第二介電層上。第一導電通孔貫穿核心介電層，且電性連接第一圖案化線路層與第二圖案化線路層。第二導電通孔貫穿第一介電層，且電性連接第三圖案化線路層與第一圖案化線路層。第三導電通孔貫穿第二介電層，且電性連接第四圖案化線路層與第二圖案化線路層。第四導電通孔貫穿第一介電層，且電性連接第三圖案化線路層與矽晶圓的連接線路層。
在本發明的一實施例中，上述的多層線路基板還包括一第一防銲層以及一第二防銲層。第一防銲層覆蓋第一介電層與第三圖案化線路層。第一防銲層具有一第三開口以及多個第一開孔。第三開口連通第二開口與第一開口，且第三開口的一第三口徑大於等於第二口徑。第一開孔暴露出部分第三圖案化線路層而定義出多個第一接墊。第二防銲層覆蓋第二介電層與第四圖案化線路層。第二防銲層具有多個第二開孔，且第二開孔暴露出部分第四圖案化線路層而定義出多個第二接墊。
在本發明的一實施例中，上述的封裝載板更包括一第一表面處理層以及一第二表面處理層。第一表面處理層配置於第一接墊上。第二表面處理層配置於第二接墊上。
在本發明的一實施例中，上述的封裝載板還包括一絕緣材料，填充於多層線路基板的第一開口內。矽晶圓透過絕緣材料而固定於第一開口內。
本發明的封裝結構，包括一封裝載板以及至少一晶片。封裝載板包括一多層線路基板以及一矽晶圓。多層線路基板具有彼此相連通的一第一開口與一第二開口。第一開口的一第一口徑與一第一深度分別大於第二開口的一第二口徑與一第二深度。矽晶圓內埋至多層線路基板的第一開口內。矽晶圓具有一主動表面且包括一連接線路層。連接線路層配置於主動表面上且電性連接至多層線路基板。多層線路基板的第二開口暴露出部分連接線路層。晶片配置於封裝載板上，且位於多層線路基板的第二開口內，其中晶片與矽晶圓的連接線路層電性連接。
在本發明的一實施例中，上述的多層線路基板包括一核心介電層、一第一圖案化線路層、一第二圖案化線路層、一第一介電層、一第三圖案化線路層、一第二介電層、一第四圖案化線路層、至少一第一導電通孔、至少一第二導電通孔、至少一第三導電通孔以及至少一第四導電通孔。核心介電層具有彼此相對的一上表面與一下表面。第一圖案化線路層配置於核心介電層的上表面上。第二圖案化線路層配置於核心介電層的下表面上。第一介電層配置於核心介電層的上表面上，且覆蓋第一圖案化線路層。第三圖案化線路層配置於第一介電層上。第二介電層配置於核心介電層的下表面上，且覆蓋第二圖案化線路層。第四圖案化線路層配置於第二介電層上。第一導電通孔貫穿核心介電層，且電性連接第一圖案化線路層與第二圖案化線路層。第二導電通孔貫穿第一介電層，且電性連接第三圖案化線路層與第一圖案化線路層。第三導電通孔貫穿第二介電層，且電性連接第四圖案化線路層與第二圖案化線路層。第四導電通孔貫穿第一介電層，且電性連接第三圖案化線路層與矽晶圓的連接線路層。
在本發明的一實施例中，上述的多層線路基板還包括一第一防銲層以及一第二防銲層。第一防銲層覆蓋第一介電層與第三圖案化線路層。第一防銲層具有一第三開口以及多個第一開孔。第三開口連通第二開口與第一開口，且第三開口的一第三口徑大於等於第二口徑。第一開孔暴露出部分第三圖案化線路層而定義出多個第一接墊。第二防銲層覆蓋第二介電層與第四圖案化線路層。第二防銲層具有多個第二開孔，且第二開孔暴露出部分第四圖案化線路層而定義出多個第二接墊。
在本發明的一實施例中，上述的封裝載板更包括一第一表面處理層以及一第二表面處理層。第一表面處理層配置於第一接墊上。第二表面處理層配置於第二接墊上。
在本發明的一實施例中，上述的封裝載板還包括一絕緣材料，填充於多層線路基板的第一開口內。矽晶圓透過絕緣材料而固定於第一開口內。
在本發明的一實施例中，上述的至少一晶片包括一第一晶片與一第二晶片。第一晶片以覆晶方式電性連接至矽晶圓的連接線路層，而第二晶片以打線方式電性連接第三圖案化線路層。
在本發明的一實施例中，上述的封裝結構還包括一封裝體以及一光纖。封裝體配置於多層線路基板的第二開口內，且與矽晶圓的連接線路層電性連接。封裝體與晶片透過連接線路層而電性連接。光纖配置於多層線路基板上，且與封裝體位於多層線路基板的同一側，其中封裝體與光纖電性連接。
在本發明的一實施例中，上述的晶片包括一第一晶片與一第二晶片。第一晶片與第二晶片分別以覆晶方式電性連接至矽晶圓的連接線路層。第一晶片與第二晶片透過連接線路層而電性連接。
基於上述，在本發明的封裝載板的設計中，矽晶圓是內埋至多層線路基板的第一開口內，且多層線路基板的第二開口暴露出矽晶圓的連接線路層，而連接線路層與多層線路基板的電性連接。藉此，本發明的封裝載板可達到異質整合的效果，且可滿足現今輕薄短小的趨勢。此外，採用本發明的封裝載板的封裝結構，由於晶片是配置於多層線路基板的第二開口內，且與矽晶圓的連接線路層電性連接，其中矽晶圓除了可導電傳遞訊號之外，因其材料特性具有散熱效果且熱膨脹係數與晶片相近。因此，本發明的封裝結構除了可具有較薄的封裝厚度外，亦具有較佳的散熱效果及結構可靠度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明的一實施例的一種封裝載板的剖面示意圖。請參考圖1，在本實施例中，封裝載板100a包括一多層線路基板110以及一矽晶圓120。多層線路基板110具有彼此相連通的一第一開口H1與一第二開口H2。第一開口H1的一第一口徑W1與一第一深度D1分別大於第二開口H2的一第二口徑W2與一第二深度D2。矽晶圓120內埋至多層線路基板110的第一開口H1內。矽晶圓120具有一主動表面S且包括一連接線路層122。連接線路層122配置於主動表面S上且電性連接至多層線路基板110。多層線路基板110的第二開口H2暴露出部分連接線路層122。
詳細來說，本實施例的多層線路基板110包括一核心介電層112、一第一圖案化線路層111、一第二圖案化線路層113、一第一介電層114、一第三圖案化線路層115、一第二介電層116、一第四圖案化線路層117、至少一第一導電通孔T1、至少一第二導電通孔T2、至少一第三導電通孔T3以及至少一第四導電通孔T4。核心介電層112具有彼此相對的一上表面S1與一下表面S2。第一圖案化線路層111配置於核心介電層112的上表面S1上。第二圖案化線路層113配置於核心介電層112的下表面S2上。第一介電層114配置於核心介電層112的上表面S1上，且覆蓋第一圖案化線路層111。第三圖案化線路層115配置於第一介電層114上。第二介電層116配置於核心介電層112的下表面S2上，且覆蓋第二圖案化線路層113。第四圖案化線路層117配置於第二介電層116上。第一導電通孔T1貫穿核心介電層112，且電性連接第一圖案化線路層111與第二圖案化線路層113。第二導電通孔T2貫穿第一介電層114，且電性連接第三圖案化線路層115與第一圖案化線路層111。第三導電通孔T3貫穿第二介電層116，且電性連接第四圖案化線路層117與第二圖案化線路層113。第四導電通孔T4貫穿第一介電層114，且電性連接第三圖案化線路層115與矽晶圓120的連接線路層122。簡言之，本實施例的多層線路基板110具體化為四層線路基板，但此僅作為舉例說明，並不以四層線路層為限。
再者，本實施例的多層線路基板110還包括一第一防銲層118以及一第二防銲層119。第一防銲層118覆蓋第一介電層114與第三圖案化線路層115。第一防銲層118具有一第三開口H3以及多個第一開孔A1。第三開口H3連通第二開口H2與第一開口H1，且第三開口H3的一第三口徑W3大於第二口徑W2。第一開孔A1暴露出部分第三圖案化線路層115而定義出多個第一接墊P1。第二防銲層119覆蓋第二介電層116與第四圖案化線路層117。第二防銲層119具有多個第二開孔A2，且第二開孔A2暴露出部分第四圖案化線路層117而定義出多個第二接墊P2。
為了避免第一接墊P1與第二接墊P2產生氧化，因此本實施例的封裝載板100a還包括一第一表面處理層130以及一第二表面處理層140。第一表面處理層130配置於第一接墊P1上，而第二表面處理層140配置於第二接墊P2上。此處，第一表面處理層130與第二表面處理層140分別例如為鎳層、金層、銀層或鎳鈀金層，但本發明並不以此為限。第一表面處理層130與第二表面處理層140的設置除了可避面第一接墊P1與第二接墊P2產生氧化之外，亦可在後續利用打線接合的方式與晶片電性連接時，使導線容易地與第一接墊P1及第二接墊P2電性連接。
此外，本實施例封裝載板100a還包括一絕緣材料150，填充於多層線路基板110的第一開口H1內。矽晶圓120透過絕緣材料150而固定於第一開口H1內，其中絕緣材料150例如是塞孔樹脂。也就是說，當矽晶圓120內埋置多層線路基板110的第一開口H1內時，矽晶圓120與第一開口H1的內壁具有間距，而絕緣材料150可填充於間距內而位於矽晶圓120與第一開口H1之間，以固定且定位矽晶圓120的位置。此處，較佳地，第一開口H1的俯視形狀為圓角矩形。
再者，本實施例的矽晶圓120的厚度約略等於核心介電層112的厚度（即第一深度D1）。當矽晶圓120內埋置多層線路基板110的第一開口H1內時，較佳地，矽晶圓120的主動表面S切齊於核心介電層112的上表面S1，矽晶圓120的底面切齊於下表面S2，可有效地降低後續封裝晶片時的整體封裝厚度。此外，多層線路基板110的第二開口H2僅暴露出部分矽晶圓120的連接線路層122，意即連接線路層122有一部分被第一介電層114所覆蓋，而暴露於第一介電層114之外的連接線路層122後續可直接與電子元件電性連接。
簡言之，由於本實施例的矽晶圓120是內埋至多層線路基板110的第一開口H1內，且多層線路基板110的第二開口H2暴露出矽晶圓120的連接線路層122，而連接線路層122透過第四導電通孔T4與多層線路基板110的第三圖案化線路層115電性連接。藉此，本實施例的封裝載板100a可達到異質整合的效果，且可滿足現今輕薄短小的趨勢。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2是依照本發明的一實施例的一種封裝結構的剖面示意圖。請參考圖2，在本實施例中，封裝結構10a包括上述的封裝載板100a以及至少一晶片。此處，至少一晶片包括一第一晶片20與一第二晶片30。第一晶片20與第二晶片30配置於封裝載板100a上，且第一晶片20位於多層線路基板110的第二開口H2內，而第二晶片30疊置於第一晶片20上。此處，第一晶片20以覆晶方式電性連接至矽晶圓120的連接線路層122，而第二晶片30以打線方式電性連接第三圖案化線路層115。意即，導線34電性連接於第二晶片30的電極32與第一接墊P1之間。
圖3是依照本發明的另一實施例的一種封裝結構的剖面示意圖。請同時參考圖2與圖3，本實施例的封裝結構10b與上述的封裝結構10a相似，兩者的差異在於：在本實施例中，封裝結構10b僅包括一個晶片40，且封裝結構10b還包括一封裝體50以及一光纖60。詳細來說，晶片40位於多層線路基板110的第二開口H2內，且以覆晶方式電性連接至矽晶圓120’的連接線路層122’。封裝體50配置於多層線路基板110的第二開口H2內，且以覆晶方式與矽晶圓120’的連接線路層122’電性連接。封裝體50與晶片40透過連接線路層122’（請看圖3的區域E）而電性連接。光纖60配置於多層線路基板110的第一防銲層118上，且與封裝體50位於多層線路基板110的同一側，其中封裝體50與光纖60電性連接，來作為一交換器（SWITCH）。此外，在本實施例的封裝載板100b中，第一防銲層118的第三開口H3’的第三口徑W3’等於第一介電層114的第二開口H2的第二口徑W2。
圖4是依照本發明的另一實施例的一種封裝結構的剖面示意圖。請同時參考圖3與圖4，本實施例的封裝結構10c與上述的封裝結構10b相似，兩者的差異在於：在本實施例中，封裝結構10c包括二個晶片40、70，其中晶片40、70分別以覆晶方式電性連接至矽晶圓120’的連接線路層122’，且晶片40、70透過連接線路層122’而電性連接。
簡言之，本實施例的第一晶片20、晶片40、封裝體50、晶片70直接與矽晶圓120、120’的連接線路層122、122’電性連接，其中矽晶圓120、120’除了可導電傳遞訊號之外，因其材料特性具有散熱效果且熱膨脹係數與晶片相近。因此，本實施例的封裝結構10a、10b、10c除了可具有較薄的封裝厚度外，亦具有較佳的散熱效果及結構可靠度。
綜上所述，在本發明的封裝載板的設計中，矽晶圓是內埋至多層線路基板的第一開口內，且多層線路基板的第二開口暴露出矽晶圓的連接線路層，而連接線路層與多層線路基板的電性連接。藉此，本發明的封裝載板可達到異質整合的效果，且可滿足現今輕薄短小的趨勢。此外，採用本發明的封裝載板的封裝結構，由於晶片是配置於多層線路基板的第二開口內，且與矽晶圓的連接線路層電性連接，其中矽晶圓除了可導電傳遞訊號之外，因其材料特性具有散熱效果且熱膨脹係數與晶片相近。因此，本發明的封裝結構除了可具有較薄的封裝厚度外，亦具有較佳的散熱效果及結構可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10a、10b、10c:封裝結構 20:第一晶片 30:第二晶片 32:電極 34:導線 40、70:晶片 50:封裝體 60:光纖 100a、100b:封裝載板 110:多層線路基板 111:第一圖案化線路層 112:核心介電層 113:第二圖案化線路層 114:第一介電層 115:第三圖案化線路層 116:第二介電層 117:第四圖案化線路層 118:第一防銲層 119:第二防銲層 120、120’:矽晶圓 122、122’:連接線路層 130:第一表面處理層 140:第二表面處理層 150:絕緣材料 A1:第一開孔 A2:第二開孔 D1:第一深度 D2:第二深度 E:區域 H1:第一開口 H2:第二開口 H3、H3’:第三開口 P1:第一接墊 P2:第二接墊 S1:上表面 S2:下表面 S:主動表面 T1:第一導電通孔 T2:第二導電通孔 T3:第三導電通孔 T4:第四導電通孔 W1:第一口徑 W2:第二口徑 W3、W3’:第三口徑
圖1是依照本發明的一實施例的一種封裝載板的剖面示意圖。 圖2是依照本發明的一實施例的一種封裝結構的剖面示意圖。 圖3是依照本發明的另一實施例的一種封裝結構的剖面示意圖。 圖4是依照本發明的另一實施例的一種封裝結構的剖面示意圖。
100a:封裝載板
110:多層線路基板
111:第一圖案化線路層
112:核心介電層
113:第二圖案化線路層
114:第一介電層
115:第三圖案化線路層
116:第二介電層
117:第四圖案化線路層
118:第一防銲層
119:第二防銲層
120:矽晶圓
122:連接線路層
130:第一表面處理層
140:第二表面處理層
150:絕緣材料
A1:第一開孔
A2:第二開孔
D1:第一深度
D2:第二深度
H1:第一開口
H2:第二開口
H3:第三開口
P1:第一接墊
P2:第二接墊
S1:上表面
S2:下表面
S:主動表面
T1:第一導電通孔
T2:第二導電通孔
T3:第三導電通孔
T4:第四導電通孔
W1:第一口徑
W2:第二口徑
W3:第三口徑

Claims (13)

  1. 一種封裝載板，包括： 一多層線路基板，具有彼此相連通的一第一開口與一第二開口，其中該第一開口的一第一口徑與一第一深度分別大於該第二開口的一第二口徑與一第二深度；以及 一矽晶圓，內埋至該多層線路基板的該第一開口內，該矽晶圓具有一主動表面且包括一連接線路層，該連接線路層配置於該主動表面上且電性連接至該多層線路基板，而該多層線路基板的該第二開口暴露出部分該連接線路層。
  2. 如請求項1所述的封裝載板，其中該多層線路基板包括： 一核心介電層，具有彼此相對的一上表面與一下表面； 一第一圖案化線路層，配置於該核心介電層的該上表面上； 一第二圖案化線路層，配置於該核心介電層的該下表面上； 一第一介電層，配置於該核心介電層的該上表面上，且覆蓋該第一圖案化線路層； 一第三圖案化線路層，配置於該第一介電層上； 一第二介電層，配置於該核心介電層的該下表面上，且覆蓋該第二圖案化線路層； 一第四圖案化線路層，配置於該第二介電層上； 至少一第一導電通孔，貫穿該核心介電層，且電性連接該第一圖案化線路層與該第二圖案化線路層； 至少一第二導電通孔，貫穿該第一介電層，且電性連接該第三圖案化線路層與該第一圖案化線路層； 至少一第三導電通孔，貫穿該第二介電層，且電性連接該第四圖案化線路層與該第二圖案化線路層；以及 至少一第四導電通孔，貫穿該第一介電層，且電性連接該第三圖案化線路層與該矽晶圓的該連接線路層。
  3. 如請求項2所述的封裝載板，其中該多層線路基板更包括： 一第一防銲層，覆蓋該第一介電層與該第三圖案化線路層，該第一防銲層具有一第三開口以及多個第一開孔，其中該第三開口連通該第二開口與該第一開口，且該第三開口的一第三口徑大於等於該第二口徑，而該些第一開孔暴露出部分該第三圖案化線路層而定義出多個第一接墊；以及 一第二防銲層，覆蓋該第二介電層與該第四圖案化線路層，該第二防銲層具有多個第二開孔，且該些第二開孔暴露出部分該第四圖案化線路層而定義出多個第二接墊。
  4. 如請求項3所述的封裝載板，更包括： 一第一表面處理層，配置於該些第一接墊上；以及 一第二表面處理層，配置於該些第二接墊上。
  5. 如請求項1所述的封裝載板，更包括： 一絕緣材料，填充於該多層線路基板的該第一開口內，其中該矽晶圓透過該絕緣材料而固定於該第一開口內。
  6. 一種封裝結構，包括： 一封裝載板，包括： 一多層線路基板，具有彼此相連通的一第一開口與一第二開口，其中該第一開口的一第一口徑與一第一深度分別大於該第二開口的一第二口徑與一第二深度；以及 一矽晶圓，內埋至該多層線路基板的該第一開口內，該矽晶圓具有一主動表面且包括一連接線路層，該連接線路層配置於該主動表面上且電性連接至該多層線路基板，而該多層線路基板的該第二開口暴露出部分該連接線路層； 至少一晶片，配置於該封裝載板上，且位於該多層線路基板的該第二開口內，其中該至少一晶片與該矽晶圓的該連接線路層電性連接。
  7. 如請求項6所述的封裝結構，其中該多層線路基板包括： 一核心介電層，具有彼此相對的一上表面與一下表面； 一第一圖案化線路層，配置於該核心介電層的該上表面上； 一第二圖案化線路層，配置於該核心介電層的該下表面上； 一第一介電層，配置於該核心介電層的該上表面上，且覆蓋該第一圖案化線路層； 一第三圖案化線路層，配置於該第一介電層上； 一第二介電層，配置於該核心介電層的該下表面上，且覆蓋該第二圖案化線路層； 一第四圖案化線路層，配置於該第二介電層上； 至少一第一導電通孔，貫穿該核心介電層，且電性連接該第一圖案化線路層與該第二圖案化線路層； 至少一第二導電通孔，貫穿該第一介電層，且電性連接該第三圖案化線路層與該第一圖案化線路層； 至少一第三導電通孔，貫穿該第二介電層，且電性連接該第四圖案化線路層與該第二圖案化線路層；以及 至少一第四導電通孔，貫穿該第一介電層，且電性連接該第三圖案化線路層與該矽晶圓的該連接線路層。
  8. 如請求項7所述的封裝結構，其中該多層線路基板更包括： 一第一防銲層，覆蓋該第一介電層與該第三圖案化線路層，該第一防銲層具有一第三開口以及多個第一開孔，其中該第三開口連通該第二開口與該第一開口，且該第三開口的一第三口徑大於等於該第二口徑，而該些第一開孔暴露出部分該第三圖案化線路層而定義出多個第一接墊；以及 一第二防銲層，覆蓋該第二介電層與該第四圖案化線路層，該第二防銲層具有多個第二開孔，且該些第二開孔暴露出部分該第四圖案化線路層而定義出多個第二接墊。
  9. 如請求項8所述的封裝結構，其中該封裝載板更包括： 一第一表面處理層，配置於該些第一接墊上；以及 一第二表面處理層，配置於該些第二接墊上。
  10. 如請求項6所述的封裝結構，其中該封裝載板更包括： 一絕緣材料，填充於該多層線路基板的該第一開口內，其中該矽晶圓透過該絕緣材料而固定於該第一開口內。
  11. 如請求項6所述的封裝結構，其中該至少一晶片包括一第一晶片與一第二晶片，該第一晶片以覆晶方式電性連接至該矽晶圓的該連接線路層，而該第二晶片以打線方式電性連接該第三圖案化線路層。
  12. 如請求項6所述的封裝結構，更包括： 一封裝體，配置於該多層線路基板的該第二開口內，且與該矽晶圓的該連接線路層電性連接，其中該封裝體與該至少一晶片透過該連接線路層而電性連接；以及 一光纖，配置於該多層線路基板上，且與該封裝體位於該多層線路基板的同一側，其中該封裝體與該光纖電性連接。
  13. 如請求項6所述的封裝結構，其中該至少一晶片包括一第一晶片與一第二晶片，該第一晶片與該第二晶片分別以覆晶方式電性連接至該矽晶圓的該連接線路層，且該第一晶片與該第二晶片透過該連接線路層而電性連接。
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Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200614441A (en) * 2004-10-28 2006-05-01 Phoenix Prec Technology Corp Method for fabricating thermally enhanced semiconductor package substrate
TW200849507A (en) * 2007-05-24 2008-12-16 Advanced Chip Eng Tech Inc CMOS image sensor chip scale package with die receiving through-hole and method of the same
TW200901407A (en) * 2007-06-22 2009-01-01 Taiwan Solutions Systems Corp Thin double-sided package substrate and manufacture method thereof
TW200952142A (en) * 2008-06-13 2009-12-16 Phoenix Prec Technology Corp Package substrate having embedded semiconductor chip and fabrication method thereof
TW201025533A (en) * 2008-12-22 2010-07-01 Phoenix Prec Technology Corp Package substrate and fabrication method thereof
TW201339544A (zh) * 2012-03-23 2013-10-01 Windtop Technology Corp 具機電隔離功能的微機電壓力感測器
TW201405735A (zh) * 2012-03-27 2014-02-01 Intel Mobile Comm Gmbh 柵格扇出晶圓級封裝和製造柵格扇出晶圓級封裝的方法
TW201620106A (zh) * 2014-09-26 2016-06-01 英特爾股份有限公司 具有打線結合的多晶粒堆疊的積體電路封裝
TW201624684A (zh) * 2014-12-29 2016-07-01 愛思開海力士有限公司 嵌入式影像感測器封裝以及製造其之方法
TW201733041A (zh) * 2016-03-04 2017-09-16 力成科技股份有限公司 具矽穿孔連續型態之晶圓級晶片尺寸封裝構造及其製造方法
US20190139911A1 (en) * 2017-11-03 2019-05-09 Dialog Semiconductor (Uk) Limited Embedded Resistor-Capacitor Film for Fan Out Wafer Level Packaging
US20200006293A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Chip scale thin 3d die stacked package
US20200381405A1 (en) * 2019-05-30 2020-12-03 Qualcomm Incorporated Passive device embedded in a fan-out package-on-package assembly

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091523A (ja) 2006-09-29 2008-04-17 Denso Corp 半導体装置及び半導体装置の製造方法
JP4474431B2 (ja) 2007-03-26 2010-06-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージおよび該製造方法
US11195818B2 (en) 2019-09-12 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact for thermal displacement in a multi-wafer stacked integrated circuit

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200614441A (en) * 2004-10-28 2006-05-01 Phoenix Prec Technology Corp Method for fabricating thermally enhanced semiconductor package substrate
TW200849507A (en) * 2007-05-24 2008-12-16 Advanced Chip Eng Tech Inc CMOS image sensor chip scale package with die receiving through-hole and method of the same
TW200901407A (en) * 2007-06-22 2009-01-01 Taiwan Solutions Systems Corp Thin double-sided package substrate and manufacture method thereof
TW200952142A (en) * 2008-06-13 2009-12-16 Phoenix Prec Technology Corp Package substrate having embedded semiconductor chip and fabrication method thereof
TW201025533A (en) * 2008-12-22 2010-07-01 Phoenix Prec Technology Corp Package substrate and fabrication method thereof
TW201339544A (zh) * 2012-03-23 2013-10-01 Windtop Technology Corp 具機電隔離功能的微機電壓力感測器
TW201405735A (zh) * 2012-03-27 2014-02-01 Intel Mobile Comm Gmbh 柵格扇出晶圓級封裝和製造柵格扇出晶圓級封裝的方法
TW201620106A (zh) * 2014-09-26 2016-06-01 英特爾股份有限公司 具有打線結合的多晶粒堆疊的積體電路封裝
TW201624684A (zh) * 2014-12-29 2016-07-01 愛思開海力士有限公司 嵌入式影像感測器封裝以及製造其之方法
TW201733041A (zh) * 2016-03-04 2017-09-16 力成科技股份有限公司 具矽穿孔連續型態之晶圓級晶片尺寸封裝構造及其製造方法
US20190139911A1 (en) * 2017-11-03 2019-05-09 Dialog Semiconductor (Uk) Limited Embedded Resistor-Capacitor Film for Fan Out Wafer Level Packaging
US20200006293A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Chip scale thin 3d die stacked package
US20200381405A1 (en) * 2019-05-30 2020-12-03 Qualcomm Incorporated Passive device embedded in a fan-out package-on-package assembly

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