KR20020077709A - 반도체패키지 - Google Patents

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KR20020077709A
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passive element
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양준영
이선구
현종해
이춘흥
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Abstract

이 발명은 반도체패키지에 관한 것으로, 반도체칩 하면에 다수의 수동소자가 위치된 수동소자를 갖는 반도체패키지를 제공할 수 있도록, 수지층의 상,하면에 다수의 도전성 회로패턴이 형성된 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 형성된 회로패턴에 전기적으로 접속된 다수의 수동소자와; 상기 수동소자의 상면에 위치된 반도체칩과; 상기 반도체칩과 섭스트레이트 상면의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성 접속수단과; 상기 반도체칩 및 도전성 접속수단이 외부환경으로부터 보호되도록 봉지재로 봉지되어 형성된 봉지부와; 상기 섭스트레이트 하면에 형성된 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{Semiconductor package}
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 반도체칩 하면에 다수의 수동소자가 위치된 반도체패키지에 관한 것이다.
통상 전자 부품은 능동소자와 수동소자로 나누어 볼 수 있는데, 상기 능동소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동소자는 선형이거나, 비선형 부분이 있어도 그 비선형 특성을 이용하지 않는 것을 수동소자라 한다.
상기 능동소자의 대표적인 것은 트랜지스터, IC 반도체칩 등이며, 상기 수동소자의 대표적인 것은 콘덴서, 저항, 인덕턴스 등이다. 이러한 수동소자는 능동소자인 반도체칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하며, 통상 반도체패키지가 실장된 마더보드의 임의 위치에 다수가 실장된다. 그러나, 상기와 같이 반도체패키지의 주변에 실장되는 수동소자는 마더보드의 면적을 증가시키고, 반도체패키지의 실장 밀도를 크게 저하시키는 단점이 있다.
이러한 단점을 해결하기 위해, 최근에는 상기 수동소자를 반도체패키지의 한 구성 요소인 섭스트레이트에 직접 실장한 구조 및 방법이 제안되고 있으며, 이러한 상태가 도1a 및 도1b에 도시되어 있다.
여기서, 도1a는 종래 수동소자를 갖는 반도체패키지(100')의 단면도이고, 도1b는 봉지부(60)가 제거된 상태의 반도체패키지를 도시한 사시도이다.
도시된 바와 같이 종래에는 상,하면에 다수의 회로패턴(12)이 형성된 섭스트레이트(10)가 구비되어 있고, 상기 섭스트레이트(10) 상면 중앙에는 반도체칩(41)이 접착되어 있으며, 그 외측의 회로패턴(12)에는 다수의 수동소자(20)가 실장되어 있다. 상기 반도체칩(41)의 입출력패드(43)는 도전성 접속수단(50)(예를 들면 도전성와이어(Conductive Wire))에 의해 상기 섭스트레이트(10) 상면의 회로패턴(12)에 접속되어 있고, 상기 섭스트레이트(10) 하면의 회로패턴(12)에는 다수의 도전성볼(71)이 융착되어 있다. 또한, 상기 섭스트레이트(10)의 상면 전체에는 비전도성의 봉지부(60)가 형성되어 있음으로써, 상기 반도체칩(41), 도전성 접속수단(50) 및 수동소자(20)가 외부 환경으로부터 보호되도록 되어 있다.
상기 섭스트레이트(10)는 통상 인쇄회로기판(Printed Circuit Board), 써킷필름(Circuit Film), 써킷테이프(Circuit Tape) 등 다양한 것이 존재하지만 여기서는 인쇄회로기판을 예로 설명한다.
즉, 상기 섭스트레이트(10)는 열경화성 수지층(11)을 중심으로 그 상,하면에 다수의 도전성 회로패턴(12)이 형성되어 있고, 상기 상,하면의 회로패턴(12)은 도전성 비아(13)에 의해 상호 전기적으로 연결된 구조를 한다. 또한, 상기 수지층(11) 상면의 회로패턴(12)은 도전성 접속수단(50)이 접속되는 본드핑거(12a)를 포함하고, 상기 수지층(11) 하면의 회로패턴(12)은 도전성볼(71)이 융착되는 랜드(12b)를 포함한다. 또한, 상기 본드핑거(12a) 및 랜드(12b)를 제외한 표면은 비전도성 커버코트(14)로 코팅되어 외부 환경으로부터 보호되도록 되어 있다. 물론, 상기 수동소자(20)가 실장되는 영역은 커버코트(14)가 코팅되어 있지 않다.
여기서, 상기 수동소자(20)는 상기 섭스트레이트(10) 상면의 회로패턴(12)에 솔더(21)를 이용한 SMT(Surface Mount Technology) 방식으로 실장되어 있으나, THT(Through Hole Technology) 방식으로 실장될 수도 있다.
그러나 이러한 종래의 반도체패키지도 다음과 같은 문제가 있다.
첫째, 수동소자가 반도체칩 외주연의 섭스트레이트에 실장됨으로써, 상기 섭스트레이트의 면적을 상대적으로 넓게 설계해야 하는 문제가 있다. 이와 더불어, 섭스트레이트의 면적을 줄이는 경우 싱귤레이션 라인(Singulation Line) 주변에 상기 수동소자를 실장하게 되는데 이때 상기 섭스트레이트에 워페이지(Warpage)가 발생되면, 싱귤레이션 공정에서 허용 오차가 상대적으로 적어져 수동소자가 손상되거나 또는 수동소자와의 마찰로 블레이드(Blade)가 손상되고 따라서 생산 수율도 저하되는 문제가 있다.
둘째, 수동소자가 반도체칩 외주연의 섭스트레이트에 실장됨으로써, 섭스트레이트의 디자인에 많은 제약이 따르는 문제가 있다. 즉, 섭스트레이트에 형성된 회로패턴의 디자인도 상기 수동소자의 실장 영역별로 고유하게 설계해야 하고, 또한 상기 수동소자가 실장되는 영역에는 커버코트를 형성시키지 않아야 하는 등 섭스트레이트의 디자인 및 제조에 많은 어려운 문제가 있다.
셋째, 주파수에 민감한 반도체칩이 채택되었을 경우, 수동소자에 의한 도전성패드(72)파 영향이 상기 반도체칩에 직접적으로 전달되어 그 반도체칩의 전기적 성능이 대폭 저하되거나 또는 오동작을 유발하는 문제가 있다.
넷째, 수동소자가 섭스트레이트에 실장되는 공정과, 상기 수동소자를 포함하는 반도체패키지가 마더보드에 실장되는 공정이 총 2회에 걸쳐 수행됨으로써, 섭스트레이트에 과도한 열적 스트레스가 작용될 뿐만 아니라, 흡수된 수분에 의해 수동소자 또는 반도체패키지 자체가 크랙될 위험이 매우 높은 문제가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 첫째, 상대적으로 좁은 면적의 섭스트레이트를 이용하여 다수의 수동소자를 탑재하면서도 더욱 소형화되고 또한 제조 공정중 수동소자의 파손 현상을 최소화할 수 있는 반도체패키지를 제공하는데 있다.
둘째, 수동소자가 탑재되는 영역을 섭스트레이트의 한 부분에 집중적으로 형성함으로써, 섭스트레이트 및 회로패턴의 디자인 설계가 용이하고 또한 생산수율을향상시킬 수 있는 반도체패키지를 제공하는데 있다.
셋째, 주파수에 민감한 반도체칩이 채택되었을 경우, 수동소자에 전자파 차폐 수단을 형성하여 반도체칩의 전기적 성능 저하나 오동작을 억제할 수 있는 반도체패키지를 제공하는데 있다.
넷째, 반도체칩의 상면에 또다른 반도체칩을 접속하여 더욱 다기능화되고 고성능화된 반도체패키지를 제공하는데 있다.
다섯째, 실장 공정을 1회로 감소시켜 섭스트레이트에 최소의 열적 스트레스가 전달되도록 하고, 또한 수동소자 및 반도체패키지 자체의 크랙 현상도 억제할 수 있는 반도체패키지를 제공하는데 있다.
도1a는 종래의 반도체패키지를 도시한 단면도이고, 도1b는 도1a에서 봉지부가 제거된 상태의 사시도이다.
도2a 및 도2b는 본 발명의 제1실시예에 의한 반도체패키지의 단면도이다.
도3a는 본 발명의 제2실시예에 의한 반도체패키지의 단면도이고, 도3b는 도3a에서 봉지부 형성전의 상태를 도시한 사시도이다.
도4a 내지 도4c는 본 발명의 제3실시예에 의한 반도체패키지의 단면도이다.
도5는 본 발명의 제4실시예에 의한 반도체패키지의 단면도이다.
도6은 본 발명의 제5실시예에 의한 반도체패키지의 단면도이다.
도7a 내지 도7c는 도6의 반도체패키지를 얻기 위한 제조 방법중 일례를 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
101a,101b; 본 발명의 제1실시예에 의한 반도체패키지
102; 본 발명의 제2실시예에 의한 반도체패키지
103a,103b,103c; 본 발명의 제3실시예에 의한 반도체패키지
104; 본 발명의 제4실시예에 의한 반도체패키지
105; 본 발명의 제5실시예에 의한 반도체패키지
10; 섭스트레이트11; 수지층
11a; 요부11b; 관통공
11c; 관통공12; 회로패턴
12a; 본드핑거12b; 랜드
13; 도전성 비아14; 커버코트
20; 수동소자21; 솔더
30; 접착수단41; 반도체칩
43; 입출력패드50; 도전성 접속수단
52; 댐60; 봉지부
71; 도전성볼72; 도전성패드
상기한 목적을 달성하기 위한 본 발명의 제1태양(態樣)은 수지층의 상,하면에 다수의 도전성 회로패턴이 형성된 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 형성된 회로패턴에 전기적으로 접속된 다수의 수동소자와; 상기 수동소자의 상면에 위치된 반도체칩과; 상기 반도체칩과 섭스트레이트 상면의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성 접속수단과; 상기 반도체칩 및 도전성 접속수단이 외부환경으로부터 보호되도록 봉지재로 봉지되어 형성된 봉지부와; 상기 섭스트레이트 하면에 형성된 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지를 특징으로 한다.
여기서, 상기 수동소자의 외주연에는, 상기 수동소자의 두께보다 두꺼운 비전도성 댐이 더 형성될 수 있다.
또한, 상기 수동소자와 반도체칩 사이에는 접착수단이 개재될 수 있다.
상기 접착수단은 비전도성 에폭시(Epoxy), 비전도성 폴리이미드(Polyimide) 또는 비전도성 양면 접착 테이프중 어느 하나일 수 있다.
또한, 상기 섭스트레이트는 상면 중앙에, 상기 반도체칩의 넓이보다 작은 넓이를 갖는 일정 깊이의 요부(凹部)가 형성되어 있고, 상기 요부의 바닥면에는 다수의 회로패턴이 형성되어 있으며, 상기 요부중 바닥면의 회로패턴에는 다수의 수동소자가 접속될 수 있다. 여기서, 상기 반도체칩은 요부 외주연의 섭스트레이트 상면에 접착수단으로 접착될 수 있다. 상기 섭스트레이트는 요부의 바닥면에서 상기 섭스트레이트의 하면까지 관통하는 일정 직경의 관통공이 더 형성될 수 있다. 또한, 상기 전기적 접속수단은 도전성 범프일 수 있다.
상기 반도체칩의 상면에는 또다른 반도체칩이 도전성 범프에 의해 접속될 수도 있다.
상기한 목적을 달성하기 위한 본 발명의 제2태양(態樣)은 중앙에 일정크기의 관통공이 형성된 수지층을 중심으로, 그 상,하면에 다수의 도전성 회로패턴이 형성된 섭스트레이트와; 상기 섭스트레이트의 관통공 내측에 어레이된 다수의 수동소자와; 상기 섭스트레이트의 관통공 내측에서 상기 수동소자의 상면에 접착수단으로 접착된 반도체칩과; 상기 반도체칩과 섭스트레이트 상면의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성 접속수단과; 상기 섭스트레이트의 관통공, 수동소자, 반도체칩, 도전성 접속수단이 봉지재로 봉지되어 있되, 상기 수동소자의 하면은 봉지재 외부로 노출되도록 형성된 봉지부와; 상기 섭스트레이트 하면에 형성된 회로패턴과 상기 봉지부 외측으로 노출된 수동소자의 하면에 융착된 다수의 도전성패드를 포함하여 이루어진 반도체패키지를 특징으로 한다.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 첫째 상대적으로 좁은 면적의 섭스트레이트를 이용함에도 불구하고 종래와 같은 개수의 수동소자를 탑재할 수 있어 더욱 소형화되고, 또한 제조 공정(예를 들면, 싱귤레이션 공정)중 수동소자의 파손 현상을 최소화할 수 있게 된다.
둘째, 수동소자가 탑재되는 영역을 섭스트레이트의 한 부분 즉, 반도체칩의 하면에 집중적으로 형성함으로써, 상기 섭스트레이트 및 회로패턴의 디자인 설계를 용이하게 하고 또한 생산 수율을 향상시키게 된다.
셋째, 주파수에 민감한 반도체칩이 채택되었을 경우에도, 상기 수동소자에 전자기파 차폐수단(예를 들면, 비전도성 접착수단 및 댐)을 형성함으로써, 반도체칩의 전기적 성능 저하나 오동작을 억제할 수 있게 된다.
넷째, 반도체칩의 상면에 또다른 반도체칩을 접속하여 더욱 다기능화되고 고성능화된 반도체패키지를 제공하게 된다.
다섯째, 실장 공정을 1회로 감소시킬 수 있어 섭스트레이트에 최소의 열적 스트레스가 전달되도록 하고, 또한 수동소자 및 반도체패키지 자체의 크랙 현상도 억제할 수 있게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서 도면중의 부호는 종래와 동일하게 표기한다.
도2a 및 도2b는 본 발명의 제1실시예에 의한 반도체패키지(101a,101bc)의 단면도이다.
도시된 바와 같이 대략 판상으로서 수지층(11)의 상,하면에 다수의 도전성 회로패턴(12)이 형성된 섭스트레이트(10)가 구비되어 있다. 상기 섭스트레이트(10)는 통상적인 인쇄회로기판, 써킷필름, 써킷테이프 등이 이용될 수 있으며, 여기서는 인쇄회로기판을 예로 한다. 더불어, 상기 섭스트레이트(10)의 구조는 종래와 동일하므로 그 구조 설명은 생략하기로 한다.
계속해서, 상기 섭스트레이트(10)의 상면 중앙에는 다수의 수동소자(20)가 위치되어 있으며, 상기 수동소자(20)는 상기 섭스트레이트(10) 상면 중앙에 형성된 회로패턴(12)에 전기적으로 접속되어 있다. 상기 수동소자(20)의 접속 방법은 솔더(21)를 이용한 SMT 방식으로 되어 있다. 물론, 상기 수동소자(20)는 THT 방식으로 접속되어 있을 수도 있다.
한편, 상기 수동소자(20)의 상면에는 접착수단(30)이 개재된 채 상면에 다수의 입출력패드(43)가 형성된 반도체칩(41)이 접착되어 있다. 물론, 상기 수동소자(20)는 상기 반도체칩(41)의 하면과 대응되는 영역에만 위치되어 있다.
상기 접착수단(30)은 통상적인 비전도성 에폭시(Epoxy), 비전도성 폴리이미드(Polyimide) 또는 비전도성 양면 접착 테이프중 어느 하나가 이용될 수 있다. 상기 도2a의 반도체패키지(101a)는 상기 접착수단(30)으로서 비전도성 에폭시 또는 비전도성 폴리이미드가 이용된 상태가 도시되어 있고, 도2b의 반도체패키지(10b)는상기 접착수단(30)으로서 비전도성 양면 접착 테이프가 이용된 상태가 도시되어 있다.
상기 접착수단(30)으로서 에폭시 또는 폴리이미드를 이용하는 경우에는 상기 에폭시 또는 폴리이미드를 섭스트레이트(10)의 수동소자(20)가 위치된 영역에 돗팅(Dotting) 또는 라이팅(Writing)한 상태에서 반도체칩(41)을 접착한다.
반면, 접착수단(30)으로서 양면 접착 테이프가 이용되는 경우에는 웨이퍼 마운팅(Wafer Mounting) 공정시에 웨이퍼의 일면에 상기 양면 접착 테이프를 부착한 후, 반도체칩 각각을 소잉(Sawing)하고, 이것을 바로 수동소자(20) 상면에 부착함으로써, 상기 에폭시나 폴리이미드의 사용시 발생할 수 있는 계면박리 또는 수동소자(20) 사이의 전기적 신호 잡음 현상을 효과적으로 방지할 수 있는 장점이 있기도 하다.
계속해서, 상기 반도체칩(41)의 입출력패드(43)와 섭스트레이트(10) 상면의 회로패턴(12)중 본드핑거(12a)는 도전성 접속수단(50)(예를 들면, 도전성 와이어)에 의해 상호 연결되어 있다.
또한, 상기 섭스트레이트(10)의 상면, 반도체칩(41) 및 도전성 접속수단(50)은 외부환경으로부터 보호되도록 봉지재(예를 들면 에폭시몰딩컴파운드(Epoxy Molding Compound))로 봉지되어 있으며, 상기 봉지재로 봉지된 영역은 종래 기술과 같이 봉지부(60)로 정의한다.
이어서, 상기 섭스트레이트(10) 하면의 회로패턴(12)중 랜드(12b)에는 다수의 도전성볼(71)(예를 들면, 솔더볼(Solder Ball))이 융착되어 차후 마더보드에 실장될 수 있도록 되어 있다.
상기와 같이 하여 다수의 수동소자(20)를 수용하기 위해 종래와 같이 섭스트레이트(10)의 면적을 확장시킬 필요가 없게 되고 따라서 더욱 소형화되고 또한 제조 공정(예를들면, 싱귤레이션 공정)중 수동소자(20)가 블레이드와 접촉하지 않는 영역에 위치됨으로써, 상기 수동소자(20)의 파손 현상을 억제할 수 있게 된다.
또한, 수동소자(20)가 섭스트레이트(10)의 상면 중앙에 집중적으로 실장됨으로써, 섭스트레이트(10) 및 회로패턴(12)의 디자인 설계도 용이하게 됨은 당연하다.
도3a는 본 발명의 제2실시예에 의한 반도체패키지(102)의 단면도이고, 도3b는 도3a에서 봉지부(60) 형성전의 상태를 도시한 사시도이다. 상기 제2실시예는 상기 제1실시예와 유사하므로 그 차이점만을 설명하기로 한다.
도시된 바와 같이, 수동소자(20)의 외주연인 섭스트레이트(10)의 상면에는, 상기 수동소자(20)의 두께보다 두꺼운 댐(52)이 더 형성되어 있으며, 상기 댐(52)이 상기 제2실시예의 특징이다. 상기 댐(52)은 그 댐(52) 내측에 형성되는 접착수단(30)의 흘러 넘침을 방지할 뿐만 아니라 수동소자(20)로부터 발생되는 전자기파가 외부로 유출되지 않도록 하는 역할도 겸한다.
물론, 상기 댐(52)은 비전도성 재질로 형성함이 바람직하다. 또한, 반도체칩(41)의 넓이보다 크게 형성하는 동시에 상기 반도체칩(41)과 일정 거리 이격된 외주연에서 상기 반도체칩(41)을 감싸는 형태로 되어 있다.
또한, 상기 댐(52) 내측에 위치되는 접착수단(30)은 제1실시예와 마찬가지로비전도성 에폭시, 비전도성 폴리이미드 또는 비전도성 양면 접착 테이프중 어느 하나가 이용될 수 있다.
상기와 같은 제2실시예는 상기 제1실시예의 모든 장점을 갖는 동시에, 주파수에 민감한 반도체칩(41)이 채택되었을 경우, 상기 수동소자(20)에 의한 전자기파 영향을 최소화함으로써, 상기 반도체칩(41)의 전기적 성능 저하나 오동작을 충분히 억제할 수 있는 장점이 있다.
도4a 내지 도4c는 본 발명의 제3실시예에 의한 반도체패키지(103a~103c)의 단면도이다. 상기 제3실시예 역시 상기 제1실시예와 유사하므로 그 차이점만을 설명하기로 한다.
도4a의 반도체패키지(103a)는 도시된 바와 같이 섭스트레이트(10)의 상부 중앙에, 반도체칩(41)의 넓이보다 작은 넓이를 갖는 일정 깊이의 요부(11a)(凹部)가 더 형성되어 있다. 물론, 상기 요부(11a)의 바닥면에는 다수의 회로패턴(12)이 형성되어 있고, 상기 요부(11a)의 바닥면에 형성된 회로패턴(12)에는 다수의 수동소자(20)가 접속되어 있다. 상기 수동소자(20)는 상술한 바와 같이 솔더(21)에 의한 SMT 또는 THT 방식으로 접속될 수 있다. 또한, 상기 요부(11a)의 깊이는 상기 수동소자(20)의 두께가 상쇄될 정도의 깊이가 되도록 형성됨이 바람직하다. 즉, 상기 수동소자(20)의 상면과 그 상부에 위치되는 반도체칩(41)의 하면이 상호 접촉되지 않을 정도의 깊이로 형성됨이 바람직하다. 상기 반도체칩(41)은 접착수단(30)에 의해 상기 요부(11a)의 외주연인 섭스트레이트(10)의 상면에 접착되어 있다. 여기서, 상기 요부(11a) 내측에는 봉지재가 충진되지 않아 봉지부(60)가 형성되어 있지 않다. 즉, 요부(11a)의 상부에 반도체칩(41)이 접착수단(30)으로 접착되어 있기 때문에 봉지 공정중 봉지재가 상기 요부(11a) 내측으로는 충진되지 않게 되어 봉지부(60)를 형성하지 않게 된다.
한편, 도4b의 반도체패키지(103b)를 참조해보면 상기 반도체칩(41)과 섭스트레이트(10)의 회로패턴(12)중 본드핑거(12a) 상호간의 접속수단(50)은 도전성 범프(Bump)가 될 수 있다. 이 경우 상기 반도체칩(41)은 플립칩(Flip Chip) 방식으로 섭스트레이트(10)에 접속된다. 즉, 반도체칩(41)의 입출력패드(43)에 도전성 범프가 형성된 후, 상기 반도체칩(41)이 뒤집어진 채로(Face Down) 섭스트레이트(10)의 배선패턴에 접속되는 형태이다. 물론, 이러한 경우에 봉지 공정중의 봉지재는 상기 요부(11a)에 용이하게 충진됨으로써, 상기 요부(11a)에도 봉지부(60)가 형성된다.
상기와 같이 플립칩 방식이 이용되었을 경우에는 상기 도4a와 같이 접속수단(50)(즉, 도전성와이어)의 루프 하이트(loop Height)고려할 필요가 없기 때문에, 전체적인 반도체패키지의 두께를 더욱 얇게 하는 것이 가능하다.
한편, 도4c의 반도체패키지(103c)와 같이 상기 섭스트레이트(10)는 요부(11a)의 바닥면에서 상기 섭스트레이트(10)의 하면까지 관통하는 일정 직경의 관통공(11b)이 더 형성될 수 있다.
이와 같은 경우에는 상기 반도체칩(41) 및 수동소자(20)에서 발생하는 열이 외부로 용이하게 방출되기 때문에 열방산 성능이 우수해지며, 또한 수분의 자유로운 출입이 가능해져 계면박리 또는 수동소자(20) 및 반도체칩(41)의 크랙 현상을미연에 예방할 수 있게 된다. 물론, 상기 제1실시예의 모든 장점도 갖는다.
도5는 본 발명의 제4실시예에 의한 반도체패키지(104)의 단면도이다. 상기 제4실시예 역시 상기 제1실시예와 유사하므로 그 차이점만을 설명하기로 한다.
도시된 바와 같이 상기 반도체칩(제1반도체칩(41)으로 칭함)에는 또다른 반도체칩(제2반도체칩(42)으로 칭함)이 플립칩 방식으로 접속되어 있다. 즉, 제1반도체칩(41) 또는 제2반도체칩(42)의 특정 입출력패드(43)에는 도전성 접속수단(50)(범프)이 형성되어 상호 전기적으로 접속됨으로써 스택형(Stack Type) 반도체패키지를 구현하고 있다. 이러한 구조는 상기한 제2,3실시예 및 하기할 제5실시예에도 모두 적용 가능하며, 여기서 특정한 구조를 한정하는 것은 아니다. 또한, 상기 제2반도체칩(42)은 상면 및 측면중 일부 영역이 봉지부(60) 외측으로 노출됨으로써, 향상된 방열성능을 얻을 수 있다. 또한, 반도체칩이 스택됨으로써, 보다 다기능화되고 고성능화된 반도체패키지를 얻을 수 있게 된다. 물론, 상기 제1실시예에 의한 모든 장점을 포함함은 당연하다.
도6은 본 발명의 제5실시예에 의한 반도체패키지(105)의 단면도이다.
도시된 바와 같이, 중앙에 일정크기의 관통공(11c)이 형성된 수지층(11)을 중심으로, 그 상,하면에는 다수의 도전성 회로패턴(12)이 형성된 섭스트레이트(10)가 구비되어 있다. 상기 섭스트레이트(10)는 상술한 바와 같이 인쇄회로기판, 써킷필름 또는 써킷테이프 등이 이용될 수 있다.
상기 섭스트레이트(10)의 관통공(11c) 내측에는 다수의 수동소자(20)가 어레이(Array)되어 있으며, 상기 수동소자(20)의 상면에는 양면 접착 테이프와 같은 접착수단(30)에 의해 반도체칩(41)이 접착되어 있다.
상기 반도체칩(41)의 입출력패드(43)와 상기 섭스트레이트(10) 상면의 회로패턴(12)중 본드핑거(12a)는 도전성와이어와 같은 접속수단(50)에 의해 상호 연결되어 있다.
또한, 상기 섭스트레이트(10)의 관통공(11c), 수동소자(20), 반도체칩(41), 도전성 접속수단(50)은 봉지재로 봉지되어 일정 형태의 봉지부(60)를 이루고 있되, 상기 수동소자(20)의 하면은 상기 봉지부(60) 외측으로 노출되어 있다.
마지막으로, 상기 섭스트레이트(10) 하면에 형성된 회로패턴(12)중 랜드(12b) 및 상기 봉지부(60) 외측으로 노출된 수동소자(20)의 하면에는 솔더패드와 같은 도전성패드(72)가 융착됨으로써, 차후 마더보드에 실장 가능한 형태로 되어 있다. 즉, 상기 수동소자(20)는 섭스트레이트(10)의 회로패턴(12)에 접속되는 것이 아니고, 마더보드의 회로패턴(12)에 직접 접속되는 구조이다. 그러나, 상기 수동소자(20)가 상기 반도체패키지 이외의 실장 영역을 더 차지하는 것은 아님으로써, 반도체패키지의 실장 밀도를 증가시키는 장점이 있다.
또한, 상기 반도체패키지에 의하면, 마더보드에의 전체적 실장 공정을 1회로 감소시킬 수 있어 섭스트레이트(10)에 최소의 열적 스트레스가 전달되도록 하고, 또한 수동소자(20) 및 반도체패키지(105) 자체의 크랙 현상도 억제할 수 있는 장점이 있다.
계속해서, 상기와 같이 수동소자의 하면이 봉지부 외측으로 노출되도록 하는 방법이 도7a 내지 도7c에 도시되어 있다.
먼저 도7a에 도시된 바와 같이, 관통공(11c)이 형성된 섭스트레이트(10)의 일면을 접착테이프(80)로 막는다. 그런후, 상기 관통공(11c) 내측의 접착테이프(80) 상에 다수의 수동소자(20)를 어레이시키고, 이어서 접착수단(30)을 이용하여 반도체칩(41)을 상기 수동소자(20)의 상면에 접착시킨다. 계속해서, 상기 반도체칩(41)과 섭스트레이트(10)의 회로패턴(12)을 도전성 접속수단(50)으로 상호 접속한 후 상기 섭스트레이트(10)의 관통공(11c), 반도체칩(41) 및 도전성 접속수단(50)을 봉지재로 봉지하여 일정 형태의 봉지부(60)를 형성한다.
이어서, 도7b에 도시된 바와 같이 상기 섭스트레이트(10)로부터 상기 접착테이프(80)를 제거하여, 상기 봉지부(60) 외측으로 상기 수동소자(20)의 하면이 노출되도록 한다.
이어서, 도7c에 도시된 바와 같이 상기 섭스트레이트(10)의 회로패턴(12)중 랜드(12b) 및 봉지부(60) 외측으로 노출된 수동소자(20)에 도전성패드(72)를 융착시킴으로써, 본 발명의 제5실시예에 의한 반도체패키지를 얻게 된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지에 의하면, 첫째 상대적으로 좁은 면적의 섭스트레이트를 이용함에도 불구하고 종래와 같은 개수의 수동소자를 탑재할 수 있어 더욱 소형화되고, 또한 제조 공정(예를 들면, 싱귤레이션 공정)중 수동소자의파손 현상을 최소화할 수 있는 효과가 있다.
둘째, 수동소자가 탑재되는 영역을 섭스트레이트의 한 부분 즉, 반도체칩의 하면에 집중적으로 형성함으로써, 상기 섭스트레이트 및 회로패턴의 디자인 설계를 용이하게 하고 또한 생산 수율을 향상시킬 수 있는 효과가 있다.
셋째, 주파수에 민감한 반도체칩이 채택되었을 경우에도, 상기 수동소자에 전자기 차폐수단(예를 들면, 비전도성 접착수단 및 댐)을 형성함으로써, 반도체칩의 전기적 성능 저하나 오동작을 억제할 수 있는 효과가 있다.
넷째, 반도체칩의 상면에 또다른 반도체칩을 접속하여 더욱 다기능화되고 고성능화된 반도체패키지를 제공하는 효과가 있다.
다섯째, 실장 공정을 1회로 감소시킬 수 있어 섭스트레이트에 최소의 열적 스트레스가 전달되도록 하고, 또한 수동소자 및 반도체패키지 자체의 크랙 현상도 억제할 수 있는 효과가 있다.

Claims (10)

  1. 수지층의 상,하면에 다수의 도전성 회로패턴이 형성된 섭스트레이트와;
    상기 섭스트레이트의 상면 중앙에 형성된 회로패턴에 전기적으로 접속된 다수의 수동소자와;
    상기 수동소자의 상면에 위치된 반도체칩과;
    상기 반도체칩과 섭스트레이트 상면의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성 접속수단과;
    상기 반도체칩 및 도전성 접속수단이 외부환경으로부터 보호되도록 봉지재로 봉지되어 형성된 봉지부와;
    상기 섭스트레이트 하면에 형성된 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 수동소자의 외주연에는, 상기 수동소자의 두께보다 두꺼운 비전도성 댐이 더 형성된 것을 특징으로 하는 반도체패키지.
  3. 제1항 또는 제2항에 있어서, 상기 수동소자와 반도체칩 사이에는 접착수단이 개재된 것을 특징으로 하는 반도체패키지.(도2a,2b,3a,3b,5)
  4. 제3항에 있어서, 상기 접착수단은 비전도성 에폭시(Epoxy), 비전도성 폴리이미드(Polyimide) 또는 비전도성 양면 접착 테이프중 어느 하나인 것을 특징으로 하는 반도체패키지.
  5. 제1항에 있어서, 상기 섭스트레이트는 상면 중앙에, 상기 반도체칩의 넓이보다 작은 넓이를 갖는 일정 깊이의 요부(凹部)가 형성되어 있고, 상기 요부의 바닥면에는 다수의 회로패턴이 형성되어 있으며, 상기 요부중 바닥면의 회로패턴에는 다수의 수동소자가 접속된 것을 특징으로 하는 반도체패키지.
  6. 제5항에 있어서, 상기 반도체칩은 요부 외주연의 섭스트레이트 상면에 접착수단으로 접착된 것을 특징으로 하는 반도체패키지.
  7. 제5항에 있어서, 상기 섭스트레이트는 요부의 바닥면에서 상기 섭스트레이트의 하면까지 관통하는 일정 직경의 관통공이 더 형성된 것을 특징으로 하는 반도체패키지.
  8. 제5항 내지 제7항중 어느 한 항에 있어서, 상기 전기적 접속수단은 도전성 범프인 것을 특징으로 하는 반도체패키지.
  9. 제1항에 있어서, 상기 반도체칩의 상면에는 또다른 반도체칩이 도전성 범프에 의해 접속된 것을 특징으로 하는 반도체패키지.
  10. 중앙에 일정크기의 관통공이 형성된 수지층을 중심으로, 그 상,하면에 다수의 도전성 회로패턴이 형성된 섭스트레이트와;
    상기 섭스트레이트의 관통공 내측에 어레이된 다수의 수동소자와;
    상기 섭스트레이트의 관통공 내측에서 상기 수동소자의 상면에 접착수단으로 접착된 반도체칩과;
    상기 반도체칩과 섭스트레이트 상면의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성 접속수단과;
    상기 섭스트레이트의 관통공, 수동소자, 반도체칩, 도전성 접속수단이 봉지재로 봉지되어 있되, 상기 수동소자의 하면은 봉지재 외부로 노출되도록 형성된 봉지부와;
    상기 섭스트레이트 하면에 형성된 회로패턴과 상기 봉지부 외측으로 노출된 수동소자의 하면에 융착된 다수의 도전성패드를 포함하여 이루어진 반도체패키지.
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