JPH05136330A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05136330A JPH05136330A JP32681091A JP32681091A JPH05136330A JP H05136330 A JPH05136330 A JP H05136330A JP 32681091 A JP32681091 A JP 32681091A JP 32681091 A JP32681091 A JP 32681091A JP H05136330 A JPH05136330 A JP H05136330A
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- semiconductor element
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- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
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- H01L2924/3011—Impedance
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Abstract
(57)【要約】
【目的】 セラミック基板上に、ポリイミドを絶縁層と
する薄膜多層配線層を形成するとともに、電源のノイズ
対策用のコンデンサをパッケージ内に内蔵できるように
する。 【構成】 セラミック配線基板１の片面に、ポリイミド
層と薄膜金属膜からなる多層配線層２が設けられてい
る。多層配線層２の上にバイパス用のコンデンサ３が取
り付けられ、その上に緩衝材４を介して半導体素子５が
下向きに取り付けられている。半導体素子５と多層配線
層２との間の電気的接続はＴＡＢ方式によるリード１０
によってなされている。半導体素子５の裏面には金属枠
８の付いた金属板７を取り付けられ、金属枠８はシール
リング１２にシームウェルド溶接により固着されてい
る。
する薄膜多層配線層を形成するとともに、電源のノイズ
対策用のコンデンサをパッケージ内に内蔵できるように
する。 【構成】 セラミック配線基板１の片面に、ポリイミド
層と薄膜金属膜からなる多層配線層２が設けられてい
る。多層配線層２の上にバイパス用のコンデンサ３が取
り付けられ、その上に緩衝材４を介して半導体素子５が
下向きに取り付けられている。半導体素子５と多層配線
層２との間の電気的接続はＴＡＢ方式によるリード１０
によってなされている。半導体素子５の裏面には金属枠
８の付いた金属板７を取り付けられ、金属枠８はシール
リング１２にシームウェルド溶接により固着されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に外部端子が植設された絶縁基板上に半導体素子を搭載
してなる半導体装置に関する。
に外部端子が植設された絶縁基板上に半導体素子を搭載
してなる半導体装置に関する。
【０００２】
【従来の技術】近年、半導体素子に対しては高速化とと
もに多機能化が強く求められるようになってきたため、
半導体素子の高消費電力化が著しくなってきている。そ
のため、半導体素子の実装構造に対しても熱抵抗の低減
化と高速動作に適したものであることが強く要求されて
いる。
もに多機能化が強く求められるようになってきたため、
半導体素子の高消費電力化が著しくなってきている。そ
のため、半導体素子の実装構造に対しても熱抵抗の低減
化と高速動作に適したものであることが強く要求されて
いる。
【０００３】熱抵抗の低減化は、半導体素子と主要放熱
部までの距離を短かくするとともにその間の材料を工夫
することによって、また高速化については、電源配線の
低抵抗化や半導体素子の電極とパッケージの外部リード
との間を最短距離で接続することなどに考慮が払われて
きた。
部までの距離を短かくするとともにその間の材料を工夫
することによって、また高速化については、電源配線の
低抵抗化や半導体素子の電極とパッケージの外部リード
との間を最短距離で接続することなどに考慮が払われて
きた。
【０００４】上記の要求に応える実装構造としては従来
よりＦ／Ｄ（フェイス・ダウン）構造と呼ばれるものと
ＦＴＣ（フリップド・タブ・キャリヤ）構造と呼ばれる
ものが知られている。前者は、外部リードをパッケージ
の半導体素子搭載面と同一の面の周辺部に設け、半導体
素子をパッケージの中央部に搭載したものである。この
場合、放熱手段は、半導体素子裏面に高熱伝導性の金属
板またはセラミック板を設けこれに放熱器を取り付ける
ものである。
よりＦ／Ｄ（フェイス・ダウン）構造と呼ばれるものと
ＦＴＣ（フリップド・タブ・キャリヤ）構造と呼ばれる
ものが知られている。前者は、外部リードをパッケージ
の半導体素子搭載面と同一の面の周辺部に設け、半導体
素子をパッケージの中央部に搭載したものである。この
場合、放熱手段は、半導体素子裏面に高熱伝導性の金属
板またはセラミック板を設けこれに放熱器を取り付ける
ものである。
【０００５】一方、後者はその断面図が図３に示される
ように、半導体素子５の電極にリード１０を取付け、内
部および表面に必要な配線パターンを施したセラミック
配線基板１の電極端子にリード１０を接続している。そ
の場合に、半導体素子５は、その電極が配線基板１の電
極端子に向い合うように配置される。半導体素子５とセ
ラミック配線基板１の間には、緩衝材４が挿入されてお
り、その下のセラミック配線基板１の凹部には電源系の
ノイズ対策用にバイパス用のコンデンサ３が設けられて
いる。
ように、半導体素子５の電極にリード１０を取付け、内
部および表面に必要な配線パターンを施したセラミック
配線基板１の電極端子にリード１０を接続している。そ
の場合に、半導体素子５は、その電極が配線基板１の電
極端子に向い合うように配置される。半導体素子５とセ
ラミック配線基板１の間には、緩衝材４が挿入されてお
り、その下のセラミック配線基板１の凹部には電源系の
ノイズ対策用にバイパス用のコンデンサ３が設けられて
いる。
【０００６】セラミック配線基板１の内部には、スクリ
ーン印刷により形成された配線が形成され、また基板表
面には、半導体素子５の電極間距離の縮小化に対応した
高精度のパターンを得るために薄膜技術により形成した
配線および電極端子が設けられている。またセラミック
配線基板１の裏面には外部リード１１が取り付けられて
いる。
ーン印刷により形成された配線が形成され、また基板表
面には、半導体素子５の電極間距離の縮小化に対応した
高精度のパターンを得るために薄膜技術により形成した
配線および電極端子が設けられている。またセラミック
配線基板１の裏面には外部リード１１が取り付けられて
いる。
【０００７】半導体素子５の裏面には、接着剤６を介し
て、周辺部にロー材９により金属枠８が取り付けられた
金属板７が貼着されている。金属枠８は、セラミック配
線板１の周辺部に設けられたシールリング１２に溶接さ
れている。
て、周辺部にロー材９により金属枠８が取り付けられた
金属板７が貼着されている。金属枠８は、セラミック配
線板１の周辺部に設けられたシールリング１２に溶接さ
れている。
【０００８】このＦＴＣ構造において、『熱抵抗の低減
化』については、金属板７に例えば放熱器を取付け強制
空冷することにより、半導体素子５で発生した熱をその
裏面から接着剤６や金属板７を通して放熱することによ
り対応している。
化』については、金属板７に例えば放熱器を取付け強制
空冷することにより、半導体素子５で発生した熱をその
裏面から接着剤６や金属板７を通して放熱することによ
り対応している。
【０００９】また、『高速化』への対応は、半導体素子
５の電極から外部リード１１に至るまでの配線距離が全
体的にみて最小になるようにすることにより行ってい
る。さらに、動作高速化に伴って顕著になる電源系のノ
イズに対してはバイパス用のコンデンサ３により対処し
ている。また、電源配線の低抵抗化のために、基板内の
電源配線層をプレート状にしている。
５の電極から外部リード１１に至るまでの配線距離が全
体的にみて最小になるようにすることにより行ってい
る。さらに、動作高速化に伴って顕著になる電源系のノ
イズに対してはバイパス用のコンデンサ３により対処し
ている。また、電源配線の低抵抗化のために、基板内の
電源配線層をプレート状にしている。
【００１０】
【発明が解決しようとする課題】上述したＦ／Ｄ構造の
従来例では、外部リードが植設された面と半導体素子の
搭載面が同一面であるため、半導体素子の電極と外部リ
ードとの間を最短距離で配線することが困難な場合が多
くなり、高速化された半導体素子に十分対応できる構造
とはなっていなかった。
従来例では、外部リードが植設された面と半導体素子の
搭載面が同一面であるため、半導体素子の電極と外部リ
ードとの間を最短距離で配線することが困難な場合が多
くなり、高速化された半導体素子に十分対応できる構造
とはなっていなかった。
【００１１】半導体素子がより小型化、多機能化された
場合には信号配線を多層配線化する必要が生じるが、従
来のＦＴＣ構造ではセラミック基板内の配線は厚膜法に
よる多層化であるため、配線パターンの精度が低く配線
の高密度化が困難である。そのため、より層数の多い多
層化が必要となるが、層間の絶縁膜（セラミック）の厚
さが５０〜１００μｍ乃至それ以上と厚いものであるた
め、基板の厚さが大幅に増加してしまい、それに伴い配
線長も長くなるという不都合が生ずる。
場合には信号配線を多層配線化する必要が生じるが、従
来のＦＴＣ構造ではセラミック基板内の配線は厚膜法に
よる多層化であるため、配線パターンの精度が低く配線
の高密度化が困難である。そのため、より層数の多い多
層化が必要となるが、層間の絶縁膜（セラミック）の厚
さが５０〜１００μｍ乃至それ以上と厚いものであるた
め、基板の厚さが大幅に増加してしまい、それに伴い配
線長も長くなるという不都合が生ずる。
【００１２】また、半導体素子の高速化が進められた場
合、配線パターンの分布定数的取り扱いが必要となり、
特性インピーダンスの整合等も考慮に入れなくてはなら
なくなるが、上述した第２の従来例では、表面の配線層
以外は厚膜技術により形成されたものであるためこの点
に対処することが困難である。
合、配線パターンの分布定数的取り扱いが必要となり、
特性インピーダンスの整合等も考慮に入れなくてはなら
なくなるが、上述した第２の従来例では、表面の配線層
以外は厚膜技術により形成されたものであるためこの点
に対処することが困難である。
【００１３】そこでセラミック配線基板上に、薄膜銅層
を配線層としポリイミドを絶縁層とする薄膜多層配線層
を形成することが考えられたが、その際、絶縁層がスピ
ンコートによって形成される膜であるため、基板表面に
コンデンサ収納の凹部がある場合には適用することがで
きない。この電源ノイズ除去用のコンデンサを外付け部
品とした場合には、ノイズ除去効果が制限を受ける外、
近年特に重要視されている機器の小型化に向けての市場
ニーズに反することになる。
を配線層としポリイミドを絶縁層とする薄膜多層配線層
を形成することが考えられたが、その際、絶縁層がスピ
ンコートによって形成される膜であるため、基板表面に
コンデンサ収納の凹部がある場合には適用することがで
きない。この電源ノイズ除去用のコンデンサを外付け部
品とした場合には、ノイズ除去効果が制限を受ける外、
近年特に重要視されている機器の小型化に向けての市場
ニーズに反することになる。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
第１の主面に外部リードが設けられ、第２の主面に前記
外部リードにスルーホールを介して接続された配線層が
形成されている絶縁基板と、前記絶縁基板の第２の主面
上に形成された、表面に電極端子が形成され、耐熱性樹
脂層を絶縁層とし薄膜金属膜を導体層とする多層配線層
と、電極の形成された面が前記多層配線層と対向するよ
うに配置され、前記電極がリードを介して前記電極端子
と接続されている半導体素子と、前記多層配線層と前記
半導体素子との間に配置されたコンデンサと、前記半導
体素子の裏面に接着剤を介して取り付けられた良熱伝導
性板と、を具備するものである。
第１の主面に外部リードが設けられ、第２の主面に前記
外部リードにスルーホールを介して接続された配線層が
形成されている絶縁基板と、前記絶縁基板の第２の主面
上に形成された、表面に電極端子が形成され、耐熱性樹
脂層を絶縁層とし薄膜金属膜を導体層とする多層配線層
と、電極の形成された面が前記多層配線層と対向するよ
うに配置され、前記電極がリードを介して前記電極端子
と接続されている半導体素子と、前記多層配線層と前記
半導体素子との間に配置されたコンデンサと、前記半導
体素子の裏面に接着剤を介して取り付けられた良熱伝導
性板と、を具備するものである。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す部分
断面図である。同図において、１はセラミック配線基板
であって、その裏面には外部リード１１が植設され、そ
の表面には配線層が設けられている。また、その内部に
は主に電源系の配線がプレート状に設けられる外、外部
リード１１と表面の配線とを接続するためのスルーホー
ルおよび配線が設けられている。
て説明する。図１は、本発明の第１の実施例を示す部分
断面図である。同図において、１はセラミック配線基板
であって、その裏面には外部リード１１が植設され、そ
の表面には配線層が設けられている。また、その内部に
は主に電源系の配線がプレート状に設けられる外、外部
リード１１と表面の配線とを接続するためのスルーホー
ルおよび配線が設けられている。
【００１６】セラミック配線基板１上には、ポリイミド
層を絶縁層とし、薄膜銅層を配線層とする多層配線層２
が形成されている。ここで、ポリイミド層は、スピンコ
ート、キュア、フォトリソ工程によるパターニングによ
って形成され、また配線層は銅のスパッタリングとフォ
トリソ技術によって形成されたものである。
層を絶縁層とし、薄膜銅層を配線層とする多層配線層２
が形成されている。ここで、ポリイミド層は、スピンコ
ート、キュア、フォトリソ工程によるパターニングによ
って形成され、また配線層は銅のスパッタリングとフォ
トリソ技術によって形成されたものである。
【００１７】多層配線層２の中央部には電源系の電極端
子が設けてあり、それに電源系ノイズ対策用としてコン
デンサ３がＳｎ／Ｐｂ系のロー材１３で取付けられてい
る。コンデンサ３は、１０ｍｍ角で０．２ｍｍ厚のアル
ミナセラミック製の板の表面に薄膜技術を利用して素子
を形成したものである。
子が設けてあり、それに電源系ノイズ対策用としてコン
デンサ３がＳｎ／Ｐｂ系のロー材１３で取付けられてい
る。コンデンサ３は、１０ｍｍ角で０．２ｍｍ厚のアル
ミナセラミック製の板の表面に薄膜技術を利用して素子
を形成したものである。
【００１８】コンデンサ３上には、８ｍｍ角で０．３ｍ
ｍ厚のシリコンゴム製緩衝材４を介して電極を下向きに
した半導体素子５が接着されている。半導体素子５の電
極と多層配線層２の表面に形成された電極端子との間
は、ＴＡＢ（Tape Automated Bonding）方式によるリー
ド１０により接続されている。ここで半導体素子５とし
ては、１２ｍｍ角で、電極間距離が８０μｍ、電極数が
５６０個のものが用いられている。
ｍ厚のシリコンゴム製緩衝材４を介して電極を下向きに
した半導体素子５が接着されている。半導体素子５の電
極と多層配線層２の表面に形成された電極端子との間
は、ＴＡＢ（Tape Automated Bonding）方式によるリー
ド１０により接続されている。ここで半導体素子５とし
ては、１２ｍｍ角で、電極間距離が８０μｍ、電極数が
５６０個のものが用いられている。
【００１９】半導体素子５の裏面には、周辺部に金属枠
８がＡｇ−Ｃｕ共晶合金よりなるロー材９でロー付けさ
れた金属板７が接着剤６により取り付けられている。こ
こで金属板７にはタングステンの焼結体に銅を含浸させ
たものが、また金属枠８にはコバール製のものが用いら
れている。金属枠８の外周部は、セラミック配線基板１
の周辺部に設けられたシールリング１２にシーム溶接さ
れている。
８がＡｇ−Ｃｕ共晶合金よりなるロー材９でロー付けさ
れた金属板７が接着剤６により取り付けられている。こ
こで金属板７にはタングステンの焼結体に銅を含浸させ
たものが、また金属枠８にはコバール製のものが用いら
れている。金属枠８の外周部は、セラミック配線基板１
の周辺部に設けられたシールリング１２にシーム溶接さ
れている。
【００２０】なお、緩衝材４を設ける目的は、半導体素
子５の裏面に接着剤６を用いて金属板７を取付けるとき
に隙間が生じるのを防ぐために金属板７に機械的圧力を
加える必要があるが、この圧力で半導体素子５が破損す
るのを防ぐためである。
子５の裏面に接着剤６を用いて金属板７を取付けるとき
に隙間が生じるのを防ぐために金属板７に機械的圧力を
加える必要があるが、この圧力で半導体素子５が破損す
るのを防ぐためである。
【００２１】図２は、本発明の第２の実施例を示す部分
断面図である。本実施例の先の第１の実施例と相違する
点は、セラミック配線基板１上に直接緩衝材４を設け、
コンデンサ３を緩衝材４と半導体素子５との間に設けて
いる点であって、この点以外は、先の実施例と同様であ
る。本実施例では、コンデンサ３の取付けにより精度を
必要とするが、バイパスコンデンサをより半導体素子５
の電極に近いところに取付けられるという利点がある。
断面図である。本実施例の先の第１の実施例と相違する
点は、セラミック配線基板１上に直接緩衝材４を設け、
コンデンサ３を緩衝材４と半導体素子５との間に設けて
いる点であって、この点以外は、先の実施例と同様であ
る。本実施例では、コンデンサ３の取付けにより精度を
必要とするが、バイパスコンデンサをより半導体素子５
の電極に近いところに取付けられるという利点がある。
【００２２】
【発明の効果】以上説明したように、本発明は、セラミ
ック配線基板の平坦化された表面に薄膜多層配線層を設
け、ＴＡＢ方式によってボンディングされた半導体素子
と基板との間に生じたスペース内にバイパス用コンデン
サを収納し、さらに半導体素子の裏面に金属板を貼着し
たものであるので、下記の効果を奏することができる。 配線層を薄膜により形成したことにより、配線を特
性インピーダンスを考慮した高精度のものとすることが
できる。 多層配線層を、精細な配線パターンを有し、全体の
厚さの薄いものとすることができ、また外部リードを任
意の位置に配置できることにより、半導体素子の電極と
外部リードとの配線距離を短縮することができる。 バイパス用コンデンサを内蔵したことにより、電源
ノイズを抑制することができ、また機器の実装密度を高
めることができる。 半導体素子の発熱を速やかに金属板に伝達すること
ができる。
ック配線基板の平坦化された表面に薄膜多層配線層を設
け、ＴＡＢ方式によってボンディングされた半導体素子
と基板との間に生じたスペース内にバイパス用コンデン
サを収納し、さらに半導体素子の裏面に金属板を貼着し
たものであるので、下記の効果を奏することができる。 配線層を薄膜により形成したことにより、配線を特
性インピーダンスを考慮した高精度のものとすることが
できる。 多層配線層を、精細な配線パターンを有し、全体の
厚さの薄いものとすることができ、また外部リードを任
意の位置に配置できることにより、半導体素子の電極と
外部リードとの配線距離を短縮することができる。 バイパス用コンデンサを内蔵したことにより、電源
ノイズを抑制することができ、また機器の実装密度を高
めることができる。 半導体素子の発熱を速やかに金属板に伝達すること
ができる。
【００２３】よって、本発明によれば、多機能化・高速
化・高密度化された半導体素子の動作に対応して十分に
その機能を発揮させることのできる半導体装置を提供す
ることが可能となる。
化・高密度化された半導体素子の動作に対応して十分に
その機能を発揮させることのできる半導体装置を提供す
ることが可能となる。
【図１】 本発明の第１の実施例の部分断面図。
【図２】 本発明の第２の実施例の部分断面図。
【図３】 従来例を示す部分断面図。
１…セラミック配線基板、 ２…多層配線層、 ３
…コンデンサ、 ４…緩衝材、 ５…半導体素子、
６…接着剤、 ７…金属板、 ８…金属枠、
９…ロー材、 １０…リード、 １１…外部リー
ド、 １２…シールリング、 １３…ロー材。
…コンデンサ、 ４…緩衝材、 ５…半導体素子、
６…接着剤、 ７…金属板、 ８…金属枠、
９…ロー材、 １０…リード、 １１…外部リー
ド、 １２…シールリング、 １３…ロー材。
Claims (1)
- 【請求項１】 第１の主面に外部リードが設けられ、第
２の主面に前記外部リードにスルーホールを介して接続
された配線層が形成されている絶縁基板と、 前記絶縁基板の第２の主面上に形成された、表面に電極
端子が形成され、耐熱性樹脂層を絶縁層とし薄膜金属膜
を導体層とする多層配線層と、 電極の形成された面が前記多層配線層と対向するように
配置され、前記電極がリードを介して前記電極端子と接
続されている半導体素子と、 前記多層配線層と前記半導体素子との間に配置されたコ
ンデンサと、 前記半導体素子の裏面に接着剤を介して取り付けられた
良熱伝導性板と、 を具備する半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32681091A JPH05136330A (ja) | 1991-11-15 | 1991-11-15 | 半導体装置 |
| EP19920310310 EP0542532B1 (en) | 1991-11-15 | 1992-11-12 | Package structure of a semiconductor device having a built-in capacitor |
| DE1992609006 DE69209006T2 (de) | 1991-11-15 | 1992-11-12 | Packungsstruktur einer Halbleiteranordnung mit einem eingebauten Kondensator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32681091A JPH05136330A (ja) | 1991-11-15 | 1991-11-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136330A true JPH05136330A (ja) | 1993-06-01 |
Family
ID=18191964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32681091A Pending JPH05136330A (ja) | 1991-11-15 | 1991-11-15 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0542532B1 (ja) |
| JP (1) | JPH05136330A (ja) |
| DE (1) | DE69209006T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411811B1 (ko) * | 2001-04-02 | 2003-12-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108160A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | コンデンサ内蔵型半導体装置及びその製造方法 |
| JPH02152269A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| DE69018846T2 (de) * | 1989-02-10 | 1995-08-24 | Fujitsu Ltd | Keramische Packung vom Halbleiteranordnungstyp und Verfahren zum Zusammensetzen derselben. |
-
1991
- 1991-11-15 JP JP32681091A patent/JPH05136330A/ja active Pending
-
1992
- 1992-11-12 DE DE1992609006 patent/DE69209006T2/de not_active Expired - Fee Related
- 1992-11-12 EP EP19920310310 patent/EP0542532B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411811B1 (ko) * | 2001-04-02 | 2003-12-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69209006T2 (de) | 1996-07-25 |
| DE69209006D1 (de) | 1996-04-18 |
| EP0542532A3 (en) | 1993-10-06 |
| EP0542532B1 (en) | 1996-03-13 |
| EP0542532A2 (en) | 1993-05-19 |
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