TW201711163A - 晶片封裝體及其製造方法 - Google Patents

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Abstract

本發明揭露一種晶片封裝體，包括一基底，具有複數導電墊鄰近於基底的第一表面。複數晶片貼附於基底的一第二表面，其相對於第一表面，且一封膠層覆蓋晶片。複數第一重佈線層設置於基底的第二表面與封膠層之間並電性連接導電墊，且複數第二重佈線層設置於封膠層上。複數第一導電結構及複數第二導電結構設置於該封膠層內。第一及第二導電結構分別包括至少一接球，第一導電結構配置成連接第一重佈線層與第二重佈線層，且第二導電結構配置成連接第二重佈線層與晶片。本發明亦揭露一種晶片封裝體的製造方法。

Description

晶片封裝體及其製造方法
本發明係有關於一種晶片封裝技術，特別為有關於一種晶片封裝體及其製造方法。
隨著電子或光電產品諸如數位相機、具有影像拍攝功能的手機、條碼掃瞄器(bar code reader)以及監視器需求的增加，半導體技術發展的相當快速，且半導體晶片的尺寸有微縮化(miniaturization)的趨勢，而其功能也變得更為複雜。
大多數的半導體晶片通常為了效能上的需求而置放於一密封的封裝體，其有助於操作上的穩定性。因此，晶片封裝製程是製造電子產品過程中之重要步驟。晶片封裝體除了將晶片保護於其中，使其免受外界環境污染外，還提供晶片內部電子元件與外界之電性連接通路。然而，隨著電子或光電產品的功能複雜化，必須增加晶片封裝體的數量以符合電子或光電產品的需求。如此一來，難以維持或縮小電子或光電產品的尺寸。
因此，有必要尋求一種新穎的晶片封裝體及其製造方法，其能夠解決或改善上述的問題。
本揭露的實施例係提供一種晶片封裝體，包括一 基底，具有一第一表面及與其相對的一第二表面，其中基底內包括一感測裝置及複數導電墊鄰近於第一表面。晶片封裝體更包括複數晶片，貼附於基底的第二表面上。晶片封裝體更包括一封膠層，設置於基底的第二表面上，以覆蓋晶片。晶片封裝體更包括複數第一重佈線層，設置於基底的第二表面與封膠層之間，且電性連接導電墊。晶片封裝體更包括複數第二重佈線層，設置於封膠層上。晶片封裝體更包括複數第一導電結構及複數第二導電結構，設置於該封膠層內。每一第一導電結構及每一第二導電結構分別包括至少一接球。再者，至少一第一導電結構配置成連接至少一第一重佈線層與至少一第二重佈線層，且至少一第二導電結構配置成連接至少一第二重佈線層與至少一晶片。
本揭露的另一實施例係提供一種晶片封裝體的製造方法，包括提供一基底，其具有一第一表面及與其相對的一第二表面，其中基底內包括一感測裝置及複數導電墊鄰近於第一表面。於基底的第二表面形成複數第一重佈線層並將複數晶片貼附於基底的第二表面上，其中第一重佈線層電性連接導電墊。於第一重佈線層上形成複數第一導電結構，且於晶片上形成複數第二導電結構，其中每一第一導電結構及每一第二導電結構分別包括至少一接球。於基底的第二表面上形成一封膠層，以覆蓋晶片及第一重佈線層且露出第一導電結構及第二導電結構。於封膠層上形成複數第二重佈線層，其中第二重佈線層經由該等第一導電結構電性連接第一重佈線層，且經由第二導電結構電性連接該等晶片。
本揭露的又另一實施例係提供一種晶片封裝體，包括一基底，具有一第一表面及與其相對的一第二表面，其中基底內包括一感測裝置及複數導電墊鄰近於第一表面。晶片封裝體更包括複數晶片，貼附於基底的第二表面上，其中晶片具有複數金屬凸塊。晶片封裝體更包括一封膠層，設置於基底的第二表面上，以覆蓋晶片並露出金屬凸塊。晶片封裝體更包括複數重佈線層，設置於封膠層上，且電性連接導電墊及露出的金屬凸塊。
本揭露的又另一實施例係提供一種晶片封裝體的製造方法，包括提供一基底，其具有一第一表面及與其相對的一第二表面，其中基底內包括一感測裝置及複數導電墊鄰近於第一表面。於基底的第二表面上貼附複數晶片，其中晶片具有複數金屬凸塊。於基底的第二表面上形成一封膠層，以覆蓋晶片並露出金屬凸塊。於封膠層上形成複數重佈線層，其中重佈線層電性連接導電墊及露出的金屬凸塊。
10‧‧‧蓋層
20‧‧‧支撐基底
100‧‧‧基底
100a‧‧‧第一表面
100b‧‧‧第二表面
102‧‧‧感測裝置
104‧‧‧導電墊
106‧‧‧絕緣層
108‧‧‧第一重佈線層
110、124‧‧‧鈍化保護層
112‧‧‧晶片
112a‧‧‧金屬凸塊
114‧‧‧第一導電結構
116‧‧‧第二導電結構
118‧‧‧封膠層
118a‧‧‧第一開口
118b‧‧‧第二開口
120‧‧‧研磨製程
122‧‧‧第二重佈線層
126‧‧‧焊料凸塊
222‧‧‧重佈線層
第1A至1G圖係繪示出本揭露一實施例之晶片封裝體的製造方法的剖面示意圖。
第2圖係繪示出第1G圖之晶片封裝體的平面示意圖。
第3A至3D圖係繪示出本揭露另一實施例之晶片封裝體的製造方法的剖面示意圖。
第4圖係繪示出第3D圖之晶片封裝體的平面示意圖。
第5A至5F圖係繪示出本揭露又另一實施例之晶片封裝體 的製造方法的剖面示意圖。
第6圖係繪示出第5F圖之晶片封裝體的平面示意圖。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
本發明一實施例之晶片封裝體可用以封裝微機電系統晶片。然其應用不限於此，例如在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System,MEMS)、生物辨識系統(biometric devices)、微流體系統(micro fluidic systems)、或利用熱、光線、電容及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package,WSP)製程對影像感測元件、發光二極體(light-emitting diodes,LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速 計(accelerators)、陀螺儀(gyroscopes)、指紋辨識元件(fingerprint-recognition device)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)或噴墨頭(ink printer heads)等半導體晶片進行封裝。
其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)或系統級封裝(System in Package,SIP)之晶片封裝體。
請參照第1G及2圖，其分別繪示出根據本揭露一實施例之晶片封裝體的剖面示意圖及平面示意圖，其中第1G圖係繪示出沿著第2圖中的I-I’線的剖面示意圖。在本實施例中，晶片封裝體包括一基底100。在本實施例中，基底100可包括一本體以及形成於本體上的金屬化層。在一實施例中，本體可包括矽本體或其他半導體本體。再者，基底100具有一第一表面100a及與其相對的一第二表面100b。
在一實施例中，基底100內具有一感測裝置102及一個或一個以上的導電墊104。通常感測裝置102位於本體內，而導電墊104通常位於金屬化層內且可為一頂部金屬層。再者，感測裝置102及導電墊104可鄰近於第一表面100a(例如， 金屬化層的上表面)。在一實施例中，感測裝置102用以感測生物特徵，且可包括一指紋辨識元件。在另一實施例中，感測裝置102用以感測環境特徵，且可包括一溫度感測元件、一溼度感測元件、一壓力感測元件、一電容感測元件或其他適合的感測元件。在一實施例中，感測裝置102內的感測元件可透過基底100內的內連線結構(未繪示)而與導電墊104電性連接。
在本實施例中，每一導電墊104具有一側壁，橫向突出於基底100的側壁。在一實施例中，導電墊可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅以單層導電層作為範例說明(如第1G圖所示)，且僅繪示出基底100內的兩個導電墊104作為範例說明。
在本實施例中，晶片封裝體更包括一或一個以上的晶片112，其貼附於基底100的第二表面100b上。在一實施例中，晶片112係用以處理來自感測裝置102的信號，例如影像信號處理(Image Signal Process,ISP)晶片或特定應用積體電路(application-specific integrated circuit,ASIC)晶片。舉例來說，感測裝置102可包括一指紋辨識元件，而晶片112可包括ASIC晶片。為簡化圖式，此處僅繪示出二個晶片112作為範例說明。
在本實施例中，晶片封裝體更包括一封膠層118設置於基底100的第二表面100b上，以覆蓋晶片112。在本實施例中，封膠層118可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂(polyimide)、苯環丁烯(butylcyclobutene, BCB)、聚對二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates))或其他適合的絕緣材料。
在本實施例中，晶片封裝體更包括一絕緣層106及複數第一重佈線層108依序設置於基底100的第二表面100b上，使第一重佈線層108位於基底100的第二表面100b與封膠層118之間，且透過絕緣層106與基底100電性隔離。在一實施例中，絕緣層106可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的絕緣材料。
在本實施例中，第一重佈線層108及絕緣層106沿著基底100的側壁延伸。再者，導電墊104的側壁與位於著基底100的側壁的第一重佈線層108以T型接觸(T-contact)的方式形成電性連接。在一實施例中，第一重佈線層108包括銅、鋁、金、鉑、鎳、錫、前述之組合或其他適合的導電材料。在另一實施例中，第一重佈線層108可包括導電高分子材料或導電氧化物(例如，氧化銦錫或氧化銦鋅)。
在本實施例中，晶片封裝體更包括複數第二重佈線層122，設置於封膠層118上。第二重佈線層122作為第一重佈線層108與晶片112之間的電性連接以及作為晶片112之間的電性連接(如第2圖所示)。在一實施例中，第二重佈線層122可包括相同或相似於第一重佈線層108的材料。
在本實施例中，晶片封裝體更包括一鈍化保護層 (passivation)110，設置於基底100的第二表面100b與封膠層118之間，且覆蓋第一重佈線層108及絕緣層106。在本實施例中，鈍化保護層110內具有複數開口，以露出位於基底100的第二表面100b上的第一重佈線層108的一部分。在一實施例中，鈍化保護層110包括環氧樹脂、綠漆(solder mask)、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)、光阻材料或其他適合的絕緣材料。在一實施例中，鈍化保護層110為可具有黏性的材料，使晶片112能夠貼附於基底100上。
在本實施例中，晶片封裝體更包括複數第一導電結構114及複數第二導電結構116設置於封膠層118內。第一導電結構114對應地設置於鈍化保護層110的開口內，以直接接觸露出的第一重佈線層108，而與第一重佈線層108電性連接。第二導電結構116設置於晶片112上，而與晶片112電性連接。在此情形中，至少一第一導電結構114配置成連接至少一第一重佈線層108與至少一第二重佈線層122。再者，至少一第二導電結構116配置成連接至少一第二重佈線層122與至少一晶片112。
在一實施例中，每一第一導電結構114及每一第二導電結構116分別包括至少一接球，例如金屬接球。舉例來說，每一第一導電結構114包括二或多個接球沿垂直於基底100的第二表面100b的方向疊置於第一重佈線層108之其中一者，且每一第二導電結構設置於晶片112之其中一者且為單一接球。
在一實施例中，第一導電結構114、第二導電結構116及封膠層118的上表面彼此為共平面，且其鄰近於第二重佈線層122。亦即，第一導電結構114及第二導電結構116露出於封膠層118，使第一導電結構114及第二導電結構116分別與第二重佈線層122電性連接。
在本實施例中，晶片封裝體更包括一鈍化保護層124，其覆蓋封膠層118及第二重佈線層122。在本實施例中，鈍化保護層124內具有複數開口，以暴露出位於封膠層118上的第二重佈線層122的一部分。在一實施例中，鈍化保護層124可包括相同或相似於鈍化保護層110的材料。
在本實施例中，晶片封裝體更包括複數焊料凸塊126及複數虛置焊料凸塊(未繪示)，設置於封膠層118上且穿過鈍化保護層124。在一實施例中，焊料凸塊126經由鈍化保護層124的開口而電性連接第二重佈線層122。再者，虛置焊料凸塊並未與基底100內的裝置及晶片112電性連接。在一實施例中，焊料凸塊126及虛置焊料凸塊可包括錫、鉛、銅、金、鎳、前述之組合或其他適合的導電材料。
在本實施例中，晶片封裝體更包括一蓋層10，覆蓋基底100的第一表面100a，用以保護感測裝置102。在一實施例中，蓋層10可包括環氧樹脂、苯環丁烯(BCB)樹脂或其他適合的絕緣材料。
請參照第3D及4圖，其分別繪示出根據本揭露一實施例之晶片封裝體的剖面示意圖及平面示意圖，其中第3D圖係繪示出沿著第4圖中的II-II’線的剖面示意圖。再者，第3D及4 圖中相同於前述第1G及2圖的實施例的部件係使用相同的標號並省略其說明。在本實施例中，晶片封裝體之結構類似於第1G圖中的晶片封裝體之結構。不同之處在於第3D圖中每一第一導電結構114為單一接球。因此，第一導電結構114、第二導電結構116及封膠層118的上表面彼此不為共平面。另外，封膠層118具有複數第一開口118a以露出第一導電結構114。再者，封膠層118具有複數第二開口118b以露出第二導電結構116。在此情形中，第二重佈線層122延伸至第一開口118a之其中一者及第二開口118b之其中一者內而分別連接第一導電結構114之其中一者及第二導電結構116之其中一者。再者，另一第二重佈線層122可延伸至不同的第二開口118b內而連接位於不同晶片112上的第二導電結構116。
相較於第1G圖中的晶片封裝體之封膠層118，第3D圖中的晶片封裝體之封膠層118的厚度較大。再者，在本實施例中，鈍化保護層124會局部填入第一開口118a及第二開口118b內，使第一開口118a及第二開口118b內的第二重佈線層122與鈍化保護層124之間形成間隙。在其他實施例中，鈍化保護層124也可完全填入第一開口118a及第二開口118b內。
請參照第5F及6圖，其分別繪示出根據本揭露一實施例之晶片封裝體的剖面示意圖及平面示意圖，其中第5F圖係繪示出沿著第6圖中的III-III’線的剖面示意圖。再者，第5F及6圖中相同於前述第1G及2圖的實施例的部件係使用相同的標號並省略其說明。在本實施例中，晶片封裝體包括一基底100，其具有一第一表面100a及與其相對的一第二表面100b。基底 100內具有一感測裝置102及一個或一個以上的導電墊104。再者，感測裝置102及導電墊104可鄰近於基底100的第一表面100a。
在本實施例中，晶片封裝體更包括一或一個以上的晶片112，其透過黏著層(未繪示)貼附於基底100的第二表面100b上。在一實施例中，晶片112係用以處理來自感測裝置102的信號。舉例來說，感測裝置102可包括一指紋辨識元件，而晶片112可包括ASIC晶片。為簡化圖式，此處僅繪示出二個晶片112作為範例說明。在本實施例中，每一晶片112具有複數金屬凸塊112a。在一實施例中，金屬凸塊112a可包括焊球、導電柱或其他適合的導電結構，且可包括錫、鉛、銅、金、鎳、前述之組合或其他適合的導電材料。
在本實施例中，晶片封裝體更包括一封膠層118設置於基底100的第二表面100b上，以覆蓋晶片112並露出金屬凸塊112a。
在本實施例中，晶片封裝體更包括複數重佈線層222設置於封膠層118上。在本實施例中，金屬凸塊112a及封膠層118的上表面彼此為共平面且其鄰近於重佈線層222，使重佈線層222與露出的金屬凸塊112a電性連接。再者，重佈線層222沿著基底100的側壁延伸，而與橫向突出於基底100的側壁的導電墊104以T型接觸的方式形成電性連接。在一實施例中，重佈線層222具有相同或相似於第一重佈線層108的材料。
在本實施例中，晶片封裝體更包括一鈍化保護層124，其覆蓋封膠層118及重佈線層222。在本實施例中，鈍化 保護層124內具有複數開口，以露出位於封膠層118上的重佈線層222的一部分。
在本實施例中，晶片封裝體更包括複數焊料凸塊126及複數虛置焊料凸塊(未繪示)，設置於封膠層118上且穿過鈍化保護層124。在一實施例中，焊料凸塊126經由鈍化保護層124的開口而電性連接重佈線層222。
在本實施例中，晶片封裝體更包括一蓋層10，覆蓋基底100的第一表面100a，用以保護感測裝置102。
相較於第1G圖中的晶片封裝體之封膠層118，第5F圖中的晶片封裝體之封膠層118的厚度較小。
請參照第1A至1G圖，其繪示出根據本揭露一實施例之晶片封裝體的製造方法的剖面示意圖。如第1A圖所示，提供一基底100，其包括一本體以及形成於本體上的金屬化層。在一實施例中，本體可包括矽本體或其他半導體本體。再者，基底100具有一第一表面100a及與其相對的一第二表面100b。在一實施例中，基底100為一晶片。在另一實施例中，基底100為一晶圓，以利於進行晶圓級封裝製程。在本實施例中，基底100包括複數晶片區。為簡化圖式及說明，此處僅繪示出單一晶片區中的基底100。
在本實施例中，晶片區中的基底100內具有一感測裝置102及一個或一個以上的導電墊104。通常感測裝置102位於本體內，而導電墊104通常位於金屬化層內且可為一頂部金屬層。再者，感測裝置102及導電墊104可鄰近於第一表面100a(例如，金屬化層的上表面)。在一實施例中，感測裝置102 內的感測元件可透過基底100內的內連線結構(未繪示)而與導電墊104電性連接。在一實施例中，導電墊104可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅以單層導電層作為範例說明，且僅繪示出基底100內的兩個導電墊104作為範例說明。
接著，在基底100的第一表面100a上覆蓋一蓋層10，用以保護感測裝置102。在一實施例中，蓋層10可包括環氧樹脂、BCB樹脂或其他適合的絕緣材料。蓋層10可作為一黏著層，使一支撐基底20透過蓋層10而貼附於基底100的第一表面100a上。在一實施例中，支撐基底20可包括玻璃、矽、塑膠片(plastic film)、藍寶石(sapphire)或其他適合的支撐材料。
請參照第1B圖，利用支撐基底20作為基底100的支撐，以對基底100的第二表面100b進行薄化製程(例如，蝕刻製程、銑削(milling)製程、機械研磨(mechanical grinding)製程或化學機械研磨(chemical mechanical polishing,CMP)製程)，以減少基底100的厚度。
接著，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，沿基底100的每一晶片區邊緣形成一開口。開口自基底100的第二表面100b朝第一表面100a延伸，且分別露出鄰近於第一表面100a的導電墊104。
接著，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，形成一絕緣層106於基底100的第二表面100b上，並填入位於晶片區邊 緣的開口而覆蓋露出的導電墊104。
請參照第1C圖，可透過刻痕(notching)製程以局部去除位於每一晶片區邊緣的開口內的絕緣層106，使開口延伸於基底100的金屬化層並露出導電墊104的側壁。接著，可透過沉積製程(例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)、微影製程及蝕刻製程，在基底100的第二表面100b上方的絕緣層106上形成圖案化的複數第一重佈線層108。第一重佈線層108順應性延伸至基底100的側壁上，以與露出的導電墊140的側壁形成T型接觸而電性連接導電墊104。再者，第一重佈線層108透過絕緣層106與基底100電性隔離。
接著，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在絕緣層106及第一重佈線層108上順應性形成一鈍化保護層110，以覆蓋第一重佈線層108。接著，可透過微影製程及蝕刻製程，在鈍化保護層110內形成複數開口，以分別露出位於基底100的第二表面100b上的第一重佈線層108的一部分。
接著，將複數晶片112貼附於基底100的第二表面100b上方的鈍化保護層110上。在一實施例中，晶片112係用以處理來自感測裝置102的信號，例如ISP晶片或ASIC晶片。舉例來說，感測裝置102可包括一指紋辨識元件，而晶片112可包括ASIC晶片。為簡化圖式，此處僅繪示出二個晶片112作為範例說明。
請參照第1D圖，於第一重佈線層108上形成複數第 一導電結構114，且於晶片112上形成複數第二導電結構116。在本實施例中，第一導電結構114對應地形成於鈍化保護層110的開口內，以直接接觸露出的第一重佈線層108，而與第一重佈線層108電性連接。再者，第二導電結構116形成於晶片112上，而與晶片112電性連接。在一實施例中，每一第一導電結構114及每一第二導電結構116分別包括至少一接球，例如金屬接球。在一實施例中，每一第一導電結構114包括二或多個接球沿垂直於基底100的第二表面100b的方向疊置於第一重佈線層108之其中一者，且每一第二導電結構設置於晶片112之其中一者且為單一接球。
接著，可透過模塑成型(molding)製程或沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，於基底100的第二表面100b上形成一封膠層118，以覆蓋晶片112、第一重佈線層108、第一導電結構114及第二導電結構116。
請參照第1E圖，對封膠層118進行一研磨製程120，以露出第一導電結構114及第二導電結構116。如此一來，第一導電結構114、第二導電結構116及封膠層118的上表面彼此為共平面，且其鄰近於後續形成的第二重佈線層122(如第1F圖所示)。
請參照第1F圖，利用相同或相似於形成第一重佈線層108的製程，於封膠層118上形成圖案化的複數第二重佈線層122。在本實施例中，第二重佈線層122經由露出的第一導電結構114電性連接第一重佈線層108，且經由第二導電結構116 電性連接晶片112。
接著，利用相同或相似於形成鈍化保護層110的製程，於封膠層118及第二重佈線層122上覆蓋一鈍化保護層124。在本實施例中，鈍化保護層124內具有複數開口，以露出位於基底100的第二表面100b上的第二重佈線層122的一部分。之後，於封膠層118上形成複數焊料凸塊126及複數虛置焊料凸塊(未繪示)，其穿過鈍化保護層124。在一實施例中，焊料凸塊126經由鈍化保護層124的開口而電性連接第二重佈線層122。再者，虛置焊料凸塊並未與基底100內的裝置及晶片112電性連接。後續形成的晶片封裝體可透過焊料凸塊126接合至一電路板(未繪示)上。
請參照第1G圖，去除支撐基底20。之後，可沿著相鄰基底100的晶片區之間的切割道(未繪示)進行切割製程，以形成複數獨立的晶片封裝體。
請參照第3A至3D圖，其繪示出根據本揭露另一實施例之晶片封裝體的製造方法的剖面示意圖，其中相同於前述第第1A至1G圖的實施例的部件係使用相同的標號並省略其說明。如第3A圖所示，可利用相同或相似於第1A至1D圖的實施例形成一結構。在本實施例中，此結構相似於第1D圖中所示的結構，不同之處在於第3A圖中每一第一導電結構114為單一接球。再者，相較於第1D圖中的封膠層118，第3A圖中的封膠層118的厚度較大。
請參照第3B圖，對封膠層118進行一鑽孔製程(例如，雷射鑽孔製程、蝕刻製程或其他適合的製程)，使封膠層 118具有複數第一開口118以露出第一導電結構114，且具有複數第二開口118b以露出第二導電結構116。
請參照第3C圖，利用相同或相似於形成第一重佈線層108的製程，於封膠層118上形成圖案化的複數第二重佈線層122。在本實施例中，第二重佈線層122順應性延伸至第一開口118a之其中一者及第二開口118b之其中一者內而分別連接第一導電結構114之其中一者及第二導電結構116之其中一者。再者，另一第二重佈線層122可順應性延伸至不同的第二開口118b內而連接位於不同晶片112上的第二導電結構116。
接著，可利用相同或相似於形成鈍化保護層110的製程，於封膠層118及第二重佈線層122上覆蓋一鈍化保護層124。在本實施例中，鈍化保護層124內具有複數開口，以露出位於基底100的第二表面100b上的第二重佈線層122的一部分。在本實施例中，鈍化保護層124會局部填入第一開口118a及第二開口118b內，使第一開口118a及第二開口118b內的第二重佈線層122與鈍化保護層124之間形成間隙。在其他實施例中，鈍化保護層124也可完全填入第一開口118a及第二開口118b內。之後，於封膠層118上形成複數焊料凸塊126及複數虛置焊料凸塊(未繪示)，其穿過鈍化保護層124。在一實施例中，焊料凸塊126經由鈍化保護層124的開口而電性連接第二重佈線層122。再者，虛置焊料凸塊並未與基底100內的裝置及晶片112電性連接。後續形成的晶片封裝體可透過焊料凸塊126接合至一電路板(未繪示)上。
請參照第3D圖，去除支撐基底20。之後，可沿著 相鄰基底100的晶片區之間的切割道(未繪示)進行切割製程，以形成複數獨立的晶片封裝體。
在本實施例中，由於晶片封裝體的封膠層118的厚度大於第1G圖中晶片封裝體的封膠層118的厚度，因此具有相對較佳的機械強度。然而，由於晶片封裝體的封膠層118的厚度大於第1G圖中晶片封裝體的封膠層118的厚度，因此第1G圖中晶片封裝體具有相對較小的尺寸，而有助於縮小電子或光電產品的尺寸。
請參照第5A至5F圖，其繪示出根據本揭露又另一實施例之晶片封裝體的製造方法的剖面示意圖，其中相同於前述第第1A至1G圖的實施例的部件係使用相同的標號並省略其說明。如第5A圖所示，利用相同或相似於第1A至1B圖的方法形成一結構。在本實施例中，此結構相似於第1B圖中所示的結構，不同之處在於未形成任何絕緣層106於基底100的第二表面100b上或覆蓋露出的導電墊104。
請參照第5B圖，於基底100的第二表面100b上貼附複數晶片112。在一實施例中，晶片112係用以處理來自感測裝置102的信號，例如ISP晶片或ASIC晶片。舉例來說，感測裝置102可包括一指紋辨識元件，而晶片112可包括ASIC晶片。為簡化圖式，此處僅繪示出二個晶片112作為範例說明。在本實施例中，每一晶片112具有複數金屬凸塊112a。在一實施例中，金屬凸塊112a可包括焊球、導電柱或其他適合的導電結構，且可包括錫、鉛、銅、金、鎳、前述之組合或其他適合的導電材料。
接著，可透過模塑成型製程或沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，於基底100的第二表面100b上形成一封膠層118，以覆蓋晶片112、金屬凸塊112a，並填入每一晶片區邊緣的開口內以覆蓋露出的導電墊104。
請參照第5C圖，對封膠層118進行一研磨製程120，以露出金屬凸塊112a。如此一來，金屬凸塊112a及封膠層118的上表面彼此為共平面，且其鄰近於後續形成的重佈線層。接著，可透過刻痕製程以局部去除位於每一晶片區邊緣的開口內的封膠層118，使開口延伸於基底100的金屬化層並露出導電墊104的側壁。
請參照第5D圖，可透過沉積製程(例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)、微影製程及蝕刻製程，在基底100的第二表面100b上方的封膠層118上形成圖案化的複數重佈線層222。重佈線層222透過封膠層118與基底100電性隔離。再者，至少一重佈線層222的一端順應性延伸至基底100的側壁上，以與露出的導電墊140的側壁形成T型接觸而電性連接導電墊104。上述重佈線層222的另一端與露出的金屬凸塊112a形成電性連接。再者，至少另一重佈線層222與不同晶片112上露出的金屬凸塊112a形成電性連接。
請參照第5E圖，於封膠層118及重佈線層222上覆蓋一鈍化保護層124。在本實施例中，鈍化保護層124內具有複數開口，以露出位於基底100的第二表面100b上的重佈線層222 的一部分。之後，於封膠層118上形成複數焊料凸塊126及複數虛置焊料凸塊(未繪示)，其穿過鈍化保護層124。在一實施例中，焊料凸塊126經由鈍化保護層124的開口而電性連接重佈線層222。再者，虛置焊料凸塊並未與基底100內的裝置及晶片112電性連接。後續形成的晶片封裝體可透過焊料凸塊126接合至一電路板(未繪示)上。
請參照第5F圖，去除支撐基底20。之後，可沿著相鄰基底100的晶片區之間的切割道(未繪示)進行切割製程，以形成複數獨立的晶片封裝體。在本實施例中，由於晶片封裝體僅具有單層重佈線層222，且封膠層118的厚度小於第1G圖中晶片封裝體的封膠層118的厚度，因此具有相對於第1G圖中晶片封裝體具有相對較小的尺寸，而有助於進一步縮小電子或光電產品的尺寸。
根據上述不同的實施例，利用接球及T型接觸作為具有感測裝置之基底的外部電性連接的路徑，以將不同功能的晶片整合至單一封裝體中。如此一來，可在不增加晶片封裝體的數量下符合電子或光電產品的需求，進而維持或縮小電子或光電產品的尺寸並能夠節省成本。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。
10‧‧‧蓋層
100‧‧‧基底
100a‧‧‧第一表面
100b‧‧‧第二表面
102‧‧‧感測裝置
104‧‧‧導電墊
106‧‧‧絕緣層
108‧‧‧第一重佈線層
110、124‧‧‧鈍化保護層
112‧‧‧晶片
114‧‧‧第一導電結構
116‧‧‧第二導電結構
118‧‧‧封膠層
122‧‧‧第二重佈線層
126‧‧‧焊料凸塊

Claims (26)

  1. 一種晶片封裝體，包括：一基底，具有一第一表面及與其相對的一第二表面，其中該基底內包括一感測裝置及複數導電墊鄰近於該第一表面；複數晶片，貼附於該基底的該第二表面上；一封膠層，設置於該基底的該第二表面上，以覆蓋該等晶片；複數第一重佈線層，設置於該基底的該第二表面與該封膠層之間，且電性連接該等導電墊；複數第二重佈線層，設置於該封膠層上；以及複數第一導電結構及複數第二導電結構，設置於該封膠層內；其中每一該等第一導電結構及每一該等第二導電結構分別包括至少一接球；其中至少一該等第一導電結構配置成連接至少一該等第一重佈線層與至少一該等第二重佈線層，且至少一該等第二導電結構配置成連接至少一該等第二重佈線層與至少一該等晶片。
  2. 如申請專利範圍第1項所述之晶片封裝體，其中每一該等第一導電結構包括複數接球沿垂直於該基底的該第二表面的方向疊置於該等第一重佈線層之其中一者，且每一該等第二導電結構設置於該等晶片之其中一者。
  3. 如申請專利範圍第2項所述之晶片封裝體，其中該等第一 導電結構、該等第二導電結構及該封膠層的上表面彼此為共平面，且該等第一導電結構、該等第二導電結構及該封膠層的上表面鄰近於該等第二重佈線層。
  4. 如申請專利範圍第1項所述之晶片封裝體，其中該封膠層具有複數第一開口以露出該等第一導電結構且具有複數第二開口以露出該等第二導電結構，且其中至少一該等第二重佈線層延伸至該等第一開口之其中一者內而連接該等第一導電結構之其中一者，且至少另一該等第二重佈線層延伸至該等第二開口之其中一者內而連接該等第二導電結構之其中一者。
  5. 如申請專利範圍第4項所述之晶片封裝體，其中該等第一導電結構、該等第二導電結構及該封膠層的上表面彼此不為共平面。
  6. 如申請專利範圍第1項所述之晶片封裝體，更包括：一鈍化保護層，覆蓋該封膠層及該等第二重佈線層；以及複數焊料凸塊及複數虛置焊料凸塊，設置於該封膠層上且穿過該鈍化保護層，其中該等焊料凸塊電性連接該等第二重佈線層。
  7. 如申請專利範圍第1項所述之晶片封裝體，更包括一蓋層，覆蓋該基底的該第一表面。
  8. 如申請專利範圍第1項所述之晶片封裝體，其中該感測裝置包括一指紋辨識元件，且該等晶片包括特定應用積體電路晶片。
  9. 一種晶片封裝體的製造方法，包括： 提供一基底，其具有一第一表面及與其相對的一第二表面，其中該基底內包括一感測裝置及複數導電墊鄰近於該第一表面；於該基底的該第二表面形成複數第一重佈線層，其中該等第一重佈線層電性連接該等導電墊；將複數晶片貼附於該基底的該第二表面上；於該等第一重佈線層上形成複數第一導電結構，且於該等晶片上形成複數第二導電結構，其中每一該等第一導電結構及每一該等第二導電結構分別包括至少一接球；於該基底的該第二表面上形成一封膠層，以覆蓋該等晶片及該等第一重佈線層且露出該等第一導電結構及該等第二導電結構；以及於該封膠層上形成複數第二重佈線層，其中該等第二重佈線層經由該等第一導電結構電性連接該等第一重佈線層，且經由該等第二導電結構電性連接該等晶片。
  10. 如申請專利範圍第9項所述之晶片封裝體的製造方法，其中每一該等第一導電結構包括複數接球沿垂直於該基底的該第二表面的方向疊置。
  11. 如申請專利範圍第9項所述之晶片封裝體的製造方法，其中形成該封膠層包括進行一研磨製程，使該等第一導電結構、該等第二導電結構及該封膠層的上表面彼此為共平面，且該等第一導電結構、該等第二導電結構及該封膠層的上表面鄰近於該等第二重佈線層。
  12. 如申請專利範圍第9項所述之晶片封裝體的製造方法，其 中形成該封膠層包括進行一鑽孔製程，使該封膠層具有複數第一開口以露出該等第一導電結構且具有複數第二開口以露出該等第二導電結構，且至少一該等第二重佈線層延伸至該等第一開口之其中一者內而連接該等第一導電結構之其中一者，且至少另一該等第二重佈線層延伸至該等第二開口之其中一者內而連接該等第二導電結構之其中一者。
  13. 如申請專利範圍第12項所述之晶片封裝體的製造方法，其中該等第一導電結構、該等第二導電結構及該封膠層的上表面彼此不為共平面。
  14. 如申請專利範圍第9項所述之晶片封裝體的製造方法，更包括：於該封膠層及該等第二重佈線層上覆蓋一鈍化保護層；以及於該封膠層上形成複數焊料凸塊及複數虛置焊料凸塊，其中該等複焊料凸塊穿過該鈍化保護層，以電性連接該等第二重佈線層。
  15. 如申請專利範圍第9項所述之晶片封裝體的製造方法，更包括於該基底的該第一表面覆蓋一蓋層。
  16. 如申請專利範圍第9項所述之晶片封裝體的製造方法，其中該感測裝置包括一指紋辨識元件，且該等晶片包括特定應用積體電路晶片。
  17. 一種晶片封裝體，包括：一基底，具有一第一表面及與其相對的一第二表面，其中 該基底內包括一感測裝置及複數導電墊鄰近於該第一表面；複數晶片，貼附於該基底的該第二表面上，其中該等晶片具有複數金屬凸塊；一封膠層，設置於該基底的該第二表面上，以覆蓋該等晶片並露出該等金屬凸塊；以及複數重佈線層，設置於該封膠層上，且電性連接該等導電墊及露出的該等金屬凸塊。
  18. 如申請專利範圍第17項所述之晶片封裝體，其中該等金屬凸塊及該封膠層的上表面為共平面，且該等金屬凸塊及該封膠層的上表面鄰近於該等重佈線層。
  19. 如申請專利範圍第17項所述之晶片封裝體，更包括：一鈍化保護層，覆蓋該封膠層及該等重佈線層；以及複數焊料凸塊及複數虛置焊料凸塊，設置於該封膠層上且穿過該鈍化保護層，其中該等焊料凸塊電性連接該等重佈線層。
  20. 如申請專利範圍第17項所述之晶片封裝體，更包括一蓋層，覆蓋該基底的該第一表面。
  21. 如申請專利範圍第17項所述之晶片封裝體，其中該感測裝置包括一指紋辨識元件，且該等晶片包括特定應用積體電路晶片。
  22. 一種晶片封裝體的製造方法，包括：提供一基底，其具有一第一表面及與其相對的一第二表面，其中該基底內包括一感測裝置及複數導電墊鄰近於該 第一表面；於該基底的該第二表面上貼附複數晶片，其中該等晶片具有複數金屬凸塊；於該基底的該第二表面上形成一封膠層，以覆蓋該等晶片並露出該等金屬凸塊；以及於該封膠層上形成複數重佈線層，其中該等重佈線層電性連接該等導電墊及露出的該等金屬凸塊。
  23. 如申請專利範圍第22項所述之晶片封裝體的製造方法，其中該等金屬凸塊及該封膠層的上表面為共平面，且該等金屬凸塊及該封膠層的上表面鄰近於該等重佈線層。
  24. 如申請專利範圍第22項所述之晶片封裝體的製造方法，更包括：於該封膠層及該等重佈線層上覆蓋一鈍化保護層；以及於該封膠層上形成複數焊料凸塊及複數虛置焊料凸塊，其中該等焊料凸塊穿過該鈍化保護層且電性連接該等重佈線層。
  25. 如申請專利範圍第22項所述之晶片封裝體的製造方法，更包括於該基底的該第一表面覆蓋一蓋層。
  26. 如申請專利範圍第22項所述之晶片封裝體的製造方法，其中該感測裝置包括一指紋辨識元件，且該等晶片包括特定應用積體電路晶片。
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