TWI824443B - 用於將多個半導體晶片互連之裝置、方法及晶片處置器 - Google Patents
用於將多個半導體晶片互連之裝置、方法及晶片處置器 Download PDFInfo
- Publication number
- TWI824443B TWI824443B TW111109996A TW111109996A TWI824443B TW I824443 B TWI824443 B TW I824443B TW 111109996 A TW111109996 A TW 111109996A TW 111109996 A TW111109996 A TW 111109996A TW I824443 B TWI824443 B TW I824443B
- Authority
- TW
- Taiwan
- Prior art keywords
- wafer
- handler
- terminals
- chip
- bridge
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 78
- 239000004065 semiconductor Substances 0.000 title description 9
- 235000012431 wafers Nutrition 0.000 claims description 885
- 239000000463 material Substances 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 40
- 229910000679 solder Inorganic materials 0.000 claims description 34
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 238000012545 processing Methods 0.000 claims description 12
- 238000007789 sealing Methods 0.000 claims description 10
- 241000309551 Arthraxon hispidus Species 0.000 claims description 9
- 239000000853 adhesive Substances 0.000 claims description 5
- 230000001070 adhesive effect Effects 0.000 claims description 5
- 239000007789 gas Substances 0.000 description 79
- 238000004519 manufacturing process Methods 0.000 description 56
- 230000008569 process Effects 0.000 description 48
- 239000010410 layer Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 18
- 239000011261 inert gas Substances 0.000 description 17
- BDAGIHXWWSANSR-UHFFFAOYSA-N methanoic acid Natural products OC=O BDAGIHXWWSANSR-UHFFFAOYSA-N 0.000 description 16
- 238000002844 melting Methods 0.000 description 15
- 230000008018 melting Effects 0.000 description 15
- 230000002093 peripheral effect Effects 0.000 description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 10
- OSWFIVFLDKOXQC-UHFFFAOYSA-N 4-(3-methoxyphenyl)aniline Chemical compound COC1=CC=CC(C=2C=CC(N)=CC=2)=C1 OSWFIVFLDKOXQC-UHFFFAOYSA-N 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 235000019253 formic acid Nutrition 0.000 description 8
- 230000007246 mechanism Effects 0.000 description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 238000012856 packing Methods 0.000 description 5
- 229910005728 SnZn Inorganic materials 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 238000005260 corrosion Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910000765 intermetallic Inorganic materials 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- 229910016347 CuSn Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910007637 SnAg Inorganic materials 0.000 description 2
- 239000002390 adhesive tape Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 229920001971 elastomer Polymers 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011152 fibreglass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/63—Connectors not provided for in any of the groups H01L24/10 - H01L24/50 and subgroups; Manufacturing methods related thereto
- H01L24/65—Structure, shape, material or disposition of the connectors prior to the connecting process
- H01L24/66—Structure, shape, material or disposition of the connectors prior to the connecting process of an individual connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
- H01L24/743—Apparatus for manufacturing layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/1701—Structure
- H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
- H01L2224/743—Apparatus for manufacturing layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/751—Means for controlling the bonding environment, e.g. valves, vacuum pumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/751—Means for controlling the bonding environment, e.g. valves, vacuum pumps
- H01L2224/75101—Chamber
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7525—Means for applying energy, e.g. heating means
- H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/75301—Bonding head
- H01L2224/75302—Shape
- H01L2224/75303—Shape of the pressing surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7525—Means for applying energy, e.g. heating means
- H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/75301—Bonding head
- H01L2224/75302—Shape
- H01L2224/75303—Shape of the pressing surface
- H01L2224/75305—Shape of the pressing surface comprising protrusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
- H01L2224/75701—Means for aligning in the lower part of the bonding apparatus, e.g. in the apparatus chuck
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
- H01L2224/75702—Means for aligning in the upper part of the bonding apparatus, e.g. in the bonding head
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
- H01L2224/75703—Mechanical holding means
- H01L2224/75704—Mechanical holding means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
- H01L2224/75703—Mechanical holding means
- H01L2224/75705—Mechanical holding means in the upper part of the bonding apparatus, e.g. in the bonding head
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
- H01L2224/75743—Suction holding means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
- H01L2224/75754—Guiding structures
- H01L2224/75755—Guiding structures in the lower part of the bonding apparatus, e.g. in the apparatus chuck
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/75981—Apparatus chuck
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81053—Bonding environment
- H01L2224/81054—Composition of the atmosphere
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83909—Post-treatment of the layer connector or bonding area
- H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15158—Shape the die mounting substrate being other than a cuboid
- H01L2924/15159—Side view
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Wire Bonding (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
由一橋接構件將一第一晶片及一第二晶片互連包括用於處置該第一晶片及該第二晶片之一晶片處置器。該第一晶片及該第二晶片中之每一者具有包括一第一組端子之一第一表面及與該第一表面相對之一第二表面。該晶片處置器具有一開口及至少一個支撐表面,該至少一個支撐表面用於在該第一晶片及該第二晶片安裝至該晶片處置器時支撐該第一晶片及該第二晶片之該等第一表面。一晶片支撐構件自該等第二表面支撐該第一晶片及該第二晶片,且一橋接處置器經設置以用於通過該晶片處置器之該開口插入該橋接構件且用於將該橋接構件置放至該第一晶片及該第二晶片之該等第一組端子上。
Description
本發明大體上係關於多晶片互連技術之領域,且更特定言之,係關於一種用於將複數個半導體晶片互連之晶片處置器。
當前,愈來愈關注多個晶片之間的高密度互連,諸如中央處理單元(Central Processing Unit;CPU)與記憶體之間的高密度互連,及人工智慧(Artificial Intelligence;AI)加速器與記憶體之間的高密度互連。用於將多個晶片互連之有前景的結構為橋接結構,其中多個晶片係由實施高密度互連之橋接構件連接。
為了建置橋接結構,需要用於將多個晶片互連之適當工具及製程。歸因於晶片對準之困難及中間結構之脆弱屬性,橋接組裝製程仍具挑戰性。通常,晶片與將該等晶片連接之橋接構件之間需要準確對準,不僅水平地而且豎直地。為了經由橋接構件達成晶片之間的密集互連,使用諸如微凸塊之相對較小凸塊。
隨著凸塊之焊料體積減小,尤其關於豎直對準之困難會增加。此外,為了防止隨後將接合於其他基板上之晶片之間的未對準,需要使晶片與橋接構件之間的每次對準更準確,此在將多個晶片橋接時造成額
外困難。作為實例,對於具有30微米節距凸塊之20mm晶粒大小,需要水平尺寸小於5微米之對準準確度及豎直尺寸小於2微米之對準準確度。又,在經由聯結至底部填充物之橋接晶片之晶片對準的整個過程中,需要對脆弱的經橋接模組進行端對端支撐。
因此,需要用於在橋接製程期間適當地將複數個晶片與橋接構件對準且支撐該等晶片及該橋接構件之替代性多晶片互連技術。
根據本發明之一實施例,提供一種用於由一橋接構件將一第一晶片及一第二晶片互連之裝置。該第一晶片及該第二晶片中之每一者具有包括上面形成有一第一組端子之一第一表面及與該第一表面相對之一第二表面。該裝置包括用於處置該第一晶片及該第二晶片之一晶片處置器,其中該晶片處置器具有一開口及至少一個支撐表面,該至少一個支撐表面用於在該第一晶片及該第二晶片安裝至該晶片處置器時支撐該第一晶片及該第二晶片之該等第一表面。該裝置進一步包括用於自該等第二表面支撐該第一晶片及該第二晶片之一晶片支撐構件。該裝置進一步包括一橋接處置器,該橋接處置器用於通過該晶片處置器之該開口插入該橋接構件且將該橋接構件置放至該第一晶片及該第二晶片之該等第一組端子上。
根據以上實施例之該裝置實現該第一晶片與該第二晶片之間以及該第一晶片及該第二晶片中之每一者與該橋接構件之間的準確對準,此係因為該晶片處置器提供該第一晶片與該第二晶片之間的預對準之功能性。該橋接構件置放於相對於該晶片處置器預對準之該第一晶片及該第二晶片上,且接著,經橋接之該多個晶片將同時接合至一基板。又,該第一晶片及該第二晶片以及中間經橋接結構在橋接製程期間由該晶片處置
器之該支撐表面支撐。
在一較佳實施例中,該晶片處置器、該晶片支撐構件及該橋接處置器提供一腔室空間,以便在該晶片處置器、該晶片支撐構件及該橋接處置器被組裝時將該第一晶片及該第二晶片之該等第一組端子以及該橋接構件之端子容納在該腔室空間內部。藉此,該第一晶片及該第二晶片之該等第一組端子以及該橋接構件之端子在橋接製程期間置放於一受控環境中。
在一另外較佳實施例中,該裝置進一步包括一氣體供應器,該氣體供應器用於將還原氣體供應至該腔室空間中以清潔該第一晶片及該第二晶片之該等第一組端子及/或該橋接構件之該等端子。藉此,可達成在還原氛圍中之免清潔聯結。又,因為該還原氣體可保留於該腔室空間中,所以亦可防止歸因於該還原氣體之腐蝕性質而引起的該腔室空間外部之該裝置之部件之腐蝕。
在一另外較佳實施例中,該橋接處置器包括:一處置器本體,其用於附接該橋接構件;及一氣體洩漏擋止器,其用於在該橋接構件由該處置器本體通過該開口插入時密封該腔室空間。藉此,可防止來自該晶片處置器與該橋接處置器之間的一間隙之氣體洩漏。
在該另外較佳實施例中,該裝置進一步包括一密封構件,該密封構件設置於該晶片處置器與該晶片支撐構件之間以用於在該晶片處置器組裝至該晶片支撐構件時密封該腔室空間。藉此,可防止來自該晶片處置器與該晶片支撐構件之間的一間隙之氣體洩漏。
在一另外較佳實施例中,該第一晶片及該第二晶片中之每一者之該第一表面包括一第二組端子。該晶片處置器進一步包括與該開口
連通之一空腔,且該空腔具有高於該等第一組端子及該等第二組端子之高度的一高度,以便在該第一晶片及該第二晶片安裝至該晶片處置器時將該第一晶片及該第二晶片之該等第一組端子及該等第二組端子容納在該空腔內部。藉此,可防止該等第一組端子及/或該等第二組端子變形。
在一特定較佳實施例中,該晶片處置器進一步包括:供氣體穿過之一第一組通道,其自一接合載台側佈設至形成於該至少一個支撐表面上之一第一組孔;及供氣體穿過之一第二組通道,其自一接合頭側佈設至形成於該至少一個支撐表面上之一第二組孔。藉此,可藉由利用自一接合頭側及一接合載台側兩者在該等孔處之氣體吸入或排出來控制該晶片處置器之該至少一個支撐表面與該第一晶片及該第二晶片之該等第一表面之間的固定。
在另一實施例中,該晶片處置器進一步包括一吸入系統,該吸入系統用於在該晶片處置器之該至少一個支撐表面處抽吸該第一晶片及該第二晶片之該等第一表面。
在又一實施例中,該第一晶片及該第二晶片之該等第一表面由一固定構件固定至該至少一個支撐表面。該固定構件係選自由以下各者組成之一群組:一黏著材料、一金屬柱凸塊及一襯墊之一配對,以及一焊料凸塊及一襯墊之一配對。
在再一實施例中,該裝置進一步包括一定位模組,該定位模組用於使該第一晶片及該第二晶片相對於該晶片處置器水平地對準。該晶片處置器之該至少一個支撐表面在該第一晶片及該第二晶片之該等第一組端子外部之點處部分地接觸該第一晶片及該第二晶片之該等第一表面,以便在該第一晶片及該第二晶片對準且安裝至該晶片處置器時豎直地將該
第一晶片及該第二晶片之該等第一表面對準。
在另一實施例中,該晶片處置器及該晶片支撐構件包括複數個夾具及一組吸入管線,該組吸入管線用於藉由吸力將該複數個夾具中之至少一者固定至一接合頭或載台及自一接合頭或載台釋放該複數個夾具中之至少一者。
在再一較佳實施例中,該晶片支撐構件包括一第一基底部件,該第一基底部件具有用於自該第一晶片之該第二表面固持該第一晶片之一第一水平表面。該晶片支撐構件包括一第二基底部件,該第二基底部件具有用於自該第二晶片之該第二表面固持該第二晶片之一第二水平表面。藉此,允許該第一晶片及該第二晶片具有不同厚度。
在又一實施例中,該晶片支撐構件之該第一基底部件之該第一水平表面及該第二基底部件之該第二水平表面可彼此獨立地調整。藉此,該裝置可處置該等晶片,而不管該第一晶片及該第二晶片具有相同抑或不同厚度。
在又一實施例中,該晶片支撐構件進一步包括形成於該第一基底部件上之一第一厚度可調整層及/或形成於該第二基底部件上之一第二厚度可調整層。藉此,該第一厚度可調整層及該第二厚度可調整層可吸收對應晶片之厚度之變化。
在再一實施例中,該橋接構件具有第三組端子且該裝置進一步包括一施配器,該施配器用於將一底部填充材料自該等第二表面之一側施配至該第一晶片及該第二晶片之該等第一組端子與該橋接構件之該等第三組端子之間的接頭周圍之一位置。在一特定實施例中,該晶片支撐構件包括一第二開口,該底部填充材料係通過該第二開口而施配。
在一特定實施例中,該裝置進一步包括一控制模組,該控制模組用於控制包括該第一晶片、該第二晶片及接合至該第一晶片及該第二晶片之該橋接構件的一經橋接模組自該晶片處置器之釋放,及該經橋接模組至一基板之安裝。
根據本發明之另一實施例,提供一種用於由一橋接構件將一第一晶片及一第二晶片互連之方法。該第一晶片及該第二晶片中之每一者具有包括上面形成有一第一組端子之一第一表面及與該第一表面相對之一第二表面。該方法包括將該第一晶片及該第二晶片安裝至具有一開口及至少一個支撐表面之一晶片處置器,其中安裝至該晶片處置器之該第一晶片及該第二晶片之該等第一表面由該晶片處置器之該至少一個支撐表面支撐。該方法亦包括運用該晶片處置器將該第一晶片及該第二晶片自該等第二表面置放於一晶片支撐構件上。該方法進一步包括由一橋接處置器通過該晶片處置器之該開口插入一橋接構件以將該橋接構件置放至該第一晶片及該第二晶片之該等第一組端子上。
根據本發明之該實施例之該方法實現該第一晶片與該第二晶片之間以及該第一晶片及該第二晶片中之每一者與該橋接構件之間的準確對準,此係因為在將該第一晶片及該第二晶片安裝至該晶片處置器時該第一晶片及該第二晶片相對於該晶片處置器預對準。該橋接構件接著置放於相對於該晶片處置器預對準之該第一晶片及該第二晶片上,且接著,經橋接之該多個晶片可同時接合至一基板。又,該第一晶片及該第二晶片以及中間經橋接結構在製程期間由該晶片處置器之該至少一個支撐表面支撐。
在一較佳實施例中,該方法進一步包括組裝該晶片處置
器、該晶片支撐構件及該橋接處置器以提供一腔室空間,該腔室空間將該第一晶片及該第二晶片之該等第一組端子以及該橋接構件之端子容納在該腔室空間內部。藉此,該第一晶片及該第二晶片之該等第一組端子以及該橋接構件之端子在橋接製程期間置放於受控環境中。
在一另外較佳實施例中,該方法進一步包括將還原氣體供應至該腔室空間中以清潔該第一晶片及該第二晶片之該等第一組端子及/或該橋接構件之該等端子。藉此,可達成在還原氛圍中之免清潔聯結。又,因為該還原氣體可保留於該腔室空間中,所以亦可防止歸因於該還原氣體之腐蝕性質而引起的該腔室空間外部之該裝置之部件之腐蝕。
在一特定實施例中,將該第一晶片及該第二晶片安裝至該晶片處置器包括:由形成於該至少一個支撐表面上之複數個第一孔來抽吸該第一晶片之該第一表面;及由形成於該至少一個支撐表面上之複數個第二孔來抽吸該第二晶片之該第一表面。
在一特定實施例中,將該第一晶片及該第二晶片安裝至該晶片處置器包括:由形成於該至少一個支撐表面上且自一接合載台側及一接合頭側中之一者佈設的一第一組孔來抽吸該第一晶片及該第二晶片之該等第一表面。將該第一晶片及該第二晶片置放於該晶片支撐構件上包括:由形成於該至少一個支撐表面上且自該接合載台側及該接合頭側中之另一者佈設的一第二組孔來抽吸該第一晶片及該第二晶片之該等第一表面。將該第一晶片及該第二晶片置放於該晶片支撐構件上進一步包括:自該接合載台側及該接合頭側中之該一者釋放該晶片處置器。藉此,可藉由利用自一接合頭側及一接合載台側兩者在該等孔處之吸入來控制該晶片處置器之該至少一個支撐表面與該第一晶片及該第二晶片之該等第一表面之間的固
定。
在一特定實施例中,該方法進一步包括自該晶片處置器釋放包括該第一晶片、該第二晶片及接合至該第一晶片及該第二晶片之該橋接構件的一經橋接模組。該方法進一步包括將該經橋接模組安裝於一基板上。
在一特定實施例中,該橋接構件具有第三組端子。該方法進一步包括:將一底部填充材料自該等第二表面之一側施配至該第一晶片及該第二晶片之該等第一組端子與該橋接構件之該等第三組端子之間的接頭周圍之一位置;及固化該底部填充材料。
根據本發明之另一實施例,提供一種用於處置一第一晶片及一第二晶片之晶片處置器。該第一晶片及該第二晶片中之每一者具有包括上面形成有一第一組端子之一第一表面及與該第一表面相對之一第二表面。該晶片處置器包括至少一個支撐表面,該至少一個支撐表面用於在該第一晶片及該第二晶片安裝至該晶片處置器時支撐該第一晶片及該第二晶片之該等第一表面。該晶片處置器亦包括一開口,該開口用於通過其插入一橋接構件,接著將該橋接構件置放至該第一晶片及該第二晶片之該等第一組端子上。該第一晶片及該第二晶片之該等第二表面自該晶片處置器曝露。
根據本發明之該實施例之該晶片處置器實現該第一晶片與該第二晶片之間以及該第一晶片及該第二晶片中之每一者與該橋接構件之間的準確對準,此係因為該晶片處置器提供該第一晶片與該第二晶片之間的預對準之功能性。該橋接構件可置放於相對於該晶片處置器預對準之該第一晶片及該第二晶片上,且接著,經橋接之該多個晶片將同時接合至一
基板。又,該第一晶片及該第二晶片以及中間經橋接結構在橋接製程期間由該晶片處置器之該至少一個支撐表面支撐。
額外特徵及優點經由本發明之技術而實現。本發明之其他實施例及態樣在本文中被詳細地描述且被認為係所主張之本發明之一部分。
10:製造裝置
20:控制模組
30:XY定位模組
40:Z定位模組
60:吸入系統
70:還原氣體供應器
80:惰性氣體供應器
100:晶片
100A:第一晶片
100B:第二晶片
102:前表面/第一表面
102A:前表面/第一表面
102B:前表面/第一表面
102C:前表面
102D:前表面
104:後表面
104A:後表面
104B:後表面
106:端子/第二組端子
106A:第二組端子
106B:第二組端子
108:端子
108A:第一組端子
108B:第一組端子
120:橋接構件
122:前表面
124:後表面
126A:第三組端子/端子之第一子集
126B:第三組端子/端子之第二子集
130:橋接器-晶片接頭
130A:橋接器-晶片接頭之第一子集
130B:橋接器-晶片接頭之第二子集
132:底部填充材料
140:基板
142:空腔
144A:接觸襯墊
144B:接觸襯墊
150:經橋接模組
200:晶片處置器
202:本體
204:表面/支撐表面
206:底部表面
208:第二空腔
210:第一空腔
212:開口
214:孔
214A:孔之第一子集
214A-C:孔之中心子集
214A-P:孔之周邊子集
214B:孔之第二子集
214B-C:孔之中心子集
214B-P:孔之周邊子集
216I:氣體入口
216O:氣體出口
218:氣體密封構件
240:射流施配器
242:小滴
250:晶片支撐構件
252A:第一基底部件
252B:第二基底部件
254A:第一厚度可調整層
254B:第二厚度可調整層
256:可附接及可拆卸機構
258A:孔
258B:孔
260:開口
300:接合載台
310:橋接處置器
311:處置器本體
312:氣體洩漏擋止器
320:接合頭
322A:孔
322B:孔
330:還原氣體
340:腔室空間
402:第二基線夾具
404:第一基線夾具
405:支撐表面
406:第二載台夾具
408:第一載台夾具
410A:第三載台夾具
410B:第三載台夾具
412A:層
412B:層
414:空腔
416:開口
440:惰性氣體
500:接合載台
500A:晶片接合載台
500B:晶片接合載台
500C:周邊接合載台
510:接合頭
520:橋接處置器
540:載體
560:橋接處置器
602:孔或通道
604:黏著層或膠帶
622:襯墊
624:金屬柱凸塊
626:襯墊
630:鈍化層
642:襯墊
644:導柱凸塊
646:焊料蓋
648:襯墊
649:鈍化層
650:晶片處置夾具
651:支撐表面
652:空腔
652A:空腔
652B:空腔
652C:空腔
652D:空腔
654:開口
654A:開口
654B:開口
654C:開口
654D:開口
656:襯墊
660:焊接接頭
900A:第一晶片
900B:第二晶片
920:橋接構件
940:基板
950:橋接模組
2010:固定焊料凸塊
2020:聯結凸塊
2030:橋接凸塊
A-A':點線
B-B':點線
C-C':單點劃線
V-h-bf-1:吸入管線
V-h-bf-2:吸入管線
V-h-cp-A:吸入管線
V-h-cp-B:吸入管線
V-h-sf-1:吸入管線
V-h-sf-2:吸入管線
V-s-bcp-A:吸入管線
V-s-bcp-B:吸入管線
V-s-bf-1/2:吸入管線
V-s-sf-1:吸入管線
V-s-sf-2:吸入管線
V-s-sf-A:吸入管線
V-s-sf-B:吸入管線
V-s-tcp-A:吸入管線
V-s-tcp-B:吸入管線
Z1:Z維度
Z2:Z維度
結合隨附圖式將最佳地瞭解作為實例而給出且不意欲將本發明僅限於此的以下實施方式,在該等隨附圖式中:圖1A為根據本發明之一實施例的在經橋接多晶片模組之製造裝置中所使用的晶片處置器及由晶片處置器承載之經橋接模組的橫截面圖;圖1B為根據本發明之一實施例的橫越線B-B'之晶片處置器的橫截面圖;圖1C為根據本發明之一實施例的晶片處置器的俯視圖;圖1D為根據本發明之一實施例的晶片處置器的仰視圖;圖2A為根據本發明之一實施例的晶片處置器的橫截面圖;圖2B為根據本發明之一實施例的橫越線B-B'之晶片處置器的橫截面圖;圖2C為根據本發明之一實施例的晶片處置器的俯視圖;圖2D為根據本發明之一實施例的晶片處置器的仰視圖;圖3A繪示根據本發明之一實施例的用於使用晶片處置器製造經橋接多晶片模組之製程之第一步驟;圖3B為根據本發明之一實施例的晶片處置器的橫截面圖,
其描繪安裝步驟;圖3C為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪將第一晶片及第二晶片置放於接合載台上之步驟;圖3D為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪製備附接至橋接處置器之橋接構件之步驟;圖3E為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪由橋接處置器通過晶片處置器之開口插入橋接構件之步驟;圖4A為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪升高溫度、執行焊料聯結、由惰性氣體置換氣體且冷卻之步驟;圖4B為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪釋放經接合橋接構件且將橋接處置器之處置器本體拉出晶片處置器之步驟;圖4C為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪施配底部填充材料之步驟;圖4D為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪自晶片處置器釋放經橋接模組之步驟;圖4E為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪將經橋接模組安裝於基板上之步驟;圖5繪示根據本發明之一實施例的經橋接多晶片模組之製造裝置的示意圖;圖6A為根據本發明之一實施例的在經橋接多晶片模組之製造裝置中所使用的晶片處置器、晶片支撐構件及安裝至晶片處置器及晶片支撐構件之經橋接模組的橫截面圖;
圖6B為根據本發明之一實施例的橫越線B-B'之晶片處置器及晶片支撐構件之組裝件的橫截面圖;圖6C為根據本發明之一實施例的晶片處置器之組裝件的俯視圖;圖7A繪示根據本發明之一實施例的用於藉由使用晶片處置器及晶片支撐構件製造經橋接多晶片模組之製程之第一步驟;圖7B為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪將晶片支撐構件附接至晶片處置器之步驟;圖7C為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪製備附接至橋接處置器之橋接構件之步驟;圖7D為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪通過晶片處置器之開口插入橋接構件之步驟;圖8A為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪自橋接處置器之處置器本體釋放橋接構件、將橋接處置器之處置器本體拉出晶片處置器、反轉晶片處置器及晶片支撐構件之總成且施配底部填充材料之步驟;圖8B為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪自晶片處置器釋放經橋接模組之步驟;圖8C為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪製備具有接觸襯墊之基板之步驟;圖8D為根據本發明之一實施例的晶片處置器的橫截面圖,其描繪將經橋接模組安裝於基板上且執行回焊之步驟;圖9A繪示根據本發明之一實施例的第一接合階段,其中當
兩個晶片及橋接構件在不使用晶片處置器的情況下依序接合時發生未對準;圖9B繪示根據本發明之一實施例的第二接合階段,其中當兩個晶片及橋接構件在不使用晶片處置器的情況下依序接合時發生未對準;圖9C繪示根據本發明之一實施例的第三接合階段,其中當兩個晶片及橋接構件在不使用晶片處置器的情況下依序接合時發生未對準;圖10A為根據本發明之一實施例的一組晶片處置夾具及由該組晶片處置夾具承載之經橋接模組的橫截面圖;圖10B為根據本發明之一實施例的一組晶片處置夾具、接合載台及具有由該組晶片處置夾具承載之經橋接模組之接合頭的橫截面圖;圖11A為根據本發明之一實施例的在一組晶片處置夾具中形成之一組吸入管線的橫截面圖;圖11B為根據本發明之一實施例的一組吸入管線的橫截面圖;圖11C為根據本發明之一實施例的第二基線夾具之表面的平面圖;圖12A繪示根據本發明之一實施例的一組晶片處置夾具中之一組吸入管線之操作;圖12B繪示根據本發明之一實施例的一組晶片處置夾具中之一組吸入管線之操作,其中來自接合載台之吸入管線之抽空被開啟;
圖13A為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪用於使用一組晶片處置夾具製造經橋接多晶片模組之製程之第一步驟;圖13B為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪安裝具有對準標記之第二晶片之步驟;圖13C為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪藉由開啟剩餘吸入管線將載台夾具附接至基線夾具之步驟;圖14A為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪關斷接合頭之所有吸入功能且自夾具釋放接合頭之步驟;圖14B為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪由橋接處置器通過第二基線夾具之開口插入橋接構件之步驟;圖14C為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪自橋接處置器之處置器本體釋放經接合橋接構件且通過開口將橋接處置器之處置器本體拉出夾具之步驟;圖15A為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪將具有經橋接模組之晶片處置夾具置放於載體上之步驟;圖15B為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪拾取晶片處置夾具且將晶片處置夾具置放於接合載台上之步驟;圖15C為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪將基板接合於經橋接模組上之步驟;圖16A為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪在載體上進行圖15B至圖15C之步驟;
圖16B為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪獲得包括半導體晶片、橋接構件及基板之經橋接多晶片模組;圖17A為根據本發明之一實施例的在用於使用一組晶片處置夾具製造經橋接多晶片模組之製程之第一步驟期間的該組晶片處置夾具的橫截面圖;圖17B為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪由橋接處置器通過第二基線夾具之開口插入橋接構件之步驟;圖17C為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪自橋接處置器之處置器本體釋放經接合橋接構件且通過開口將橋接處置器之處置器本體拉出夾具之步驟;圖17D為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪在圖15C中所展示之接合步驟之前的步驟;圖18A展示根據本發明之一實施例的用於使用一組晶片處置夾具製造經橋接多晶片模組之裝置及製程的示意圖;圖18B為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪由橋接處置器通過第二基線夾具之開口插入橋接構件之步驟;圖18C為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪將基板接合於經橋接模組上之步驟;圖19A為根據本發明之一實施例的晶片處置結構的橫截面圖,其描繪複數個固定構件;圖19B為根據本發明之一實施例的圖19A之晶片處置結構的詳細視圖,其描繪使用黏著材料作為固定構件;圖19C為根據本發明之一實施例的圖19A之晶片處置結構
的詳細視圖,其描繪使用金屬柱凸塊及襯墊之配對作為固定構件;圖19D為根據本發明之一實施例的圖19A之晶片處置結構的詳細視圖,其描繪使用焊料凸塊及襯墊之配對作為固定構件;圖20A描述根據本發明之一實施例的使用焊料凸塊及襯墊之配對作為固定構件的實例製程流程之第一步驟;圖20B描述根據本發明之一實施例的執行橋接接合之步驟;圖20C描述根據本發明之一實施例的固化底部填充物之步驟;圖20D描述根據本發明之一實施例的藉由升高溫度執行脫接之步驟;圖21A為根據本發明之一實施例的晶片處置夾具的俯視圖,其描繪對應於圖10中所展示之基線夾具的晶片處置夾具之變體;且圖21B為根據本發明之一實施例的具有經安裝半導體晶片之晶片處置夾具的橫截面圖。
該等圖式未必按比例。該等圖式僅為示意性表示,其不意欲描繪本發明之特定參數。該等圖式意欲僅描繪本發明之典型實施例。在該等圖式中,類似編號表示類似元件。
本文中揭示所主張結構及方法之詳細實施例。然而,可理解,所揭示實施例僅說明可以各種形式體現之所主張結構及方法。然而,本發明可以許多不同形式體現且不應被認作限於本文中所闡述之例示性實施例。在描述中,可省略熟知之特徵及技術之細節以避免不必要地混淆所
呈現之實施例。
在下文中,將關於特定實施例描述本發明,但熟習此項技術者應理解,下文所描述之實施例係僅作為實例提及且不意欲限制本發明之範疇。
根據本發明之一或多個實施例係有關一種用於藉由使用晶片處置器、晶片支撐構件及橋接處置器中之至少一者由橋接構件將複數個晶片互連之裝置及方法。根據本發明之一或多個實施例亦可有關晶片處置器、晶片支撐構件及橋接處置器中之至少一者。
待橋接之每一晶片具有包括上面形成有第一組端子之第一表面及與第一表面相對之第二表面。每一晶片之第一組端子用於橋接。在下文中,形成有第一組端子之第一表面常常被稱作「前表面」且與前表面相對之第二表面常常被稱作「後表面」。在一實施例中,每一晶片之前表面亦包括用於聯結至基板之第二組端子,所得的經橋接模組將在後續製程期間安裝至基板。端子可具有任何合適形式。在一實施例中,第一組端子為具有或不具有預焊料之一組接觸襯墊且第二組端子為一組凸塊。
晶片處置器用於處置複數個晶片且具有定位於預定位置處之一開口及至少一個支撐表面。晶片處置器之支撐表面用於在複數個晶片安裝至晶片處置器時支撐複數個晶片之前表面。在一特定實施例中,晶片處置器進一步具有空腔,空腔與開口連通且具有高於複數個晶片之第一組端子及第二組端子之高度的高度,以便在複數個晶片安裝至晶片處置器時將複數個晶片之第一組端子及第二組端子容納在空腔內部。空腔可被給出為晶片處置器之本體之凹入或凹形部件。
晶片支撐構件用於在複數個晶片運用晶片處置器安裝至晶
片支撐構件時自複數個晶片之後表面支撐複數個晶片。晶片支撐構件可為晶片接合器之接合載台或接合頭或可附接至接合載台及接合頭之其他夾具。橋接處置器用於通過晶片處置器之開口插入橋接構件且用於將橋接構件置放至自開口曝露的複數個晶片之第一組端子上。
參看圖1A至圖1D及圖2A至圖2D,描述根據本發明之一實施例的在經橋接多晶片模組之製造裝置中所使用的晶片處置器的示意圖。經橋接多晶片模組之製造裝置包括用於由橋接構件將複數個晶片互連之裝置。
具體言之,圖1A至圖1D描述具有由晶片處置器200承載之經橋接模組150的晶片處置器200,而圖2A至圖2D描述不具有圖1A至圖1D中所描繪之經橋接模組150的晶片處置器200。圖1A至圖1D及圖2A至圖2D中所展示之晶片處置器200為用於由一個橋接構件120將兩個晶片100A、100B互連之晶片處置器。然而,此僅為實例,且待互連之晶片之數目不受限制,且待用以將晶片互連之橋接構件之數目亦不受限制。根據本發明之實施例,晶片處置器通常可用於藉由使用一或多個橋接構件將兩個或多於兩個晶片互連。
圖1A及圖1B以及圖2A及圖2B展示晶片處置器200之橫截面圖。圖1C及圖2C展示晶片處置器200之俯視圖。圖1D及圖2D展示晶片處置器200之仰視圖。應注意,圖1A及圖2A中所展示之橫截面圖分別對應於由圖1C至圖1D及圖2C至圖2D之俯視圖及仰視圖中所展示之點線A-A'表示的橫截面。圖1B及圖2B中所展示之橫截面圖分別對應於由圖1C至圖1D及圖2C至圖2D之俯視圖及仰視圖中所展示之點線B-B'表示的橫截面。
如圖1A至圖1D中所展示,經橋接模組150由晶片處置器
200承載。圖1A至圖1D中所展示之經橋接模組150為在橋接之後的結構,且包括安裝至晶片處置器200之(兩個)晶片100A、100B及由橋接器-晶片接頭130接合至晶片100A、100B之一個橋接構件120。在經橋接多晶片模組之製造製程期間,晶片處置器200用於處置、承載、支撐及/或固持兩個晶片,亦即第一晶片100A及第二晶片100B,以及經橋接模組150之中間及/或所得結構。
每一晶片100(構件在被集體地參考時由無字母字元之諸如「100」的數字字元所指,且在被個別地參考時由諸如「100A」及「100B」的數字字元與對應字母字元之組合所指)具有前表面102及後表面104。第一晶片100A及第二晶片100B被上下顛倒地安裝至晶片處置器200,如圖1A至圖1D中所展示。橋接構件120接合至相對於晶片處置器200面向下的晶片100A、100B之前表面102A、102B。
每一晶片100可包括但不限於含有積體電路之半導體晶片(亦被稱作「晶粒」)。每一晶片100之積體電路可包括製造於其中之電元件、電光元件及/或電磁元件,以及用於將此等元件連接至形成於晶片100之前表面102處之端子之佈線。每一晶片100可具有諸如中央處理單元(CPU)、數位信號處理器(DSP)、圖形處理單元上之通用計算(General-Purpose Computing on Graphics Processing Unit;GPGPU)、記憶體、AI加速器、系統單晶片(System-on-a-chip;SoC)等之處理器之功能性。每一晶片100可由諸如Si、SiGe、Ge、GaAs、GaP、InSb及其類似物之半導體材料製成。此類半導體材料通常具有低熱膨脹係數(Coefficient of Thermal Expansion;CTE)。
前表面102為包括用於橋接之第一組端子(未圖示)及用於聯
結至諸如插入件之外部基板之第二組端子106的晶片表面,所得的經橋接模組150將在後續製程期間安裝至該外部基板。此處,應注意,在圖1A至圖1D中橋接器-晶片接頭130已經形成於第一組端子上。該等端子可具有任何合適形式,包括襯墊(具有或不具有預焊料)、凸塊等。在圖1A至圖1D中所描述之實施例中,用於聯結至外部基板之第二組端子106包括一組焊料凸塊且用於橋接之第一組端子可為一組接觸襯墊。然而,此等端子不受限制,且在其他實施例中,第二組端子106可為一組接觸襯墊。又,第一組端子可為一組凸塊。
如由圖1D中之點圓圈所展示,每一晶片100之第二組端子106形成具有凹口區域之二維陣列,且橋接器-晶片接頭130亦形成位於第一晶片100A及第二晶片100B之第二組端子106A、106B之二維陣列之凹口區域處的二維陣列。該等凹口區域位於兩個晶片100A、100B之中心處。
應注意,在一特定實例中,當考慮300mm晶圓時,每一晶片100可具有大致10至30mm×10至30mm之面積及大致750至800微米之厚度,且當考慮背面研磨時,每一晶片100可具有50微米之厚度。每一晶片100可具有節距為大致100至200微米且直徑為大致50至100微米之凸塊。
橋接構件120具有用於將複數個晶片(亦即圖1A至圖1D中所展示之例示性實施例中之第一晶片100A及第二晶片100B)互連之功能性。橋接構件120通常小於晶片100。在經橋接模組150中,橋接構件120由橋接器-晶片接頭130接合至第一晶片100A及第二晶片100B兩者。橋接器-晶片接頭130可比典型C4凸塊小得多。在經橋接模組150中,底部填充
材料可施加在橋接器-晶片接頭130周圍,然而,圖1A至圖1D展示在底部填充之前的經橋接模組150之中間結構。
出於參考起見,在一特定實例中,橋接構件120可具有大致1至5mm×2至10mm之面積及大致75至250微米之厚度。橋接構件120可具有節距為大致20至80微米且直徑為大致10至40微米之微凸塊。下文將更詳細地描述橋接構件120及經橋接模組150。
晶片處置器200用於在製造製程期間處置、承載、支撐及/或固持第一晶片100A及第二晶片100B。如圖2A至圖2D中所展示,晶片處置器200包括本體202,該本體具有第一空腔210、形成於第一空腔210之底部處之第二空腔208及被形成為通過本體202之開口212。第二空腔208、第一空腔210可被給出為晶片處置器200之本體202之凹入或凹形部件。第一空腔210連接至第二空腔208且第二空腔208與開口212連通。第二空腔208之底部對應於底部表面206,且第一空腔210之底部對應於表面204。
如圖1A至圖1D中所展示,當第一晶片100A及第二晶片100B安裝至晶片處置器200時,表面204在每一晶片100之周邊區處支撐第一晶片100A及第二晶片100B之前表面102A、102B。因此,表面204在下文中常常被稱作「支撐表面」。在圖1A至圖1D及圖2A至圖2D中所展示之例示性實施例中,支撐表面204為一個平坦連續表面。然而,在其他實施例中,支撐表面204可包括彼此分離之複數個表面區。舉例而言,可存在位於每一晶片100之中心區處之額外支撐表面。因此,晶片處置器200具有用於在第一晶片100A及第二晶片100B安裝至晶片處置器200時支撐第一晶片100A及第二晶片100B之前表面102A、102B之至少一個支撐表面
204。
第一晶片100A及第二晶片100B安裝至晶片處置器200且藉由使用適當對準工具相對於晶片處置器200水平地對準。當第一晶片100A及第二晶片100B相對於晶片處置器200水平地對準且安裝至晶片處置器200時,晶片處置器200之支撐表面204在第一晶片100A及第二晶片100B之周邊區處接觸第一晶片100A及第二晶片100B之前表面102A、102B。藉此,亦建立第一晶片100A之前表面102A與第二晶片100B之前表面102B之間的豎直對準。
如圖1A至圖1D中所展示,圖2A至圖2D中所展示之第二空腔208之高度高於第一組端子及第二組端子之高度,以便在第一晶片100A及第二晶片100B安裝至晶片處置器200時將第一晶片100A及第二晶片100B之第一組端子及第二組端子106A、106B容納在第二空腔208內部。應注意,第二空腔208之邊緣在圖1C及圖1D之俯視圖及仰視圖中由短虛線表示。第一空腔210之邊緣在圖1D之仰視圖中由短虛線表示。又,每一晶片100之邊緣在圖1D之仰視圖中由虛線表示。第一空腔210在第一晶片100A及第二晶片100B安裝至晶片處置器200時容納第一晶片100A及第二晶片100B之本體。
亦應注意,當第一晶片100A及第二晶片100B由支撐表面204安裝至晶片處置器200時,晶片100A、100B之後表面104A、104B自晶片處置器200之本體202曝露。又,在所描述之實施例中,晶片100A、100B完全容納於晶片處置器200之第二空腔208、第一空腔210中。
如上文所描述,晶片處置器200亦具有開口212,橋接構件120通過該開口插入且置放至第一晶片100A及第二晶片100B上。出於此
目的,開口212定位於橋接構件120將被置放之預定位置處,如圖1D中所展示。應注意,在晶片100A、100B後方的開口212之邊緣之部分在圖1C之俯視圖中由虛線表示。
晶片處置器200可進一步包括氣體密封構件218,該氣體密封構件設置於晶片處置器200之本體202之頂部上以用於在具有晶片100A、100B之晶片處置器200組裝至晶片支撐構件時密封本體202內部之空間,晶片支撐構件將在下文加以描述。氣體密封構件218之實例可包括但不限於橡膠、聚矽氧、玻璃纖維、塑膠聚合物及其類似物。
如圖1C中所展示,當自頂部檢視時,可通過第一晶片100A與第二晶片100B之間的間隙看到橋接構件120(其前表面122)。亦如圖1D中所展示,當自底部檢視時,可通過開口212看到接合至第一晶片100A及第二晶片100B之橋接構件120(其後表面124)以及第一晶片100A及第二晶片100B之前表面102A、102B之部分。
根據一實施例,晶片處置器200可包括用於將第一晶片100A及第二晶片100B固定至支撐表面204之固定機構。作為固定機構之部分,晶片處置器200具有形成於支撐表面204上之一組孔214,如圖2C及圖2D中更明確地所展示。該組孔214以適當方式連接至吸入(或真空)管線且用於抽吸晶片100A、100B之前表面102A、102B。孔214在對應於晶片100A、100B之周邊區之點處敞開,該等周邊區為橋接器-晶片接頭130及第二組端子106A、106B之外部區域。作為參考,在一實施例中,對於每一晶片100,存在具有數百微米寬度之周邊區。可在晶片100A、100B之此類邊緣區處製造孔214。
該組孔214可被劃分成兩個子集:用於第一晶片100A之孔
之第一子集214A及用於第二晶片100B之孔之第二子集214B。孔214可彼此分開地分佈,如圖2C及圖2D中所展示。在一特定實施例中,孔214可均勻地分佈。在一較佳實施例中,該組孔214可被劃分成至少兩個子集:稀疏地分佈之孔214之周邊子集(被表示為214A-P、214B-P)及相比於周邊子集密集地分佈之孔214之中心子集(被表示為214A-C、214B-C)。位於處置器中心之孔之數目較佳地多於位於處置器周邊之孔之數目,以便在加熱期間在晶片100與晶片處置器200之間的CTE失配不足夠小的情況下消除第一晶片100A及第二晶片100B上之端子之不當位移。
根據一實施例,晶片處置器200可進一步包括氣體供應機構,該氣體供應機構用於在具有晶片100A、100B之晶片處置器200組裝至晶片支撐構件時將氣體供應至本體202內部之空間(至少包括第二空腔208)中。當氣體密封構件218觸碰晶片支撐構件之表面時,晶片處置器200之本體202充當氣流容器。作為氣體供應機構之一部分,晶片處置器200具有氣體入口216I及氣體出口216O,該氣體入口及該氣體出口在晶片處置器200之本體202處敞開且與本體202內部之空間連通,如圖1B、圖1D及圖2B至圖2D中所展示。
在一特定實施例中,待自氣體入口216I供應之氣體可包括用於清潔容納在空間內部之晶片100A、100B及/或橋接構件120之端子的還原氣體。還原氣體之實例包括氣相甲酸、氫氣(氫氣及惰性氣體(例如氮氣、氬氣)混合物)及其類似物。氣相甲酸可較佳地移除形成於端子上之金屬氧化物。待自氣體入口216I供應之氣體亦可包括惰性氣體,包括氮氣、諸如氬氣之稀有氣體及其類似物。惰性氣體可用於在橋接之後置換空間內部之氣體。
晶片處置器200之本體202可由諸如矽、金屬(例如純金屬及合金)、陶瓷等之任何材料製成。出於其目的,本體202之材料可具有特定程度之剛性。在一較佳實施例中,晶片處置器200之本體202可由具有與晶片100A、100B之材料類似或相當之特定熱膨脹係數(CTE)的任何材料製成。在一較佳實施例中,晶片處置器200之本體202可由具有相對於諸如氣相甲酸之還原氣體之耐熱性、機械加工性及防腐蝕屬性中之至少一者、更佳地為全部的任何材料製成。適合於晶片處置器200之本體202的此類材料之實例可包括Mo、Ti、Zr、HastelloyTM(Ni、Mo、Cr)及其類似物。在一特定實施例中,除SUS(Fe、Cr、Ni)、Al合金之外的純金屬及合金可用於晶片處置器200之本體202。
參看圖3A至圖3E及圖4A至圖4E,展示根據本發明之一實施例的用於使用晶片處置器製造經橋接多晶片模組之製程的示意圖。經橋接多晶片模組之製造製程包括用於藉由使用晶片處置器由橋接構件將複數個晶片互連之製程。在此實施例中,圖3A至圖3E及圖4A至圖4E展示對應於由圖1C至圖1D及圖2C至圖2D之俯視圖及仰視圖中之線B-B'表示之橫截面的橫截面圖。然而,沿A-A'線之橫截面部分,包括與兩個晶片100A、100B接觸的支撐表面204之中心部分,亦由圖3A至圖3E及圖4A至圖4E中之點線描繪。
如圖3A中所展示,製造製程可包括以下步驟:藉由使用接合頭將具有對準標記(未圖示)之第一晶片100A安裝至晶片處置器200,接著由形成於晶片處置器200之支撐表面204上之孔之第一子集214A抽吸第一晶片100A之前表面102A。晶片處置器側之對準標記可形成於晶片處置器200之表面204、206A上。晶片側之對準標記可形成於端子被製造之前
表面102A上(相同情形適用於第二晶片100B),藉此實現高精度對準。晶片處置器200置放於晶片接合器之接合載台300上。應注意,在圖3A至圖3E及圖4A至圖4E中,粗實線表示真空(包括降壓)當前開啟的孔(及通道)。第一晶片100A上下顛倒地安裝至晶片處置器200。第一晶片100A的用於橋接之第一組端子108A及第二組端子106A容納於晶片處置器200之第二空腔208中。
如圖3B中所展示,製造製程亦可包括以下步驟:藉由使用接合頭將具有對準標記(未圖示)之第二晶片100B安裝至晶片處置器200,接著由形成於晶片處置器200之支撐表面204上之孔之第二子集214B抽吸第二晶片100B之前表面102B。第二晶片100B亦上下顛倒地安裝至晶片處置器200。第二晶片100B之第一組端子108B及第二組端子106B容納於晶片處置器200之第二空腔208中。
藉由執行圖3A至圖3B中所展示之步驟,第一晶片100A及第二晶片100B安裝至晶片處置器200,使得晶片100A、100B之前表面102A、102B由晶片處置器200之支撐表面204支撐。因此,第一晶片100A及第二晶片100B之前表面102A、102B豎直地對準。應注意,豎直地將兩個表面對準意謂兩個表面齊平或對準,其中橋接器-晶片聯結可允許存在差異。
如圖3C中所展示,製造製程亦可包括將第一晶片100A及第二晶片100B自其後表面104A、104B置放於接合載台300上之步驟。置放步驟可包括藉由反轉晶片處置器200而使第一晶片100A及第二晶片100B在接合載台300上向下翻轉之步驟。在所描述之實施例中,接合載台300充當晶片支撐構件。
如圖3D中所展示,製造製程可進一步包括製備附接至橋接處置器310之橋接構件120之步驟。橋接處置器310包括用於附接橋接構件120之處置器本體311及附接至處置器本體311之氣體洩漏擋止器312。在所描述之實施例中,橋接處置器310可附接至晶片接合器之接合頭。氣體洩漏擋止器312用於在橋接構件120由處置器本體311通過晶片處置器200之開口212插入時封閉晶片處置器200之開口212以便密封由晶片處置器200及接合載台300形成之腔室空間。橋接處置器310之處置器本體311可具有突起部,氣體洩漏擋止器312固定至該等突起部,如圖中所展示。用於橋接處置器310之處置器本體311的材料之實例可包括但不限於氮化鋁及其材料。氣體洩漏擋止器312之實例可包括但不限於橡膠、聚矽氧及其類似物。
橋接構件120可包括但不限於製造有互連件之半導體晶片或有機構件。橋接構件120可具有將形成於一側上之將結合至一個晶片之每一端子互連至形成於另一側上之亦將結合至另一晶片之對應端子的功能性。
在一特定實施例中,橋接構件120可由諸如Si、SiGe、Ge、GaAs、GaP、InSb及其類似物之半導體材料製成,因此,橋接構件為橋接晶片。在其他特定實施例中,橋接構件120可由有機材料及導電圖案製成。用於有機橋接構件之有機材料之實例可包括任何熱固性或熱塑性聚合物材料,諸如環氧樹脂、丙烯酸系樹脂、感光性絕緣樹脂,諸如聚醯亞胺(polyimide;PI)、苯并環丁烯(benzocyclobutene;BCB)、聚苯并噁唑(PBO),及其類似物。嵌入在有機材料中之導電圖案可為金屬材料(例如Cu、Al等)及其他導電材料中之任一者。
橋接構件120亦可具有前表面122及與前表面122相對之後表面124。前表面122為形成有用於橋接之第三組端子126A、126B的表面。在圖3C中所描述之實施例中,用於橋接之第三組端子126可為一組(微)凸塊。包括於第三組端子126中之該組凸塊可被劃分成兩個子集,包括用以聯結至第一晶片100A之端子之第一子集126A及用以聯結至第二晶片100B之端子之第二子集126B。橋接構件120可由橋接處置器310之處置器本體311自後表面124支撐。
如圖3E中所展示,製造製程亦可包括由橋接處置器310通過具有對準標記(未圖示)之晶片處置器200之開口212插入橋接構件120以便將橋接構件120置放至晶片100A、100B之第一組端子108A、108B上的步驟。對準標記可形成於端子被製造的晶片100之前表面102及橋接構件120之前表面122上,藉此實現高精度對準。橋接構件120經插入使得晶片100A、100B之經對準前表面102A、102B與橋接構件120之前表面122彼此面對。又,第一晶片100A之第一組端子108A對準至橋接構件120之端子之第一子集126A。第二晶片100B之第一組端子108B對準至橋接構件120之端子之第二子集126B。在插入步驟期間,氣體洩漏擋止器312觸碰晶片處置器200之頂部以覆蓋橋接處置器310與晶片處置器200之間的間隙。
亦如圖3E中所展示,製造製程可進一步包括將還原氣體330供應至腔室空間340中以清潔第一晶片100A及第二晶片100B之端子108A、108B及/或橋接構件120之端子126A、126B的步驟。形成於該等端子處之氧化物金屬可由還原氣體330移除。還原氣體330之實例可包括氣相甲酸(例如具有適當比率的氣相甲酸及氮氣之混合物)、氫氣(例如氫
氣及惰性氣體(例如氮氣、氬氣等)混合物)及其類似物。在插入步驟期間,組裝晶片處置器200、接合載台300及具有氣體洩漏擋止器312之橋接處置器以提供腔室空間340,腔室空間340較佳地為封閉式空間。腔室空間340可將第一晶片100A及第二晶片100B之第一組端子108A、108B以及橋接構件120之端子126A、126B容納在腔室空間340內部。
如圖4A中所展示,製造製程亦可包括升高溫度之步驟、執行焊料聯結之步驟、由惰性氣體440置換氣體之步驟,及冷卻之步驟。藉由執行焊料聯結,橋接器-晶片接頭之第一子集130A及橋接器-晶片接頭之第二子集130B分別形成於橋接構件120與晶片100A、100B之間。在所描述之實施例中,在還原氣體環境中執行覆晶接合。因此,可達成在還原氛圍中之免清潔聯結。又,因為還原氣體可保留於腔室空間中,所以亦可防止歸因於氣體之腐蝕性質而引起的腔室空間外部之裝置部件之腐蝕。
如圖4B中所展示,製造製程可包括自橋接處置器310之處置器本體311釋放經接合橋接構件120的步驟,及通過開口212將橋接處置器310之處置器本體311拉出晶片處置器200的步驟,此在晶片處置器200與接合載台300之間留下經橋接模組150。
如圖4C中所展示,製造製程可進一步包括將底部填充材料自晶片100A、100B之後表面104A、104B之側施配至橋接器-晶片接頭之第一子集130A、橋接器-晶片接頭之第二子集130B周圍之位置的步驟。應注意,相比於圖4B,晶片處置器200及經橋接模組150翻轉。在一較佳實施例中,射流施配器240可用以通過晶片100A、100B之間的間隙注入底部填充材料之小滴242。此間隙通常可在150至450微米之範圍內。因此,可較佳地使用可注入大小小於用於毛細管底部填充之典型針之大小之小滴
242的射流施配器。在一較佳實施例中,在施配底部填充材料之前,可進行電漿處理。因為可在橋接之後施加底部填充材料,所以可使用相比於不導電膏(Non-Conductive Paste;NCP)具有較佳材料屬性(例如較高黏著性)之正常毛細管型底部填充物,此降低接頭缺陷之風險。
如圖4D中所展示,製造製程亦可包括藉由關斷孔214之吸入而自晶片處置器200釋放經橋接模組150且由接合頭320自晶片處置器200拾取經橋接模組150的步驟。接合頭320可具有用於抽吸晶片100A、100B之後表面104A、104B的一組孔322A、322B。製程亦可包括在烘箱中固化經施配底部填充材料132之步驟。
如圖4E中所展示,製造製程亦可包括以下步驟:將經橋接模組150安裝於諸如插入件之基板140上,接著執行回焊。基板140可具有凹部或空腔142以避免橋接構件120與基板140之間的干擾。藉由執行回焊,接頭之第一子集146A及接頭之第二子集146B分別形成於晶片100A、100B與基板140之間。在回焊步驟之後,可進行任何適當封裝製程以製造最終的經橋接多晶片模組。
參看圖5,展示根據本發明之一實施例的經橋接多晶片模組之製造裝置10的示意圖。如圖5中所展示,製造裝置10包括上文所描述之接合載台300、晶片處置器200及接合頭320。製造裝置10進一步包括控制模組20、XY定位模組30、Z定位模組40及吸入系統60、還原氣體供應器70及惰性氣體供應器80。
接合載台300用於支撐置放於其上之物體或物件。接合載台300附接至XY定位模組30,該XY定位模組用於在X-Y維度(水平方向)上定位接合載台300。XY定位模組30用於在晶片處置器200置放於接合載
台300上時使複數個晶片100相對於晶片處置器200水平地對準,如圖3A至圖3B中所展示。接合載台300亦可用於自複數個晶片100之後表面104支撐複數個晶片100且可充當晶片支撐構件,如圖3C至圖3E及圖4A至圖4B中所展示。
晶片處置器200用於在製造製程期間處置、承載、支撐及/或固持複數個晶片100。晶片處置器200可旋轉地附接至Z定位模組40,該Z定位模組用於在Z維度(Z1,豎直方向)上定位晶片處置器200。Z定位模組40可在必要時將晶片處置器200向下及向上翻轉。
接合頭320用於處置經橋接模組150。接合頭320可附接至用於在Z維度(Z2,豎直方向)上定位接合頭320之任何Z定位用具。用於插入橋接構件120之橋接處置器310亦可附接至接合頭320。
吸入系統60用於自形成至晶片處置器200之孔214抽吸晶片100之前表面102。吸入系統60可包括真空泵、連接至晶片處置器200之通道及真空泵的真空管道,以及用於控制氣流之閥。
還原氣體供應器70用於將還原氣體供應至晶片處置器200內部之腔室空間中。在使用氣相甲酸之實施例中,還原氣體供應器70可包括用於保留甲酸之貯槽、用於氣化甲酸之加熱腔室、連接至晶片處置器200之入口216I及加熱腔室之氣流管道,以及用於控制氣流之閥。在使用氫氣(氫氣及惰性氣體(例如氮氣、氬氣)混合物)之實施例中,還原氣體供應器70可包括用於將氫氣供應至晶片處置器200內部之腔室空間中的氣缸。
惰性氣體供應器80用於將惰性氣體供應至晶片處置器200內部之腔室空間中以替換腔室空間中剩餘之還原氣體。惰性氣體供應器80
可包括用於供應氣體之氣缸、連接至晶片處置器200之入口216I及氣缸的氣流管道,及用於控制氣流之閥。惰性氣體供應器80亦可用於供應惰性氣體以與還原氣體混合。
製造裝置10可進一步包括用於施配底部填充材料之射流施配器240,其在圖4C中展示且在圖5中省略。又,製造裝置10可進一步包括用於插入橋接構件120之橋接處置器310,其在圖3D至圖3E及圖4A中展示且在圖5中省略。
控制模組20可包括處理電路系統及電子組件,且操作XY定位模組30、Z定位模組40、接合頭320、吸入系統60、還原氣體供應器70、惰性氣體供應器80及射流施配器240。控制模組20控制圖3A至圖3E及圖4A至圖4E中所展示的將晶片100安裝至晶片處置器200之步驟、翻轉晶片處置器200之步驟、處置橋接構件之步驟、施配底部填充材料之步驟、自晶片處置器200釋放經橋接模組150之步驟及將經橋接模組150安裝至基板140之步驟中的任一者。
儘管接合載台300被描述為沿著XY方向移動且晶片處置器200及接合頭320被描述為沿著z方向移動,但可使用任何組態,只要處置器或頭部(200、310、320)相對於接合載台500之相對位置被三維地判定即可。
參看圖6A至圖6C,展示根據本發明之一實施例的在經橋接多晶片模組之製造裝置中所使用的晶片處置器、晶片支撐構件及安裝至晶片處置器及晶片支撐構件之經橋接模組的示意圖。經橋接多晶片模組之製造裝置包括用於藉由使用晶片處置器及晶片支撐構件由橋接構件將複數個晶片互連之裝置。
參看圖1A至圖1D、圖2A至圖2D、圖3A至圖3E、圖4A至圖4E及圖5所描述之例示性實施例較佳地用於將具有幾乎相同厚度之複數個晶片100互連。圖6A至圖6C中所展示之例示性實施例較佳地用於將具有不同厚度之複數個晶片互連。
圖6A至圖6C描述晶片處置器200及晶片支撐構件250,其中經橋接模組150由該晶片處置器及該晶片支撐構件承載。除非另有指出,否則圖6A至圖6C中所展示之晶片處置器200具有與圖1A至圖1D及圖2A至圖2D中所展示之晶片處置器200幾乎相同的結構。
圖6A及圖6B展示晶片處置器200及晶片支撐構件250之組裝件的橫截面圖。圖6C展示晶片處置器200及晶片支撐構件250之組裝件的俯視圖。應注意,圖6A及圖6B中所展示之橫截面圖分別對應於由圖6C之俯視圖中所展示之線A-A'及B-B'表示的橫截面。
如圖6A至圖6C中所展示,經橋接模組150由晶片處置器200及晶片支撐構件250之組裝件承載。經橋接模組150包括安裝至晶片處置器200之兩個晶片100A、100B以及由橋接器-晶片接頭130接合至兩個晶片100A、100B之一個橋接構件120。圖6A至圖6C中所展示之晶片100A、100B具有不同厚度。舉例而言,第二晶片100B可經背面研磨以具有小於第一晶片100A之厚度。應注意,除非另有指出,否則圖6A至圖6C中所展示之晶片處置器200、晶片100及橋接構件120與圖1A至圖1D及圖2A至圖2D中所展示之晶片處置器、晶片及橋接構件相同。
晶片處置器200用於在製造製程期間自前表面102A、102B處置、承載、支撐及/或固持第一晶片100A及第二晶片100B。晶片支撐構件250亦用於在製程期間自第一晶片100A及第二晶片100B之後表面
104A、104B處置、承載、支撐及/或固持第一晶片100A及第二晶片100B。
如圖6A至圖6C中所展示,晶片支撐構件250包括第一基底部件252A及第二基底部件252B。第一基底部件252A具有用於自後表面104A固持第一晶片100A之第一水平表面。第二基底部件252B具有用於自後表面104B固持第二晶片100B之第二水平表面。在所描述之實施例中,第一水平表面與第二水平表面之間的位置關係係固定的。
晶片支撐構件250進一步包括形成於第一基底部件252A上之第一厚度可調整層254A及形成於第二基底部件252B上之第二厚度可調整層254B。應注意,用於每一晶片100之基底部件254之厚度係以基於晶片100A、100B之標稱厚度之方式而設計。第一厚度可調整層254A及第二厚度可調整層254B經提供以消除歸因於晶片製造而引起的厚度變化之效應。
晶片支撐構件250亦具有開口260,底部填充材料係通過該開口而施配。出於此目的,開口260定位於橋接構件120將被置放之預定位置處,如圖6C中所展示。當自頂部檢視時,可通過開口260以及第一晶片100A與第二晶片100B之間的間隙看到橋接構件120(其前表面122)。
晶片支撐構件250可包括用於將晶片支撐構件250附接至晶片處置器200及拆卸晶片支撐構件250之可附接及可拆卸機構256。晶片支撐構件250可具有一組孔258A、258B以將晶片100A、100B固定至晶片支撐構件250。該組孔258A、258B以適當方式連接至真空管線且用於抽吸晶片100A、100B之後表面104A、104B。應注意,在其他實施例中,可附接及可拆卸機構可具備晶片處置器200而非晶片支撐構件250。
晶片支撐構件250可由與晶片處置器200之材料類似的諸如矽、金屬、陶瓷等之任何材料製成。出於其目的,晶片支撐構件250之材料可具有特定程度之剛性。適合於製造晶片支撐構件250之材料之實例可包括Mo、Ti、Zr、HastelloyTM(Ni、Mo、Cr)及其類似物。
現在參看一系列圖7A至圖7D及圖8A至圖8D,展示根據本發明之一實施例的用於使用晶片處置器及晶片支撐構件製造經橋接多晶片模組之製程的示意圖。應注意,類似於圖3A至圖3E及圖4A至圖4E,圖7A至圖7D及圖8A至圖8D展示對應於由圖6C之俯視圖及仰視圖中之線B-B'表示之橫截面的橫截面圖。
如圖7A中所展示,製程可包括以下步驟:安裝具有對準標記(未圖示)之第一晶片100A及第二晶片100B,接著由一組孔之第一子集214A及孔之第二子集214B抽吸第一晶片100A及第二晶片100B之前表面102A、102B。晶片處置器200置放於晶片接合器之接合載台300上。晶片100A、100B安裝至晶片處置器200,且晶片100A、100B之前表面102A、102B豎直地對準,即使彼等晶片具有不同厚度亦如此。
如圖7B中所展示,製程亦可包括將晶片支撐構件250附接至晶片處置器200以由晶片支撐構件250自晶片100A、100B之後表面104A、104B支撐晶片100A、100B的步驟。
如圖7C中所展示,製造製程可進一步包括製備附接至橋接處置器310之橋接構件120的步驟,該橋接處置器具有固定至其之氣體洩漏擋止器312。橋接構件120可由橋接處置器310之處置器本體311自後表面124支撐,使得包括端子126A、126B之前表面122面向下。應注意,晶片處置器200、晶片支撐構件250及晶片100A、100B翻轉。
如圖7D中所展示,製造製程亦可包括通過具有對準標記(未圖示)之晶片處置器200之開口212插入橋接構件120以便將橋接構件120置放至晶片100A、100B上的步驟。在插入步驟期間,氣體洩漏擋止器312觸碰晶片處置器200之頂部。亦如圖7D中所展示,製程可進一步包括將還原氣體供應至腔室空間中以移除形成於端子處之氧化物的步驟。製程亦可包括升高溫度之步驟、執行焊料聯結之步驟、由惰性氣體置換氣體之步驟,及冷卻之步驟。藉由執行焊料聯結,在橋接構件120與晶片100A、100B之間分別形成橋接器-晶片接頭之第一子集130A、橋接器-晶片接頭之第二子集130B。在所描述之實施例中,在與圖3A至圖3E及圖4A至圖4E中所描述之實施例中之還原氣體環境類似的還原氣體環境中執行覆晶接合。
如圖8A中所展示,製程可進一步包括:自橋接處置器310之處置器本體311釋放橋接構件120的步驟;將橋接處置器310之處置器本體311拉出晶片處置器200的步驟;反轉晶片處置器200及晶片支撐構件250之總成的步驟;及將底部填充材料自晶片之後表面104A、104B之側施配至橋接器-晶片接頭之第一子集130A、橋接器-晶片接頭之第二子集130B周圍之位置的步驟。底部填充材料之小滴242自置放在後方之射流施配器240通過開口260注入。
如圖8B中所展示,製造製程亦可包括藉由關斷孔214之吸入而自晶片處置器200釋放經橋接模組150且由晶片支撐構件250拾取經橋接模組150的步驟。現在開啟孔258A及258B之吸入以抽吸晶片100A、100B之後表面104A、104B。製程亦可包括在烘箱中固化經施配底部填充材料132之步驟。
如圖8C中所展示,製程亦可包括製備基板140之步驟,該基板具有形成於其表面上之接觸襯墊144A、144B。基板140可具有凹部或空腔142以避免基板140與待安裝於其上之橋接構件120之間的干擾。如圖8D中所展示,製造製程亦可包括將經橋接模組150安裝於基板140上之步驟,及執行回焊之步驟。藉由執行回焊,在晶片100A、100B與基板140之間形成一組接頭142A、142B。在回焊步驟之後,可進行任何適當封裝製程以製造最終的經橋接多晶片模組。
圖9A至圖9C繪示根據本發明之一實施例的當兩個晶片及橋接構件在不使用晶片處置器200的情況下依序接合時之未對準的示意圖。晶片處置器200提供用以執行複數個晶片100之間的精確預對準的功能。若不使用晶片處置器200,則第一晶片100A與橋接構件120之間、第二晶片100B與橋接構件120之間的每一對準準確度需要高10倍的精確度來防止將接合至外部基板之第一晶片100A與第二晶片100B之間的未對準。
圖9A繪示將橋接構件920接合至第一晶片900A之第一接合中之未對準的示意圖。圖9B繪示將第二晶片900B接合至已經接合至第一晶片900A之橋接構件920之第二接合中之未對準的示意圖。第二接合產生橋接模組950。讓吾人假定第一及第二接合製程中之未對準係個別地可接受的。圖9C繪示將橋接模組950接合至基板940之第三接合中之未對準的示意圖。即使第一及第二接合中之未對準中之每一者係個別地可接受的,橋接模組950與基板940之間的未對準亦可為不可接受的。當考慮到發生特定程度之旋轉未對準時,位移隨著距聯結點之距離增加而增加,因此遠離接頭之位置處之未對準可為不可接受的。
與相關製程對比,根據本發明之例示性實施例的晶片處置
器200實現以下製程:將一個橋接構件接合於「不同晶片」上之兩個區域上,該等不同晶片相對於具有遮罩設計層級精度之對準標記之晶片處置器200預對準,接著將經橋接之兩個晶片同時接合於基板上。
參看圖10A至圖10B,描述根據本發明之一實施例的等效於圖6A至圖6C中所展示之晶片處置器200及晶片支撐構件250之組合而起作用的一組晶片處置夾具的示意圖。圖10A至圖10B中所展示之該組晶片處置夾具較佳地用於將具有不同厚度之複數個晶片互連,此類似於圖6A至圖6C中所展示之實施例。
圖10A至圖10B描述一組晶片處置夾具、接合載台500及具有由該組晶片處置夾具承載之經橋接模組150之接合頭510。圖10A及圖10B展示結構之橫截面圖。
如圖10A至圖10B中所展示,該組晶片處置夾具包括兩個基線夾具402、404(第一基線夾具404及第二基線夾具402)及四個載台夾具406、408、410A、410B(第一載台夾具408、第二載台夾具406及第三載台夾具410A、410B)。應注意,該組晶片處置夾具(兩個基線夾具402、404及四個載台夾具406、408、410A、410B)對應於藉由將圖6A至圖6C中所展示之晶片處置器200及晶片支撐構件250之組裝件劃分成複數個部件而獲得的一組部件。該組晶片處置夾具(兩個基線夾具402、404及四個載台夾具406、408、410A、410B)置放於接合載台500與接合頭510之間。
第一基線夾具404、第二基線夾具402及第二載台夾具406(其部分)之第一堆疊對應於晶片處置器200。第二載台夾具406(其部分)、第一載台夾具408及第三基線夾具410A、410B之第二堆疊對應於晶片支
撐構件250。除非另有指出,否則夾具(402、404、406)之第一堆疊及夾具(406、408、410A、410B)之第二堆疊的功能性分別與圖6A至圖6C中所展示之晶片處置器200及晶片支撐構件250幾乎相同。
第一基線夾具404提供分別對應於晶片處置器200之第二空腔208及支撐表面204的空腔414及支撐表面405。第二基線夾具402具有對應於晶片處置器200之開口212的開口416。第三載台夾具410A、410B對應於晶片支撐構件250之第一基底部件252A及第二基底部件252B。形成於第三基線夾具410A、410B上之層412A、412B對應於晶片支撐構件250之第一厚度可調整層254A及第二厚度可調整層254B。
該組晶片處置夾具具備用於藉由吸力將此等夾具固定至接合載台500及接合頭510及自接合載台500及接合頭510釋放此等夾具之一組吸入管線。圖11A至圖11C描述形成於該組晶片處置夾具中之一組吸入管線(被表示為格式「V-x-yy-z」)。圖11A及圖11B亦展示橫截面圖,而圖11C展示第二基線夾具402之表面的平面圖。應注意,圖6A至圖6B中所展示之氣體入口及氣體出口被省略。
如圖11A至圖11B中所展示,存在用於抽吸或吸入夾具之複數個吸入管線(或通道),該複數個吸入管線中之每一者被形成為通過夾具、接合載台500及接合頭510中之至少一個元件且自接合載台或頭側佈設。用於抽吸夾具之吸入管線之功能如下:
由V-h-bf-1表示之吸入管線被形成為通過接合頭510及第二基線夾具402且自接合頭側(-h)佈設以到達第一基線夾具404之表面(-bf-1)。
由V-h-bf-2表示之吸入管線被形成為通過接合頭510且自接
合頭側(-h)佈設以到達第二基線夾具402之表面(-bf-2)。
由V-h-sf-1表示之吸入管線被形成為通過接合頭510、基線夾具402、404及第二載台夾具406且自接合頭側(-h)佈設以到達第一載台夾具408之表面(-sf-1)。
由V-h-sf-2表示之吸入管線被形成為通過接合頭510及基線夾具402、404且自接合頭側(-h)佈設以到達第二載台夾具406之表面(-sf-2)。
由V-s-sf-1表示之吸入管線被形成為通過接合載台500且自接合載台側(-s)佈設以到達第一載台夾具408之表面(-sf-1)。
由V-s-sf-2表示之吸入管線被形成為通過接合載台500及第一載台夾具408且自接合載台側(-s)佈設以到達第二載台夾具406之表面(-sf-2)。
由V-s-bf-1/2(縮寫)表示之吸入管線被形成為通過接合載台500及載台夾具406、408(且針對bf-2亦通過第一基線夾具404)且自接合載台側(-s)佈設以到達第一基線夾具404(針對bf-2為第二基線夾具402)之表面。
由V-s-sf-A表示之吸入管線被形成為通過接合載台500及第一載台夾具408且自接合載台側(-s)佈設以到達第三載台夾具410A之表面。
由V-s-sf-B表示之吸入管線被形成為通過接合載台500及第一載台夾具408且自接合載台側(-s)佈設以到達第三載台夾具410B之表面。
如圖11A至圖11B中所展示,亦存在用於抽吸晶片100A、
100B之複數個吸入管線(或通道),該複數個吸入管線中之每一者被形成為通過夾具、接合載台500及接合頭510中之至少一個元件且自接合載台或頭側佈設。用於抽吸晶片之吸入管線之功能如下:由V-h-cp-A表示之吸入管線被形成為通過元件510、402,沿第二基線夾具402之表面橫穿,接著延伸通過第一基線夾具404且自接合頭側(-h)佈設以到達支撐表面405以及第一晶片100A之前表面102A(cp-A)。
由V-h-cp-B表示之吸入管線被形成為通過元件510、402,沿第二基線夾具402之表面橫穿,接著延伸通過第一基線夾具404且自接合頭側(-h)佈設以到達支撐表面405以及第二晶片100B之前表面102B(cp-B)。
由V-s-tcp-A表示之吸入管線被形成為通過元件500、408、406、404,沿第二基線夾具402之表面橫穿,接著返回延伸通過第一基線夾具404且自接合頭側(-s)佈設以到達支撐表面405以及第一晶片100A之前表面102A(tcp-A)。
由V-s-tcp-B表示之吸入管線被形成為通過元件500、408、406、404,沿第二基線夾具402之表面橫穿,接著返回延伸通過第一基線夾具404且自接合頭側(-s)佈設以到達支撐表面405以及第二晶片100B之前表面102B(tcp-B)。
由V-s-bcp-A表示之吸入管線被形成為通過接合載台500及載台夾具408、410A且自接合頭側(-s)佈設以到達第一晶片100A之後表面104A(bcp-A)。
由V-s-bcp-B表示之吸入管線被形成為通過接合載台500及
載台夾具408、410B且自接合頭側(-s)佈設以到達第二晶片100B之後表面104B(bcp-B)。
圖11C中描繪針對由V-h-cp-A、V-h-cp-B、V-s-tcp-A、V-s-tcp-B表示之吸入管線沿第二基線夾具402之表面橫穿的通道,圖11C展示第二基線夾具402之表面的平面圖。應注意,圖11C中省略被形成為通過第二基線夾具402的對應於其他吸入管線之豎直孔。
由V-h-cp-A、V-h-cp-B、V-s-tcp-A及V-s-tcp-B表示之吸入管線對應於形成於支撐表面204上之一組孔214。由V-s-bcp-A、V-s-bcp-B表示之吸入管線對應於晶片支撐構件250之一組孔258A、258B。
由V-s-tcp-A、V-s-tcp-B表示之一組吸入管線為自接合載台側佈設至形成於支撐表面405上之孔的第一組通道。由V-h-cp-A、V-h-cp-B表示之一組吸入管線為自接合頭側佈設至形成於支撐表面405上之孔的第二組通道。
圖12A至圖12B繪示晶片處置夾具中之一組吸入管線之操作。圖12A及圖12B亦展示結構之橫截面圖。應注意,在圖12A至圖12B中(相同情形可適用於自圖13A至圖18C之剩餘圖),粗實線表示真空當前開啟的吸入管線(或通道)。
圖12A中所展示之操作對應於圖7A中所展示之情形。如圖12A中所展示,第一晶片100A及第二晶片100B附接至由第一基線夾具404提供之支撐表面405,且前表面102A、102B由吸入管線V-h-cp-A、V-h-cp-B抽吸。在此情形下,吸入管線V-h-bf-1、V-h-bf-2、V-h-cp-A、V-h-cp-B之抽空開啟。
圖12B中所展示之操作對應於圖7D中所展示之情形。如圖
12B中所展示,晶片100A、100B由一組晶片處置夾具(兩個基線夾具402、404及四個載台夾具406、408、410A、410B)固持。在此情形下,來自接合載台側之吸入管線(V-s-sf-1、V-s-sf-1/2、V-s-tcp-A、V-s-bcp-A、V-s-tcp-B、V-s-bcp-B)之抽空開啟。來自接合頭側之吸入管線之抽空關斷。由橋接處置器520固持之橋接構件120可通過第二基線夾具402之開口416插入。儘管圖12B中未展示,但若橋接處置器520具有氣體洩漏擋止器,該氣體洩漏擋止器較佳地在橋接之後施加底部填充物之狀況下被使用,則該氣體洩漏擋止器可觸碰第二基線夾具402之頂部以密封第二基線夾具402與橋接處置器520之間的間隙。
參看一系列圖13A至圖13C、圖14A至圖14C、圖15A至圖15C及圖16A至圖16B,描述根據本發明之一例示性實施例的用於使用一組晶片處置夾具製造經橋接多晶片模組之製程的示意圖。應注意,圖13A至圖13C、圖14A至圖14C、圖15A至圖15C及圖16A至圖16B亦展示與圖3A至圖3E及圖4A至圖4E及圖7A至圖7D及圖8A至圖8D類似的橫截面圖。
如圖13A中所展示,製造製程可包括藉由開啟吸入管線V-h-bf-2、V-h-bf-1之抽空來製備基線夾具402、404的步驟。製造製程可包括以下步驟:安裝具有對準標記(未圖示)之第一晶片100A,接著開啟吸入管線V-h-cp-A以由形成於支撐表面405上且自接合頭側佈設的孔來抽吸第一晶片100A之前表面102A。如圖13B中所展示,製造製程可包括以下步驟:安裝具有對準標記(未圖示)之第二晶片100B,接著開啟吸入管線V-h-cp-B以由形成於支撐表面405上且自接合頭側佈設的孔來抽吸第二晶片100B之前表面102B。在使用經預施加之底部填充物的特定實施例中,晶片100A、100B視情況在其晶片表面上具有經預施加之底部填充物。
如圖13C中所展示,製造製程可包括藉由開啟剩餘吸入管線(V-s-sf-1、V-s-sf-2、V-s-bf-1/2、V-s-sf-A、V-s-tcp-A、V-s-bcp-A、V-s-sf-B、V-s-tcp-B、V-s-bcp-B、V-h-sf-1、V-h-sf-2)將載台夾具406、408、410A、410B附接至基線夾具402、404之步驟。附接步驟可包括將第一載台夾具408置放於接合載台500上且開啟吸入管線V-s-sf-1之子步驟。附接步驟可包括分別將第三載台夾具410A及410B置放於第一載台夾具408上且開啟吸入管線V-s-sf-A、V-s-sf-B之子步驟。附接步驟可包括將第二載台夾具406置放於第一載台夾具408上且開啟吸入管線V-s-sf-2之子步驟。附接步驟可包括將基線夾具402、404(晶片100A、100B)置放於第二載台夾具406上且開啟吸入管線V-s-bcp-A、V-s-bcp-B、V-s-tcp-A、V-s-tcp-B、V-s-bf-1/2、V-h-sf-1、V-h-sf-2之子步驟。藉由開啟吸入管線V-s-tcp-A、V-s-tcp-B,由形成於支撐表面405上且自接合載台側佈設的孔來抽吸晶片100A、100B之前表面102A、102B。
如圖14A中所展示,製造製程可包括關斷接合頭510之所有吸入功能(V-h-**-*)且自夾具釋放接合頭510的步驟。
如圖14B中所展示,製造製程亦可包括由橋接處置器520通過具有對準標記(未圖示)之第二基線夾具402之開口416插入橋接構件120以便將橋接構件120置放至第一晶片100A及第二晶片100B上的步驟。製造製程亦可包括升高溫度之步驟、執行焊料聯結之步驟及冷卻之步驟。若不使用經預施加之底部填充材料,則可執行供應還原氣體之步驟。
如圖14C中所展示,製造製程可包括自橋接處置器520之處置器本體釋放經接合橋接構件120的步驟,及通過開口416將橋接處置器520之處置器本體拉出夾具的步驟。製造製程可包括將接合頭510附接至
夾具(兩個基線夾具402、404及四個載台夾具406、408、410A、410B)之步驟,及藉由開啟吸入管線V-h-sf-1、V-h-sf-2、V-h-bf-1、V-h-bf-2、V-h-cp-A、V-h-cp-B來抽吸晶片處置夾具(兩個基線夾具402、404及四個載台夾具406、408、410A、410B)之步驟。製造製程可包括關斷接合載台500之所有吸入功能(V-s-**-*)、自接合載台500釋放及拾取夾具402-408、410A、410B的步驟。
如圖15A中所展示,製造製程可包括以下步驟:將具有經橋接模組150之晶片處置夾具(兩個基線夾具402、404及四個載台夾具406、408、410A、410B)置放於載體540上,接著藉由吸入進行固定,且封閉吸入管線以保持真空。製造製程可包括固化經預施加之底部填充材料的步驟。若不使用經預施加之底部填充材料,則可在固化之前執行藉由使用射流施配器進行之底部填充物施配製程。
如圖15B中所展示,製造製程可包括拾取載台夾具408、410A、410B並將其置放於接合載台500上且藉由關斷吸入管線V-h-sf-1、V-h-cp-A、V-h-cp-B由接合頭510自接合載台500釋放基線夾具402、404及第二載台夾具406之步驟。
如圖15C中所展示,製造製程可包括將基板140接合於經橋接模組150上之步驟。如圖16A中所展示,視情況,一系列圖15B至圖15C中所描述之步驟亦可在載體540上完成。如圖16B中所展示,獲得包括晶片100A、100B、橋接構件120及基板140之經橋接多晶片模組。
參看一系列圖17A至圖17D,描述根據本發明之一實施例的用於使用一組晶片處置夾具製造經橋接多晶片模組之製程的示意圖。應注意,圖17A至圖17D亦展示橫截面圖。在一系列圖13A至圖13C、圖14A
至圖14C、圖15A至圖15C及圖16A至圖16B中所展示之製程的過程期間,晶片100A、100B經安裝使得其前表面102A、102B面向上(面朝接合頭510)且晶片100A、100B在該製程期間不翻轉。圖17A至圖17D中所展示之例示性實施例為該製程之變體,其中晶片100A、100B在該製程期間經安裝使得其前表面102A、102B面向下(面朝接合載台500)。
如圖17A至圖17D中所展示,用於處置晶片之夾具與圖10A、圖10B中所展示之夾具相同,然而,夾具402、404、406、408、410A、410B之堆疊次序反轉。
圖17A中所展示之情形對應於圖13B中所展示之情形。如圖17A中所展示,第一晶片100A及第二晶片100B附接至由第一基線夾具404提供之支撐表面405。晶片100A、100B安裝至夾具402、404,其中該等晶片之前表面102A、102B面向下。
圖17B中所展示之情形對應於圖14B中所展示之情形。如圖17B中所展示,晶片100A、100B由一組晶片處置夾具(兩個基線夾具402、404及四個載台夾具406、408、410A、410B)固持,且橋接構件120由橋接處置器560通過夾具402之開口416插入。橋接構件120接合至晶片100A、100B,其中該橋接構件之前表面122面向上。
圖17C中所展示之情形對應於圖14C中所展示之情形。如圖17C中所展示,經橋接模組150及夾具(兩個基線夾具402、404及四個載台夾具406、408、410A、410B)附接至接合載台500,且接合頭510自夾具(兩個基線夾具402、404及四個載台夾具406、408、410A、410B)釋放。
圖17D中所展示之情形對應於恰好在圖15C中所展示之接
合步驟之前的情形。如圖17D中所展示,製備基板140,該基板具有形成於其表面上之接觸襯墊144A、144B。晶片100A、100B之第二組端子106A、106B對準至基板140之接觸襯墊144A、144B且經橋接模組150將置放至基板140。
參看一系列圖13B、圖18A至圖18C,描述根據本發明之另一例示性實施例的用於使用一組晶片處置夾具製造經橋接多晶片模組之裝置及製程的示意圖。應注意,圖18A至圖18C亦展示橫截面圖。圖6A至圖8D、圖11A至圖16B及圖17A至圖17D中所展示之例示性實施例中,第一基底部件252A與第二基底部件252B之表面之間以及夾具410A、410B之間的位置關係係固定的。與此對比,圖18A至18C中所展示之裝置具有用於支撐晶片100A、100B之複數個晶片接合載台500A、500B,以及周邊接合載台500C。晶片接合載台500A、500B由個別Z定位模組獨立地控制以用於調整對應晶片100A/100B被支撐之表面之高度。周邊接合載台500C之層級可為固定的。
如圖13B中所展示,第一晶片100A及第二晶片100B附接至由第一基線夾具404提供之支撐表面405。
圖18A中所展示之情形對應於圖14B中所展示之情形。如圖18B中所展示,晶片100A、100B由一組晶片處置夾具(兩個基線夾具402、404及四個載台夾具406、408、410A、410B)固持。夾具402、404、408堆疊於周邊接合載台500C上。第一晶片100A之前表面102A與第二晶片100B之前表面102B由第一基線夾具404之支撐表面405豎直地對準且由高度被調整之晶片接合載台500A、500B支承。橋接構件120由橋接處置器520通過第二基線夾具402之開口416插入。
圖18B中所展示之情形對應於圖15B中所展示之情形。如圖18C中所展示,基線夾具402、404及第二載台夾具406自置放於複數個晶片接合載台500A、500B上之經橋接模組150釋放。基線夾具402、404及第二載台夾具406亦與周邊接合載台500C分離。
圖18C中所展示之情形對應於圖15C中所展示之情形。如圖18C中所展示,基板140安裝至置放於複數個晶片接合載台500A、500B上之經橋接模組150。
在上文所描述之實施例中,在晶片處置器200之支撐表面204或基線夾具404之支撐表面405處製造一組孔,作為用於將第一晶片100A及第二晶片100B固定至支撐表面(204、405)之固定機構之一部分。在一或多個實施例中,晶片100之第一表面102A、102B由固定構件固定至支撐表面(204、405),其中該固定構件係選自由以下各者組成之群組:黏著材料、金屬柱凸塊及襯墊之配對,以及焊料凸塊及襯墊之配對。
參看圖19A至圖19D,描述可用於本發明之一或多個實施例中的複數個固定構件。
圖19B描述使用黏著材料作為固定構件之狀況。圖19B中所展示之橫截面圖600對應於圖19A中之圓圈指向之部分的放大視圖。如圖19B中所展示,取決於晶片表面粗糙度或結構,黏著層或膠帶604可層壓於第一基線夾具404上,其中具有供氣體穿過之孔或通道602。魔力樹脂(Magic resin)可用作黏著層604之材料。除了由孔或通道602進行吸入以外,黏著層604亦向支撐表面405提供額外黏著性。支撐表面405與晶片100之第一表面102之間的固定可藉由利用穿過孔或通道602之氣體之吸入或排出予以控制。因此,除了由孔或通道602進行吸入以外或代替由孔
602進行吸入,孔或通道602亦可用以將正壓力施加至晶片100之前表面102以在適當溫度下進行較容易的晶片釋放(在較高溫度下進行較低的黏著)。
圖19C描述使用金屬柱凸塊及襯墊之配對作為固定構件之狀況。圖19C中所展示之橫截面圖620對應於在使用金屬柱凸塊及襯墊之狀況下圖19A中之圓圈指向之部分的放大視圖。如圖19C中所展示,晶片100包括襯墊622及形成於襯墊622上之金屬柱凸塊624,以及鈍化層630,該鈍化層形成於晶片100之前表面102上方且曝露形成於其上之襯墊622。第一基線夾具404具有形成於其支撐表面405上之襯墊626。在一特定實施例中,襯墊622可為Al襯墊且金屬柱凸塊可為Au柱凸塊。Al襯墊622及Au柱凸塊624形成於切割道或晶片周邊處。襯墊626可為Ni/Au襯墊。可使用金屬柱凸塊624及襯墊622之配對而非真空吸入管線作為固定構件。
圖19D描述使用焊料凸塊及襯墊之配對作為固定構件之狀況。圖19D中所展示之橫截面圖640對應於在使用焊料凸塊及襯墊之狀況下圖19A中之圓圈指向之部分的放大視圖。如圖19D中所展示,晶片100包括襯墊642及具有形成於襯墊642上之焊料蓋的導柱凸塊644,以及鈍化層649,該鈍化層形成於晶片100之前表面102上方且曝露形成於其上之襯墊642。第一基線夾具404具有形成於其支撐表面405上之襯墊648。藉由焊料聯結製程聯結具有焊料蓋之導柱凸塊644及襯墊648。在一特定實施例中,襯墊642可為Al襯墊,且導柱凸塊可為具有焊料蓋之Cu導柱凸塊。具有焊料蓋646之Al襯墊642及Cu導柱凸塊644形成於切割道或晶片周邊處。襯墊648可為Ni/Au或Cu襯墊。可使用焊料凸塊(導柱凸塊644及焊料蓋646)及襯墊648之配對而非真空吸入管線作為固定構件。
圖20A至圖20D描述根據本發明之一特定實施例的在使用焊料凸塊及襯墊之配對作為固定構件之狀況下的實例製程流程。應注意,在圖20A至圖20D中,僅描述基線夾具402、404及複數個晶片100A、100B、橋接構件120及固定構件。因為低熔點金屬用於橋接且用於聯結至基板,所以在焊料凸塊及襯墊之配對用作固定構件時請求適當的溫度管理。在圖20A至圖20D中所展示之實例中,用於將晶片100之前表面102固定至支撐表面的焊料凸塊係熔點為攝氏199度之SnZn。用於橋接之凸塊係熔點為攝氏155.6度之In或熔點為攝氏139度之SnBi,其形成於Cu凸塊下金屬層(under bump metallurgy;UBM)上。用於聯結至基板之焊料凸塊係熔點為攝氏221度之SnAg或熔點為攝氏217度之SnAgCu。
如圖20A所展示,實例製程流程包括藉由將溫度升高至高於攝氏199度(其為固定焊料凸塊2010(SnZn(mp=199℃))之熔點)且低於聯結凸塊2020(SnAg(mp=221℃~)或SnAgCu(mp=217℃~))之熔點(攝氏221/217度)來執行暫時性接合的步驟。
如圖20B所展示,流程包括在高於攝氏157度或攝氏139度(其為橋接凸塊2030(In(156.6℃~)+Cu UBM或SnBi(139℃~)+Cu UBM)之熔點)且低於聯結凸塊之熔點的溫度下執行橋接接合的步驟。
如圖20C所展示,流程包括在用於固化底部填充物之典型溫度範圍(例如攝氏150度至攝氏160度)下執行固化底部填充物的步驟。應注意,因為已經執行橋接,所以橋接凸塊之金屬轉化成通常具有較高熔點之金屬間化合物2040(Cu In IMC(300℃~)或CuSn IMC(271.4℃~))。舉例而言,CuIn之金屬間化合物2040之熔點大於攝氏300度。CuSn及Bi之金屬間化合物2040之熔點大於攝氏271.4度。
如圖20D所展示,流程包括藉由將溫度升高至高於攝氏199度(其為固定焊料凸塊2010(SnZn(mp=199℃))之熔點)且低於聯結凸塊之熔點來執行脫接的步驟。
上文所描述之實施例提供用於由一個橋接構件120將兩個晶片100A、100B互連之晶片處置夾具。又,第一晶片100A及第二晶片100B之前表面102A、102B僅在每一晶片100之周邊區處被支撐。然而,待互連之晶片之數目不受限制,且待用以將晶片互連之橋接構件之數目亦不受限制。此外,晶片100之前表面102不僅可在每一晶片100之周邊區處而且可在每一晶片100之中心區處被支撐。
圖21A至圖21B描述根據本發明之一實施例的對應於圖10中所展示之基線夾具403、404之晶片處置夾具之變體的示意圖。圖21A展示晶片處置夾具650之俯視圖,而圖21B展示上面安裝有晶片100之晶片處置夾具650的橫截面圖。應注意,圖21B中所展示之橫截面圖對應於由圖21A之俯視圖中之單點劃線C-C'表示的橫截面。
圖21A至圖21B中所展示之基線夾具650為用於由圖21A至圖21B中未展示之四個橋接構件將四個晶片100A、100B、100C、100D互連之晶片處置夾具。該四個橋接構件可包括用於連接晶片100A、100B之第一橋接器、用於連接晶片100B、100D之第二橋接器、用於連接晶片100C、100D之第三橋接器,及用於連接晶片100A、100C之第四橋接器。
如圖21A至圖21B所展示,晶片處置夾具650包括用於待安裝之每一晶片100之空腔652及用於每一橋接構件之開口654。每一空腔652容納對應晶片100之端子106(且亦容納端子108)。舉例而言,空腔
652A容納第一晶片100A之端子106A(且亦容納端子108A)。每一開口654用於使每一橋接構件通過其插入。晶片處置夾具650亦具有用於支撐晶片100A、100B、100C、100D之前表面102A、102B、102C、102D之支撐表面651。支撐表面651可包括彼此分離之複數個表面區,該複數個表面區包括位於每一晶片100之中心區處的額外支撐表面。支撐表面651具有形成於其上之複數個襯墊656,該複數個襯墊中將置放有晶片100之凸塊以形成用於固定之焊接接頭660。
根據前述實施例,提供能夠在橋接製程期間適當地將複數個晶片與橋接構件對準且適當地處置晶片及橋接構件之多晶片互連技術。
根據本發明之例示性實施例的裝置、方法及晶片處置器實現複數個晶片之間以及該等晶片中之每一者與橋接構件之間的準確對準,此係因為晶片處置器提供該複數個晶片之間的預對準之功能性。橋接構件置放於相對於晶片處置器預對準的晶片上之區域上,且接著,經橋接之多個晶片將同時接合至基板。又,複數個晶片及中間經橋接結構在橋接製程期間由晶片處置器之至少一個支撐表面適當地支撐。
儘管已描述關於根據本發明之一或多個特定實施例所獲得之優點,但應理解,一些實施例可能不具有此等潛在優點,且此等潛在優點未必為所有實施例所需要。
本文中所使用之術語僅出於描述特定實施例之目的,且不意欲限制本發明。如本文中所使用,除非上下文另有明確指示,否則單數形式「一(a/an)」及「該」意欲亦包括複數形式。應進一步理解,術語「包含(comprises及/或comprising)」在用於本說明書中時指定所陳述特徵、步驟、層、元件及/或組件之存在,但不排除一或多個其他特徵、步
驟、層、元件、組件及/或其群組之存在或新增。
以下申請專利範圍中之所有用具或步驟加功能元件之對應結構、材料、動作及等效者(若存在)意欲包括用於結合如特別主張之其他所主張元件來執行功能的任何結構、材料或動作。已出於說明及描述之目的而呈現本發明之一或多個態樣之描述,但該描述不意欲為詳盡的或將本發明限於所揭示之形式。
在不脫離所描述實施例之範疇及精神的情況下,許多修改及變化對一般熟習此項技術者而言將顯而易見。本文中所使用的術語經選擇以最佳地解釋實施例之原理、實際應用或對用於市場之技術的技術改良,或使其他一般熟習此項技術者能夠理解本文中所揭示之實施例。
100A:第一晶片
100B:第二晶片
102A:前表面/第一表面
102B:前表面/第一表面
104A:後表面
104B:後表面
106A:第二組端子
106B:第二組端子
150:經橋接模組
200:晶片處置器
202:本體
204:支撐表面
208:第二空腔
218:氣體密封構件
Claims (25)
- 一種用於將一第一晶片及一第二晶片互連之裝置,其包含:一橋接構件,其用於將該第一晶片及該第二晶片互連,該第一晶片及該第二晶片中之每一者具有包括一第一組端子之一第一表面及與該第一表面相對之一第二表面;一晶片處置器,其用於處置該第一晶片及該第二晶片,其中該晶片處置器具有一開口及至少一個支撐表面,該至少一個支撐表面用於在該第一晶片及該第二晶片安裝至該晶片處置器時支撐該第一晶片及該第二晶片之該等第一表面;一晶片支撐構件,其用於自該等第二表面支撐該第一晶片及該第二晶片;及一橋接處置器,其用於通過該晶片處置器之該開口插入該橋接構件且將該橋接構件置放至該第一晶片及該第二晶片之該等第一組端子上。
- 如請求項1之裝置,其中該晶片處置器、該晶片支撐構件及該橋接處置器提供一腔室空間,以便在該晶片處置器、該晶片支撐構件及該橋接處置器被組裝時將該第一晶片及該第二晶片之該等第一組端子以及該橋接構件之端子容納在該腔室空間內部。
- 如請求項2之裝置,其中該裝置進一步包含:一還原氣體供應器,其用於將一還原氣體供應至該腔室空間中以清潔該第一晶片及該第二晶片之該等第一組端子以及該橋接構件之該等端子 中的至少一者。
- 如請求項2之裝置,其中該橋接處置器包含:一處置器本體,其用於附接該橋接構件;及一氣體洩漏擋止器,其用於在該橋接構件由該處置器本體通過該開口插入時密封該腔室空間。
- 如請求項2之裝置,其中該裝置進一步包含:一氣體密封構件,其設置於該晶片處置器與該晶片支撐構件之間以用於在該晶片處置器組裝至該晶片支撐構件時密封該腔室空間。
- 如請求項1之裝置,其中該第一晶片及該第二晶片中之每一者之該第一表面包括一第二組端子,且該晶片處置器進一步包含:一空腔,其與該開口連通,該空腔具有高於該等第一組端子及該等第二組端子之高度的一高度,以便在該第一晶片及該第二晶片安裝至該晶片處置器時將該第一晶片及該第二晶片之該等第一組端子及該等第二組端子容納在該空腔內部。
- 如請求項1之裝置,其中該晶片處置器進一步包含:供氣體穿過之一第一組通道,該第一組通道自一接合載台側佈設至形成於該至少一個支撐表面上之一第一組孔;及供該氣體穿過之一第二組通道,該第二組通道自一接合頭側佈設至形成於該至少一個支撐表面上之一第二組孔。
- 如請求項1之裝置,其中該晶片處置器進一步包含:一吸入系統,其用於在該晶片處置器之該至少一個支撐表面處抽吸該第一晶片及該第二晶片之該等第一表面。
- 如請求項1之裝置,其中該第一晶片及該第二晶片之該等第一表面由一固定構件固定至該至少一個支撐表面,該固定構件係選自由以下各者組成之一群組:一黏著材料、一金屬柱凸塊及一襯墊之一配對,以及一焊料凸塊及一襯墊之一配對。
- 如請求項1之裝置,其中該裝置進一步包含:一XY定位模組,其用於使該第一晶片及該第二晶片相對於該晶片處置器水平地對準,該晶片處置器之該至少一個支撐表面在該第一晶片及該第二晶片之該等第一組端子外部之點處部分地接觸該第一晶片及該第二晶片之該等第一表面,以便在該第一晶片及該第二晶片對準且安裝至該晶片處置器時豎直地將該第一晶片及該第二晶片之該等第一表面對準。
- 如請求項1之裝置,其中該晶片處置器及該晶片支撐構件包含複數個夾具及一組吸入管線,該組吸入管線用於藉由吸力將該複數個夾具中之至少一者固定至一接合頭及一載台中之至少一者及自一接合頭及一載台中之至少一者釋放該複數個夾具中之至少一者。
- 如請求項1之裝置,其中該晶片支撐構件包含: 一第一基底部件,其具有用於自該第一晶片之該第二表面固持該第一晶片之一第一水平表面;及一第二基底部件,其具有用於自該第二晶片之該第二表面固持該第二晶片之一第二水平表面。
- 如請求項12之裝置,其中該晶片支撐構件之該第一基底部件之該第一水平表面及該第二基底部件之該第二水平表面可彼此獨立地調整。
- 如請求項12之裝置,其中該晶片支撐構件進一步包含:一第一厚度可調整層,其形成於該第一基底部件上;及一第二厚度可調整層,其形成於該第二基底部件上。
- 如請求項1之裝置,其中該橋接構件具有第三組端子且該裝置進一步包含:一射流施配器,其用於將一底部填充材料自該等第二表面之一側施配至該第一晶片及該第二晶片之該等第一組端子與該橋接構件之該等第三組端子之間的接頭周圍之一位置。
- 如請求項15之裝置,其中該晶片支撐構件進一步包含:一第二開口,該底部填充材料係通過該第二開口而施配。
- 如請求項1之裝置,其中該裝置進一步包含:一控制模組,其用於控制包括該第一晶片、該第二晶片及接合至該 第一晶片及該第二晶片之該橋接構件的一經橋接模組自該晶片處置器之釋放,及該經橋接模組至一基板之安裝。
- 一種用於將一第一晶片及一第二晶片互連之方法,其包含:將該第一晶片及該第二晶片安裝至具有一開口及至少一個支撐表面之一晶片處置器,該第一晶片及該第二晶片中之每一者具有包括一第一組端子之一第一表面及與該第一表面相對之一第二表面,其中安裝至該晶片處置器之該第一晶片之該第一表面及該第二晶片之該第一表面由該晶片處置器之該至少一個支撐表面支撐;運用該晶片處置器將該第一晶片及該第二晶片自該等第二表面置放於一晶片支撐構件上;及由一橋接處置器通過該晶片處置器之該開口插入一橋接構件,以將該橋接構件置放至自該開口曝露的該第一晶片之該等第一組端子及該第二晶片之該等第一組端子上。
- 如請求項18之方法,其中該方法進一步包含:組裝該晶片處置器、該晶片支撐構件及該橋接處置器以提供一腔室空間,該腔室空間將該第一晶片及該第二晶片之該等第一組端子以及該橋接構件之端子容納在該腔室空間內部。
- 如請求項19之方法,其中該方法進一步包含:將一還原氣體供應至該腔室空間中以清潔該第一晶片及該第二晶片之該等第一組端子以及該橋接構件之該等端子。
- 如請求項18之方法,其中將該第一晶片及該第二晶片安裝至該晶片處置器包含:由形成於該至少一個支撐表面上之複數個第一孔來抽吸該第一晶片之該第一表面;及由形成於該至少一個支撐表面上之複數個第二孔來抽吸該第二晶片之該第一表面。
- 如請求項18之方法,其中將該第一晶片及該第二晶片安裝至該晶片處置器包含:由形成於該至少一個支撐表面上且自一接合載台側及一接合頭側中之一者佈設的一第一組孔來抽吸該第一晶片及該第二晶片之該等第一表面,其中將該第一晶片及該第二晶片置放於該晶片支撐構件上包含:由形成於該至少一個支撐表面上且自該接合載台側及該接合頭側中之另一者佈設的一第二組孔來抽吸該第一晶片及該第二晶片之該等第一表面;及自該接合載台側及該接合頭側中之該一者釋放該晶片處置器。
- 如請求項18之方法,其中該方法進一步包含:自該晶片處置器釋放包括該第一晶片、該第二晶片及接合至該第一晶片及該第二晶片之該橋接構件的一經橋接模組;及將該經橋接模組安裝於一基板上。
- 如請求項18之方法,其中該橋接構件具有第三組端子且該方法進一步包含:將一底部填充材料自該等第二表面之一側施配至該第一晶片及該第二晶片之該等第一組端子與該橋接構件之該等第三組端子之間的接頭周圍之一位置;及固化該底部填充材料。
- 一種用於處置一第一晶片及一第二晶片之晶片處置器,其包含:至少一個支撐表面,其用於在一第一晶片及一第二晶片安裝至該晶片處置器時支撐該第一晶片之一第一表面及該第二晶片之一第一表面,該第一晶片及該第二晶片中之每一者具有形成於該第一表面上之一第一組端子及與該第一表面相對之一第二表面;及一開口,其用於通過其插入一橋接構件,接著將該橋接構件置放至該第一晶片及該第二晶片之該等第一組端子上,其中該第一晶片之該第二表面及該第二晶片之該第二表面自該晶片處置器曝露。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/303,333 US11735575B2 (en) | 2021-05-27 | 2021-05-27 | Bonding of bridge to multiple semiconductor chips |
US17/303,333 | 2021-05-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW202247723A TW202247723A (zh) | 2022-12-01 |
TWI824443B true TWI824443B (zh) | 2023-12-01 |
Family
ID=84194293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW111109996A TWI824443B (zh) | 2021-05-27 | 2022-03-18 | 用於將多個半導體晶片互連之裝置、方法及晶片處置器 |
Country Status (7)
Country | Link |
---|---|
US (2) | US11735575B2 (zh) |
JP (1) | JP2024520311A (zh) |
CN (1) | CN117397025A (zh) |
DE (1) | DE112022001645B4 (zh) |
GB (1) | GB2622173A (zh) |
TW (1) | TWI824443B (zh) |
WO (1) | WO2022249077A1 (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11735575B2 (en) * | 2021-05-27 | 2023-08-22 | International Business Machines Corporation | Bonding of bridge to multiple semiconductor chips |
CN118156222A (zh) * | 2024-05-13 | 2024-06-07 | 日月新半导体(威海)有限公司 | 一种半导体芯片的封装模块及其制备方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201620815A (zh) * | 2014-09-05 | 2016-06-16 | 英凡薩斯公司 | 多晶片模組及其製法 |
CN111357102A (zh) * | 2017-11-29 | 2020-06-30 | 国际商业机器公司 | 用于多芯片模块的非嵌入式硅桥芯片 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6882546B2 (en) | 2001-10-03 | 2005-04-19 | Formfactor, Inc. | Multiple die interconnect system |
US7348666B2 (en) | 2004-06-30 | 2008-03-25 | Endwave Corporation | Chip-to-chip trench circuit structure |
JP4484831B2 (ja) * | 2006-03-02 | 2010-06-16 | パナソニック株式会社 | 電子部品内蔵モジュールおよび電子部品内蔵モジュールの製造方法 |
JP4991495B2 (ja) * | 2007-11-26 | 2012-08-01 | 東京エレクトロン株式会社 | 検査用保持部材及び検査用保持部材の製造方法 |
US8227904B2 (en) | 2009-06-24 | 2012-07-24 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
JP5645592B2 (ja) | 2010-10-21 | 2014-12-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR101740483B1 (ko) | 2011-05-02 | 2017-06-08 | 삼성전자 주식회사 | 고정 부재 및 할로겐-프리 패키지간 연결부를 포함하는 적층 패키지 |
US9142532B2 (en) | 2012-04-24 | 2015-09-22 | Bondtech Co., Ltd. | Chip-on-wafer bonding method and bonding device, and structure comprising chip and wafer |
WO2015023232A1 (en) | 2013-08-14 | 2015-02-19 | Orion Systems Integration Pte Ltd | Apparatus And Method For Bonding A Plurality Of Semiconductor Chips Onto A Substrate |
TWI701782B (zh) | 2016-01-27 | 2020-08-11 | 美商艾馬克科技公司 | 半導體封裝以及其製造方法 |
US10170428B2 (en) * | 2016-06-29 | 2019-01-01 | Intel Corporation | Cavity generation for embedded interconnect bridges utilizing temporary structures |
US10490503B2 (en) | 2018-03-27 | 2019-11-26 | Intel Corporation | Power-delivery methods for embedded multi-die interconnect bridges and methods of assembling same |
US10535608B1 (en) | 2018-07-24 | 2020-01-14 | International Business Machines Corporation | Multi-chip package structure having chip interconnection bridge which provides power connections between chip and package substrate |
US10916507B2 (en) | 2018-12-04 | 2021-02-09 | International Business Machines Corporation | Multiple chip carrier for bridge assembly |
US10833051B2 (en) | 2019-01-24 | 2020-11-10 | International Business Machines Corporation | Precision alignment of multi-chip high density interconnects |
US10991635B2 (en) | 2019-07-20 | 2021-04-27 | International Business Machines Corporation | Multiple chip bridge connector |
US11164817B2 (en) * | 2019-11-01 | 2021-11-02 | International Business Machines Corporation | Multi-chip package structures with discrete redistribution layers |
US11094637B2 (en) | 2019-11-06 | 2021-08-17 | International Business Machines Corporation | Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers |
US20210398906A1 (en) * | 2020-06-23 | 2021-12-23 | Intel Corporation | Scalable and interoperable phyless die-to-die io solution |
US11735575B2 (en) * | 2021-05-27 | 2023-08-22 | International Business Machines Corporation | Bonding of bridge to multiple semiconductor chips |
-
2021
- 2021-05-27 US US17/303,333 patent/US11735575B2/en active Active
-
2022
- 2022-03-18 TW TW111109996A patent/TWI824443B/zh active
- 2022-05-25 CN CN202280037411.0A patent/CN117397025A/zh active Pending
- 2022-05-25 JP JP2023570344A patent/JP2024520311A/ja active Pending
- 2022-05-25 GB GB2318919.4A patent/GB2622173A/en active Pending
- 2022-05-25 DE DE112022001645.0T patent/DE112022001645B4/de active Active
- 2022-05-25 WO PCT/IB2022/054874 patent/WO2022249077A1/en active Application Filing
-
2023
- 2023-05-26 US US18/324,743 patent/US20230299067A1/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201620815A (zh) * | 2014-09-05 | 2016-06-16 | 英凡薩斯公司 | 多晶片模組及其製法 |
CN111357102A (zh) * | 2017-11-29 | 2020-06-30 | 国际商业机器公司 | 用于多芯片模块的非嵌入式硅桥芯片 |
Also Published As
Publication number | Publication date |
---|---|
GB2622173A (en) | 2024-03-06 |
US11735575B2 (en) | 2023-08-22 |
TW202247723A (zh) | 2022-12-01 |
US20230299067A1 (en) | 2023-09-21 |
DE112022001645B4 (de) | 2024-06-06 |
CN117397025A (zh) | 2024-01-12 |
US20220384412A1 (en) | 2022-12-01 |
JP2024520311A (ja) | 2024-05-24 |
GB202318919D0 (en) | 2024-01-24 |
WO2022249077A1 (en) | 2022-12-01 |
DE112022001645T5 (de) | 2024-01-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI824443B (zh) | 用於將多個半導體晶片互連之裝置、方法及晶片處置器 | |
JP5807221B2 (ja) | 接合構造体製造方法および加熱溶融処理方法ならびにこれらのシステム | |
US11587860B2 (en) | Method of forming thin die stack assemblies | |
US5427301A (en) | Ultrasonic flip chip process and apparatus | |
JP5600763B2 (ja) | 射出成形された半田によって半導体ウェーハにバンプを形成するための装置及び方法 | |
Fukushima et al. | Multichip-to-wafer three-dimensional integration technology using chip self-assembly with excimer lamp irradiation | |
US9704822B2 (en) | Bonding substrates using solder surface tension during solder reflow for three dimensional self-alignment of substrates | |
JP5299837B2 (ja) | 支持装置、加熱加圧装置及び加熱加圧方法 | |
CN112838026A (zh) | 半导体热压接合中的污染物控制以及相关系统和方法 | |
US20210351043A1 (en) | Method and Apparatus of Processor Wafer Bonding for Wafer-Scale Integrated Supercomputer | |
JP7431831B2 (ja) | 半導体素子を基板にボンディングする方法、および関連ボンディングシステム | |
TWI734338B (zh) | 半導體裝置 | |
Yang et al. | Low-temperature, pressureless Cu-to-Cu bonding by electroless Ni plating | |
Pristauz et al. | Disruptive developments for advanced die attach to tackle the challenges of heterogeneous integration | |
Kim et al. | Advanced wafer bonding solutions for TSV integration with thin wafers | |
TWI823201B (zh) | 晶片互聯方法、互聯器件以及形成封裝件的方法 | |
TWI846796B (zh) | 將半導體元件接合至基板的方法及相關接合系統 | |
US20230378123A1 (en) | Systems for fluxless bonding using an atmospheric pressure plasma and methods for performing the same | |
US20230223289A1 (en) | Self-aligning tip | |
Zhang et al. | Numerical Investigation on Microfluidic Electroless Deposition for Uniform Copper Pillar Microbumps Interconnection | |
Oppert et al. | Methods of Micro Ball Bumping for Wafer Level & 3-Dimensional Application using Solder Sphere Transfer and Solder Jetting | |
Sekhar et al. | Chip to chip hermetic bonding and multi-chip stacking using CuSn bonding technology | |
SHOWCASE | Advanced Packaging AWARDS | |
US20070287225A1 (en) | Method of Manufacturing an Integrated Circuit |