KR20210093612A - 차단층을 포함하는 반도체 패키지 - Google Patents

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KR20210093612A
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Abstract

반도체 소자는 캐비티를 포함하는 프레임; 상기 프레임 내에 배치되는 내부 반도체 칩; 상기 프레임과 상기 내부 반도체 칩의 하면 상에 배치되는 하부 재배선층; 상기 내부 반도체 칩의 하면 상에 배치되는 하부 반도체 칩을 포함하고, 상기 하부 재배선층은 상기 내부 반도체 칩의 하면을 일부 노출하는 오프닝을 포함하고, 상기 하부 반도체 칩은 오프닝 내에 배치되고, 상기 하부 재배선층은, 상기 프레임의 하면을 덮는 절연층; 상기 절연층 상에 배치되는 재배선 패턴; 및 상기 절연층 상에 배치되는 차단층을 포함하며, 상기 차단층은, 상면도에서 상기 하부 반도체 칩을 둘러쌀 수 있다.

Description

차단층을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE WITH BARRIER LAYER}
본 개시는 반도체 칩의 열 손상을 방지할 수 있는 차단층을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 칩이 소형화 및 경량화 됨에 따라, 고속/광대역 입출력(I/O) 전송이 가능한 멀티 칩 패키지가 연구되고 있다. 적층 기술을 통해 반도체 칩 또는 반도체 칩 패키지 등을 포함하는 전자회로를 구현함으로써 집적도 및 신호 전달 특성을 향상시킬 수 있다.
전자회로를 구현함에 있어서, 반도체 칩과 함께 커패시터 또는 디램 부스팅 메모리(Dram boosting memory)와 같은 수동소자들을 적절하게 배치할 필요가 있다. 종래에는 수동소자를 패키지의 바닥면에 실장하는 구조가 양산되어 왔으나, 반도체 칩과 수동소자의 연결선(interconnect)의 길이가 길어짐에 따라 상대적으로 전력 전달 특성의 열화가 발생할 수 있는 단점이 있다. 또한, 수동소자의 실장으로 인해 반도체 패키지의 전체 높이가 증가하여 점차 소형화 되고 있는 전자 제품에 사용되기 어려운 단점이 있다. 따라서 반도체 칩과 커패시터의 연결선의 길이를 최소화하면서 3차원 집적 회로에 용이하게 적용시킬 수 있는 반도체 패키지의 개발이 필요하다.
본 개시의 실시예들이 해결하고자 하는 과제는 재배선층이 오픈되어 반도체 칩에 수동소자가 직접 실장된 반도체 패키지를 제공하되, 재배선층을 오픈하는 공정에서 반도체 칩의 열 손상이 방지되는 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
본 개시의 일 실시예에 따른 반도체 패키지는 캐비티를 포함하는 프레임; 상기 프레임 내에 배치되는 내부 반도체 칩; 상기 프레임과 상기 내부 반도체 칩의 하면 상에 배치되는 하부 재배선층; 상기 내부 반도체 칩의 하면 상에 배치되는 하부 반도체 칩을 포함하고, 상기 하부 재배선층은 상기 내부 반도체 칩의 하면을 일부 노출하는 오프닝을 포함하고, 상기 하부 반도체 칩은 상기 오프닝 내에 배치되고, 상기 하부 재배선층은, 상기 프레임의 하면을 덮는 절연층; 상기 절연층 상에 배치되는 재배선 패턴; 및 상기 절연층 상에 배치되는 차단층을 포함하며, 상기 차단층은, 상면도에서 상기 하부 반도체 칩을 둘러쌀 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지는 캐비티를 포함하는 프레임; 상기 프레임 내에 배치되는 내부 반도체 칩; 상기 프레임과 상기 내부 반도체 칩의 하면 상에 배치되는 하부 재배선층; 상기 내부 반도체 칩의 하면 상에 배치되는 하부 반도체 칩을 포함하고, 상기 하부 재배선층은, 상기 내부 반도체 칩의 하면을 덮는 제1 절연층; 상기 제1 절연층 상에 배치되는 재배선 패턴; 상기 제1 절연층 상에 배치되는 차단층; 및 상기 차단층 상에 배치되며, 상기 차단층의 상면을 일부 노출하는 제2 절연층을 포함하고, 상기 하부 재배선층의 상기 제1 절연층, 상기 재배선 패턴, 상기 차단층 및 상기 제2 절연층은, 계단형 구조를 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 소자는 캐비티를 포함하는 프레임; 상기 프레임 내에 배치되는 내부 반도체 칩; 상기 프레임과 상기 내부 반도체 칩의 하면 상에 배치되는 하부 재배선층; 상기 내부 반도체 칩의 하면 상에 배치되는 하부 반도체 칩을 포함하고, 상기 하부 재배선층은, 상기 내부 반도체 칩의 하면을 일부 노출하는 오프닝을 포함하고, 상기 하부 반도체 칩은, 상기 오프닝 내에 배치되고, 상기 하부 재배선층은, 상기 프레임의 하면을 덮는 제1 절연층; 상기 제1 절연층 상에 배치되는 재배선 패턴; 상기 제1 절연층 상에 배치되는 차단층; 및 상기 차단층 상에 배치되는 제2 절연층을 포함하며, 상기 하부 반도체 칩은, 상기 내부 반도체 칩의 하면 상에 배치되는 바디; 상기 바디와 상기 반도체 칩을 전기적으로 연결하는 솔더 볼; 및 상기 바디와 상기 하부 재배선층 사이에 개재되는 몰드층을 포함하고, 상기 차단층은, 상면도에서 상기 하부 반도체 칩을 둘러싸며, 상면의 일부가 상기 몰드층과 접촉할 수 있다.
본 개시의 실시예에 따른 반도체 패키지는 반도체 칩에 수동소자를 직접 실장함으로써, 반도체 칩과 수동소자 사이의 라우팅 거리 감소되고, 반도체 칩과 수동소자의 특성이 개선될 수 있다. 또한, 반도체 패키지는 전체 높이가 감소하여 전자제품에 대해 높은 활용성을 가질 수 있다.
본 개시의 실시예에 따른 반도체 패키지는 레이저를 차단하는 차단층을 재배선층 내에 포함하여, 재배선층을 오픈하는 레이저 드릴 공정에서 반도체 칩의 열 손상이 방지될 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지의 개략적인 상면도이다.
도 2는 본 개시의 일 실시예에 따른 도 1의 Ⅰ-Ⅰ'에 대한 반도체 패키지의 종단면도이다.
도 3은 본 개시의 일 실시예에 따른 도 2에 도시된 반도체 패키지의 A 영역에 대한 상면도이다.
도 4는 본 개시의 실시예들에 따른 도 2에 도시된 반도체 패키지의 B 영역에 대한 확대도이다.
도 5a는 본 개시의 일 실시예에 따른 도 1의 Ⅰ-Ⅰ'에 대한 반도체 패키지의 종단면도이다.
도 5b는 본 개시의 일 실시예에 따른 반도체 패키지의 종단면도이다.
도 6 내지 도 20은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 종단면도들이다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지(10)의 개략적인 상면도이다. 도 2는 본 개시의 일 실시예에 따른 도 1의 Ⅰ-Ⅰ'에 대한 반도체 패키지(10A)의 종단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10A)는 하부 반도체 패키지(100)와 상부 반도체 패키지(300)를 포함할 수 있다. 반도체 패키지(10)는 예를 들어, 상부 반도체 패키지(300)가 하부 반도체 패키지(100) 상에 실장된 PoP(Package on Package) 형태인 반도체 패키지일 수 있다. 하부 반도체 패키지(100)는 예를 들면, FOPLP(Fan Out Panel Level Package) 형태인 반도체 패키지일 수 있다.
하부 반도체 패키지(100)는 프레임(105), 내부 반도체 칩(120), 봉합재(130), 하부 재배선층(140, 150, 160), 하부 반도체 칩(200), 상부 재배선층(170, 180), 및 접속단자(190)를 포함할 수 있다.
프레임(105)은 코어(110), 연결 패드(111), 및 관통 비아(112)를 포함할 수 있다. 예를 들어, 프레임(105)은 인쇄 회로 기판일 수 있다.
코어(110)는 중앙부에 캐비티(cv)를 가지며, 상면도에서 사각 림(rim) 형상을 가지는 플레이트일 수 있다. 코어(110)는 복수개가 적층될 수 있다. 예를 들어 코어(110)는 페놀 수지, 에폭시 수지, 폴리이미드 중 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 코어(110)는 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), BT(Bismaleimide triazine), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중 적어도 하나의 물질을 포함할 수 있다.
코어(110)의 상면(HS)과 하면(LS)에 연결 패드(111)가 배치될 수 있다. 관통 비아(112)가 코어(110)를 관통하여 코어(110)의 상면에 배치된 연결 패드(111)와 하면에 배치된 연결 패드(111)를 전기적으로 연결할 수 있다.
예를 들어, 연결 패드(111)는 ED(Electrolytically Deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper) 또는 구리 합금(copper alloys) 중 적어도 하나를 포함할 수 있다. 관통 비아(112)는 구리, 니켈, 스테인리스 스틸 또는 베릴륨 구리(beryllium copper) 중 적어도 하나를 포함할 수 있다.
내부 반도체 칩(120)이 코어(110)의 캐비티(cv) 내에 배치될 수 있다. 캐비티(cv)의 수평 단면적은 내부 반도체 칩(120)의 수평 단면적보다 클 수 있다. 내부 반도체 칩(120)은 코어(110)의 캐비티(cv) 내에서 코어(110)의 내측면과 이격되어 배치될 수 있다.
내부 반도체 칩(120)의 하부에 칩 패드(122)가 배치될 수 있다. 칩 패드(122)의 하면은 내부 반도체 칩(120)의 하면과 공면을 이룰 수 있다. 칩 패드(122)의 하면은 연결 패드(111)의 하면과 공면을 이룰 수 있다. 일 실시예에 있어서, 칩 패드(122)는 내부 반도체 칩(120)의 하면 상에 배치되며, 내부 반도체 칩(120)의 하면으로부터 돌출된 구조를 가질 수 있다.
예를 들어, 내부 반도체 칩(120)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다. 일 실시예에 있어서, 내부 반도체 칩(120)은 후술할 상부 반도체 패키지(300)를 제어하기 위한 컨트롤러 반도체 칩일 수 있다.
봉합재(130)가 코어(110)의 캐비티(cv) 내에 배치될 수 있다. 봉합재(130)는 코어(110)의 캐비티(cv) 중 코어(110)의 내측면과 내부 반도체 칩(120)의 측면 사이의 공간을 완전히 채울 수 있으며, 하부 재배선층(140, 150, 160)과 상부 재배선층(170, 190)에 접촉할 수 있다.
프레임(105)의 하면 상에 하부 재배선층(140, 150, 160)이 배치되고, 프레임(105)의 상면 상에 상부 재배선층(170, 180)이 배치될 수 있다.
하부 재배선층(140, 150, 160)은 절연층(140)과 재배선 패턴(150)을 포함할 수 있다. 프레임(105)의 하면 상에 복수의 절연층(140)이 적층될 수 있다. 예를 들어, 절연층(140)은 프레임(105)의 하면 상에 순차로 적층되는 제1 내지 제3 절연층(141, 143, 145)을 포함할 수 있다. 제1 절연층(141)이 프레임(105)의 하면을 덮고, 제3 절연층(145)이 하부 반도체 패키지(100)의 바닥면을 형성하며, 제2 절연층(143)이 제1 절연층(141)과 제2 절연층(143) 사이에 배치될 수 있다.
복수의 절연층(140) 중 적어도 하나는 나머지 하나와 다른 물질로 이루어질 수 있다. 예를 들어, 제1 절연층(141)과 제2 절연층(143)은 PID(Photo Imageable dielectric)이고, 제3 절연층(145)은 ABF(Ajinomoto Build-up Film)일 수 있다. 일 실시예에 있어서, 제1 절연층(141)과 제2 절연층(143)은 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다.
프레임(105)의 하면 상에 복수의 재배선 패턴(150)이 다층 구조로 배치될 수 있다. 재배선 패턴(150)은 비아(151, 153)와 배선층(152, 154)을 포함할 수 있다. 재배선 패턴(150)은 UBM(155)을 포함할 수 있다. 예를 들어, 재배선 패턴(150)은 구리, 니켈, 스테인리스 스틸 또는 베릴륨 구리(beryllium copper)와 같은 구리 합금을 포함할 수 있다.
하부 반도체 칩(200)이 내부 반도체 칩(120)의 하면 상에 배치될 수 있다. 하부 반도체 칩(200)은 내부 반도체 칩(120)에 플립칩 본딩될 수 있다. 하부 반도체 칩(200)은 바디(201), 솔더 볼(203), 및 몰드층(205)을 포함할 수 있다.
솔더 볼(203)이 내부 반도체 칩(120)의 칩 패드(122) 상에 배치될 수 있다. 바디(201)가 내부 반도체 칩(120)의 하면 상의 솔더 볼(203) 상에 배치될 수 있다. 솔더 볼(203)은 바디(210)와 내부 반도체 칩(120)을 전기적으로 연결할 수 있다. 몰드층(205)이 바디(201)의 측면과 하면을 덮고, 솔더 볼(203)과 내부 반도체 칩(120)의 노출된 표면을 덮을 수 있다. 몰드층(205)은 바디(201)와 하부 재배선층(140, 150, 160) 사이에 개재될 수 있다.
프레임(105)의 상면 상에 상부 재배선층(170, 180)이 배치될 수 있다. 상부 재배선층(170, 180)은 절연층(170)과 재배선 패턴(180)을 포함할 수 있다. 절연층(170)은 ABF와 솔더 레지스트층을 포함할 수 있다. 재배선 패턴(180)은 비아(181)와 배선층(183)을 포함할 수 있다. 재배선 패턴(180)은 접속 패드(185)를 포함할 수 있다. 비아(181)는 코어(110)의 상면(HS)을 덮는 봉합재(130)를 관통하여 연결 패드(111)와 배선층(183)을 연결할 수 있다. 배선층(183)은 봉합재(130)상애 배치될 수 있다. 접속 패드(185)는 배선층(183) 상에 배치될 수 있다. 비아(181)와 배선층(183)은 구리를 포함할 수 있다. 접속 패드(185)는 니켈 및/또는 알루미늄을 포함할 수 있다. 상부 재배선층(170, 180)은 하부 재배선층(140, 150, 160)과 동일한 물질들을 포함할 수 있다.
접속단자(190)가 하부 재배선층(140, 150, 160) 상에 배치될 수 있다. 접속단자(190)는 재배선 패턴(150)의 UBM(155)에 접촉할 수 있다. 접속단자(190)는 상부 재배선층(170, 180)의 재배선 패턴(180) 상에 배치될 수 있다. 접속단자(190)는 접속 패드(185)에 접촉할 수 있다. 예를 들어, 접속단자(190)는 솔더 볼 또는 범프일 수 있다. 접속단자(190)는 하부 반도체 패키지(100)와 상부 반도체 패키지(300)를 전기적으로 연결할 수 있다.
상부 반도체 패키지(300)는 하부 반도체 패키지(100) 상에 플립칩 본딩될 수 있다. 상부 반도체 패키지(300)는 접속단자(190)와 상부 재배선층(170, 180)에 의해 내부 반도체 칩(120)과 전기적으로 연결될 수 있다. 예를 들어, 상부 반도체 패키지(300)는 메모리 반도체 칩을 포함할 수 있다. 예를 들어, 메모리 반도체 칩은 DRAM, SRAM과 같은 휘발성 메모리 반도체 칩, PRAM, MRAM, FeRAM, 또는 RRAM과 같은 비휘발성 메모리 반도체 칩일 수 있다.
도 3은 본 개시의 일 실시예에 따른 도 2에 도시된 반도체 패키지(10A)의 A 영역에 대한 상면도이다. 도 4는 본 개시의 실시예들에 따른 도 2에 도시된 반도체 패키지(10A)의 B 영역에 대한 확대도이다.
도 2 및 도 3을 참조하면, 하부 재배선층(140, 150, 160)은 제1 절연층(141) 상에 배치되는 차단층(160)을 포함할 수 있다. 차단층(160)은 제1 절연층(141)의 상면에 접촉하는 배선층(152)과 동일한 레벨에 위치할 수 있다. 차단층(160)은 상면도에서(in the top view) 하부 반도체 칩(200)을 둘러쌀 수 있다. 예를 들어, 차단층(160)은 상면도에서(in the top view) 사각형의 링 형상을 가질 수 있다. 차단층(160)은 상면도에서 하부 반도체 칩(200)과 이격될 수 있다.
도 2 내지 도 4를 참조하면, 하부 재배선층(140, 150, 160)은 절연층(140)과 차단층(160)을 관통하며, 내부 반도체 칩(120)의 하면을 일부 노출하는 오프닝(OP)을 가질 수 있다. 하부 반도체 칩(200)은 오프닝(OP) 내에 배치될 수 있다. 오프닝(OP)은 절연층(140)의 내측면과 상면, 차단층(160)의 내측면과 상면에 의해 한정될 수 있다. 오프닝(OP)을 한정하는 하부 재배선층(140, 150, 160)의 내측면과 상면은 계단형 구조를 가질 수 있다. 계단형 구조는 상면도에서 하부 반도체 칩(200)을 둘러싸는 4개의 계단형 구조(S1, S2, S3, S4)를 가질 수 있다.
계단형 구조를 가지는 하부 재배선층(140, 150, 160)은 계단면을 포함할 수 있다. 일 실시예에 있어서, 하부 재배선층(140, 150, 160)은 복수의 계단면(ST1, ST2, ST3)을 포함할 수 있다. 복수의 계단면(ST1, ST2, ST3)은 차단층(160)의 상면이 노출되는 제1 계단면(ST1)을 포함하고, 절연층(140)의 상면이 노출되는 제2 계단면(ST2) 및 제3 계단면(ST3)을 포함할 수 있다. 일 실시예에 있어서, 제2 계단면(ST2)과 제3 계단면(ST3) 중 어느 하나는 생략될 수 있다. 즉, 차단층(160)에 의해 제1 절연층(141)의 상면이 완전히 덮이거나, 제3 절연층(145)에 의해 제2 절연층(143)의 상면이 완전히 덮일 수 있다.
하부 재배선층(140, 150, 160)의 내측면은 내부 반도체 칩(120)의 하면에 대하여 경사를 가질 수 있다. 예를 들어, 차단층(160)의 내측면은 차단층(160)의 하면에 대하여 경사를 가질 수 있다. 또한, 절연층(140)의 내측면은 절연층(140)의 하면에 대하여 경사를 가질 수 있다. 예를 들어, 절연층(140)의 내측면과 하면이 이루는 각도(α°)는 대략 60~80°일 수 있다.
하부 반도체 칩(200)의 몰드층(205)은 바디(201)의 측면을 완전히 덮을 수 있다. 몰드층(205)은 하부 재배선층(140, 150, 160)을 관통하도록 오프닝(OP)을 채울 수 있다. 몰드층(205)은 절연층(140)의 측면과 상면, 차단층(160)의 측면과 상면을 덮을 수 있다. 일 실시예에 있어서, 하부 반도체 칩(200)의 바디(201)는 제1 절연층(141)과 수직으로 중첩될 수 있다.
일 실시예에 있어서, 몰드층(205)의 상면은 하부 재배선층(140, 150, 160)의 최상위 레벨에 위치하는 모서리(즉, 제3 절연층(145)의 모서리)와 하부 반도체 칩(200)의 바디(201)의 모서리를 연결할 수 있다. 몰드층(205)의 상면은 내부 반도체 칩(120)의 하면에 대하여 경사를 가질 수 있다.
일 실시예에 있어서, 바디(201)의 측면과 차단층(160)의 내측면 간의 최대 수평 거리(D1)는 바디(201)의 측면과 제2 절연층(143)의 내측면 간의 최소 수평 거리(D2)보다 작을 수 있다.
도 5a는 본 개시의 일 실시예에 따른 도 1의 Ⅰ-Ⅰ'에 대한 반도체 패키지(10B)의 종단면도이다.
도 5a를 참조하면, 하부 반도체 패키지(100)와 상부 반도체 패키지(300)는 도전성의 와이어에 의해 전기적으로 연결될 수 있다. 상부 반도체 패키지(300)는 상부 재배선층(170, 180)의 절연층(170)에 접촉할 수 있다.
도 5b는 본 개시의 일 실시예에 따른 반도체 패키지(20)의 종단면도이다.
본 개시의 일 실시예에 따른 반도체 패키지(20)는 웨이퍼 레벨 패키지(Wafer Level Package)일 수 있다. 예를 들어, 반도체 패키지(20)는 도 5b와 같은 팬-아웃 웨이퍼 레벨 패키지(Fan-out wafer level package)일 수 있다. 또는 반도체 패키지(20)는 팬-인 웨이퍼 레벨 패키지(Fan-in wafer level package)일 수 있다. 일 실시예에 있어서, 웨이퍼 레벨 패키지(Fan-out wafer level package)는 실장된 PoP(Package on Package) 형태의 패키지에 포함될 수 있다.
도 5b를 참조하면, 반도체 패키지(20)는 내부 반도체 칩(220), 몰드층(230), 재배선층(140, 150, 160), 접속단자(190), 및 하부 반도체 칩(200)을 포함할 수 있다. 예를 들어, 몰드층(230)은 EMC(Epoxy Molding Compound)를 포함할 수 있다.
도 6 내지 도 20은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 종단면도들이다.
도 6은 프레임(105)에서 단위 패키지로 활용할 수 있는 일부 영역의 단면을 나타낸다. 프레임(105)의 사이즈는 대량생산에 용이하도록 다양한 사이즈로 활용된다. 이에, 상기 방법은 대용량 사이즈의 프레임(105)을 준비하고, 이를 이용하여 복수의 반도체 패키지를 제조하고, 이후 소잉(Sawing) 공정을 통하여 개별적인 패키지로 싱귤레이션 할 수 있다.
도 6 및 도 7을 참조하면, 상기 방법은 코어(110), 연결 패드(111) 및 관통 비아(112)를 포함하는 프레임(105)을 제공하는 것과 프레임(105)을 관통하는 캐비티(cv)를 형성하는 것을 포함할 수 있다. 예를 들어, 캐비티(cv)를 형성하는 것은 기계적 드릴 및/또는 레이저 드릴, 연마용 입자를 이용하는 샌드 블라스트법, 플라즈마를 이용한 드라이 에칭법 등에 의하여 수행될 수 있다.
도 8을 참조하면, 상기 방법은 프레임(105)의 하면에 접착필름(115)을 부착하고, 코어(110)의 캐비티(cv) 내에 내부 반도체 칩(120)을 배치하는 것을 포함한다. 예를 들어, 접착필름(115)은 ABF(Ajinomoto Build-up Film)일 수 있으며, 내부 반도체 칩(120)을 지지하는 지지 필름의 기능을 할 수 있다. 접착필름(115)은 연결 패드(111)의 하면 및/또는 코어(110)의 하면을 덮을 수 있다.
내부 반도체 칩(120)은 코어(110)의 캐비티(cv) 내에 배치되어 접착필름(115) 상에 부착될 수 있다. 내부 반도체 칩(120)은 캐비티(cv)의 내측면과 이격되도록 배치될 수 있다. 이에, 코어(110)의 내측면과 내부 반도체 칩(120)의 측면 사이에 공간이 형성될 수 있다.
내부 반도체 칩(120)의 하면에는 칩 패드(122)가 배치된다. 내부 반도체 칩(120)은 칩 패드(122)가 하측을 향하도록 페이스-다운(face-down) 형태로 배치될 수 있다. 내부 반도체 칩(120)의 하면과 칩 패드(122)의 하면은 접착필름(115)에 의해 완전히 덮일 수 있다.
도 9를 참조하면, 상기 방법은 코어(110)와 내부 반도체 칩(120) 사이의 공간에 봉합재(130)를 형성하는 것을 포함할 수 있다. 봉합재(130)는 코어(110)의 캐비티(cv) 중 코어(110)의 내측면과 내부 반도체 칩(120)의 측면 사이의 공간을 완전히 채울 수 있으며, 접착필름(115)의 상면과 접촉할 수 있다. 봉합재(130)는 내부 반도체 칩(120)을 고정시키는 역할을 하며, 후속 공정에서 내부 반도체 칩(120)이 이동하는 문제를 최소화 할 수 있다.
도 10을 참조하면, 상기 방법은 프레임(105)과 내부 반도체 칩(120) 상에 제1 캐리어 기판(CA1)을 부착하는 것과 접착필름(115)을 제거하는 것을 포함할 수 있다.
도 11 내지 도 13을 참조하면, 상기 방법은 프레임(105)의 하면 상에 하부 재배선층(140, 150, 160)을 형성하는 것을 포함할 수 있다. 하부 재배선층(140, 150, 160)을 형성하는 것은 절연층(140)을 형성하는 것, 재배선 패턴(150)을 형성하는 것, 및 차단층(160)을 형성하는 것을 포함할 수 있다.
도 11을 참조하면, 제1 캐리어 기판(CA1)이 하측을 향하고, 내부 반도체 칩(120)의 칩 패드(122)가 상측을 향하도록 제1 캐리어 기판(CA1)이 부착된 결과물을 뒤집는다. 이후, 상기 방법은 프레임(105)의 하면 상에 제1 절연층(141)을 형성하는 것을 포함할 수 있다. 제1 절연층(141)은 프레임(105)의 노출된 하면, 봉합재(130)의 하면, 연결 패드(111)의 하면과 측면을 덮을 수 있으며, 내부 반도체 칩(120)의 노출된 표면을 덮을 수 있다. 또한, 제1 절연층(141)은 내부 반도체 칩(120)의 칩 패드(122)의 노출된 표면 덮을 수 있다. 제1 절연층(141)의 일부가 제거되어 비아 홀(VH)이 형성될 수 있다. 비아 홀(VH)은 수직 방향으로 연결 패드(111)의 일부분과 중첩되고, 내부 반도체 칩(120)의 칩 패드(122)에 중첩되도록 형성될 수 있다. 일 실시예에 있어서, 비아 홀(VH)은 내부 반도체 칩(120)과 수직 방향으로 중첩되되, 칩 패드(122)에는 중첩되지 않는 비아 홀(VHa)을 포함할 수 있다.. 예를 들어, 비아 홀(VH)은 노광에 의해 형성될 수 있으며, 또는 UV 레이저 또는 Eximer 레이저를 사용하는 레이저 드릴링 방법으로 형성될 수 있다.
도 12를 참조하면, 상기 방법은 마크스 패턴(MP)을 형성하는 것, 제1 재배선 패턴(151, 152) 및 차단층(160)을 형성하는 것을 포함할 수 있다. 마스크 개구부(MOP)를 포함하는 마스크 패턴(MP)이 제1 절연층(141) 상에 형성될 수 있다. 예를 들어, 마스크 패턴(MP)은 포토레지스트를 포함할 수 있다. 제1 재배선 패턴(151, 152)과 차단층(160)이 비아 홀(VH)을 완전히 채우며 마스크 개구부(MOP)의 적어도 일부분을 채우도록 형성될 수 있다. 제1 재배선 패턴(151, 152)은 비아 홀(VH) 내에 형성되며, 연결 패드(111)와 칩 패드(122)에 연결되는 비아(151) 및 마스크 패턴(MP) 사이에 형성되어 비아(151)와 연결되는 배선층(152)을 포함할 수 있다. 차단층(160)은 비아 홀(VHa) 내에 형성되는 비아(161) 및 마스크 개구부(MOP) 내에 형성되어 비아(161)와 연결되는 플레이트층(163)을 포함할 수 있다. 일 실시예에 있어서, 차단층(160)은 플레이트층(163)을 포함하고, 비아(161)는 포함하지 않을 수 있다. 제1 절연층(141)에 비아 홀(VHa)이 생략되는 경우 비아(161)도 생략될 수 있다. 플레이트층(163)은 제1 재배선 패턴(151, 152)의 배선층(152)보다 넓은 수평 면적을 가지도록 형성될 수 있다. 플레이트층(163)은 내부 반도체 칩(120)의 복수의 칩 패드(122)와 수직으로 중첩되도록 형성될 수 있다. 예를 들어, 플레이트층(163)과 수직으로 중첩되는 복수의 칩 패드(122)는 상면도에서 격자 패턴으로 배열될 수 있다. (도 17 참조)
예를 들어, 제1 재배선 패턴(151, 152)과 차단층(160)은 구리를 포함할 수 있다. 제1 재배선 패턴(151, 152)과 차단층(160)이 형성된 이후, 마스크 패턴(MP)은 애싱(ashing) 또는 스트립(strip) 공정에 의해 제거될 수 있다.
일 실시예에 있어서, 제1 재배선 패턴(151, 152)과 차단층(160)은 도금 방법을 통해 형성될 수 있다. 예를 들어, 제1 재배선 패턴(151, 152)과 차단층(160)을 형성하는 도금 방법은 전기 도금(Electro plating), 무전해 도금(Electroless plating) 및/또는 이머젼 도금(Immersion plating) 방법을 포함할 수 있다. 도금 방법에 의해 제1 재배선 패턴(151, 152)과 차단층(160)이 형성되는 경우, 마스크 패턴(MP)이 형성되기 전에 프레임(105)의 연결 패드(111)와 내부 반도체 칩(120)의 칩 패드(122)를 덮는 시드층이 형성될 수 있다.
도 13을 참조하면, 상기 방법은 제2 절연층(143), 제2 재배선 패턴(153, 154), 제3 절연층(145) 및 UBM(155)을 형성하여 하부 재배선층(140, 150, 160)을 형성하는 것을 포함할 수 있다.
제2 절연층(143)과 제2 재배선 패턴(153, 154)은 제1 절연층(141) 및 제1 재배선 패턴(151, 152)과 동일한 방법으로 형성될 수 있다. 제2 재배선 패턴(153, 154)은 제1 재배선 패턴(151, 152)에 전기적으로 연결될 수 있다. 차단층(160)은 제2 재배선 패턴(153, 154)과 전기적으로 절연될 수 있다. 차단층(160)은 상면이 제2 절연층(143)에 의해 완전히 덮일 수 있다.
제3 절연층(145)이 제2 절연층(143)의 상면과 제2 재배선 패턴(153, 154)의 상면 및 측면을 덮도록 형성될 수 있다. 제3 절연층(145)에는 관통 홀이 형성되며, 관통 홀 내에 UBM(155)이 형성될 수 있다. 예를 들어, 제3 절연층(145)은 ABF(Ajinomoto Build-up Film)일 있다.
도 14를 참조하면, 상기 방법은 하부 재배선층(140, 150, 160) 상에 제2 캐리어 기판(CA2)을 부착하는 것과 프레임(105)의 상면 상에 상부 재배선층(170, 180)을 형성하는 것을 포함할 수 있다.
하부 재배선층(140, 150, 160) 상에 제2 캐리어 기판(CA2)을 부착하고, 하부 재배선층(140, 150, 160)과 제2 캐리어 기판(CA2)이 하측을 향하도록 제2 캐리어 기판(CA2)이 부착된 결과물을 뒤집을 수 있다. 이후, 프레임(105) 및 내부 반도체 칩(120)의 상면 상에 절연층(170)과 재배선 패턴(180)을 포함하는 상부 재배선층(170, 180)이 형성될 수 있다. 상부 재배선층(170, 180)을 형성하는 방법은 하부 재배선층(140, 150, 160)을 형성하는 방법과 동일 또는 유사할 수 있다. 상부 재배선층(170, 180)의 재배선 패턴(180)은 비아(181), 배선층(183), 및 접속 패드(185)를 포함할 수 있다. 상부 재배선층(170, 180)이 형성된 후 제2 캐리어 기판(CA2)은 제거될 수 있다.
도 15를 참조하면, 상기 방법은 제2 절연층(143)을 노출하는 제1 오프닝(OP1)을 형성하는 것을 포함할 수 있다. 하부 재배선층(140, 150, 160)이 상측을 향하도록 제2 캐리어 기판(CA2)이 제거된 결과물을 뒤집은 후, 제3 절연층(145)의 일부가 제거되어 제1 오프닝(OP1)이 형성될 수 있다. 제1 오프닝(OP1)은 수직으로 차단층(160)과 중첩되도록 형성될 수 있다.
제1 오프닝(OP1)을 형성하는 것은 제3 절연층(145)을 제거하는데 최적화된 레이저 및 레이저 파장을 이용하는 레이저 드릴링 방법을 사용할 수 있다. 일 실시예에 있어서, 제1 오프닝(OP1)을 형성하는 것은 CO2 레이저 또는 Excimer 레이저를 사용하는 레이저 드릴링 방법을 사용할 수 있다. 예를 들어, 제3 절연층(145)이 ABF(Ajinomoto Build-up Film)인 경우, 10.6㎛ 파장의 CO2 레이저를 사용하여 제1 오프닝(OP1)을 형성할 수 있다. 레이저에 의해 제1 오프닝(OP1)이 형성되면서, 제3 절연층(145)의 내측면은 경사를 가질 수 있다.
도 16을 참조하면, 상기 방법은 차단층(160)을 노출하는 제2 오프닝(OP2)을 형성하는 것을 포함할 수 있다. 제1 오프닝(OP1)을 통해 노출되는 제2 절연층(143)의 일부가 제거되어 차단층(160)의 상면을 노출하는 제2 오프닝(OP2)이 형성될 수 있다. 제2 오프닝(OP2)의 수평 최대 폭(제2 오프닝(OP2)의 상단의 폭)은 제1 오프닝(OP1)의 수평 최소 폭(제1 오프닝(OP1)의 하단의 폭)보다 작을 수 있다. 제1 오프닝(OP1)을 통해 제2 오프닝(OP2)을 한정하는 제2 절연층(143)의 상면이 노출될 수 있다. 일 실시예에 있어서, 제2 오프닝(OP2)의 수평 최대 폭이 제1 오프닝(OP1)의 수평 최소 폭과 실질적으로 동일할 수 있고, 제2 절연층(143)의 상면은 제3 절연층(153)의 상면에 의해 완전히 덮일 수 있다. 제2 절연층(143)을 제거하는데 최적화된 레이저 및 레이저 파장을 사용할 수 있다. 일 실시예에 있어서, 제2 오프닝(OP2)을 형성하는 것은 CO2 레이저 또는 Excimer 레이저를 사용하는 레이저 드릴링 방법을 사용할 수 있다. 예를 들어, 제2 절연층(143)이 PID(Photo Imageable dielectric)인 경우, 248㎚ 또는 308㎚ 파장의 Excimer 레이저를 사용하여 제2 오프닝(OP2)을 형성할 수 있다. 레이저에 의해 제2 오프닝(OP2)이 형성되면서, 제2 절연층(143)의 내측면은 경사를 가질 수 있다.
제1 오프닝(OP1)과 제2 오프닝(OP2)의 수평 단면적은 차단층(160)의 수평 단면적보다 작을 수 있다. 제1 오프닝(OP1)과 제2 오프닝(OP)은 수직으로 차단층(160)과 완전히 중첩될 수 있다.
도 17을 참조하면, 상기 방법은 제3 오프닝(OP3)과 제4 오프닝(OP4)을 순차로 형성하여 하부 재배선층(140, 150, 160)을 관통하는 하나의 오프닝(OP)을 형성하는 것을 포함할 수 있다.
제2 오프닝(OP2)을 통해 노출되는 차단층(160)의 일부가 제거되어 제1 절연층(141)의 상면을 노출하는 제3 오프닝(OP3)이 형성될 수 있다. 제3 오프닝(OP3)의 수평 최대 폭(제3 오프닝(OP3)의 상단의 폭)은 제2 오프닝(OP2)의 수평 최소 폭(제2 오프닝(OP2)의 하단의 폭)보다 작을 수 있다. 이에, 제2 오프닝(OP2)을 통해 차단층(160)의 상면이 일부 노출될 수 있다. 제2 오프닝(OP2)을 형성하는 것은 차단층(160)을 제거하는데 최적화된 레이저 및 레이저 파장을 이용하는 레이저 드릴링 방법을 사용할 수 있다. 일 실시예에 있어서, 제3 오프닝(OP3)을 형성하는 것은 UV 레이저를 사용하는 레이저 드릴링 방법을 사용할 수 있다. 예를 들어, 차단층(160)이 구리(Cu)인 경우, 355㎚ 파장의 UV 레이저를 사용하여 제3 오프닝(OP3)을 형성할 수 있다. 레이저에 의해 제3 오프닝(OP3)이 형성되면서, 차단층(160)의 내측면은 경사를 가질 수 있다.
오프닝(OP)을 형성하는 공정 과정 중에 레이저에 의해 내부 반도체 칩(120)이 열 손상을 받을 수 있다. 이에, 차단층(160)보다 높은 레벨에서 절연층들(140)을 제거할 때, 레이저가 내부 반도체 칩(120)에 열 에너지를 가하는 것을 내부 반도체 칩(120)에 인접하게 배치된 차단층(160)이 차단할 수 있다. 특히, 제1 오프닝(OP1)과 제2 오프닝(OP2)을 형성하는 레이저 드릴링 공정에서 차단층(160)이 레이저가 내부 반도체 칩(120)을 향하여 진행하는 것을 차단할 수 있으며, 레이저 드릴링 공정에 의한 내부 반도체 칩(120)의 열 손상이 최소화 될 수 있다.
이후, 제3 오프닝(OP3)을 통해 노출되는 제1 절연층(141)의 일부가 제거되어 내부 반도체 칩(120)의 표면과 칩 패드(122)를 노출하는 제4 오프닝(OP4)이 형성될 수 있다.
제4 오프닝(OP4)을 형성하는 것은 Fico 또는 Femto second pulse width를 갖는 레이저를 사용하여 내부 반도체 칩(120)에 직접 접촉하는 제1 절연층(141)을 제거할 때에 내부 반도체 칩(120)에 대한 열 손상을 최소화 할 수 있다. 레이저에 의해 제4 오프닝(OP4)이 형성되면서, 제1 절연층(141)의 내측면은 경사를 가질 수 있다.
도 18 및 도 19를 참조하면, 상기 방법은 오프닝(OP) 내에 하부 반도체 칩(200)을 배치하는 것을 포함할 수 있다. 하부 반도체 칩(200)이 오프닝(OP)을 통해 노출되는 내부 반도체 칩(120) 상에 실장될 수 있다. 하부 반도체 칩(200)의 솔더 볼(203)이 내부 반도체 칩(120)의 칩 패드(122)와 하부 반도체 칩(200)의 바디(201)를 전기적으로 연결할 수 있다.
몰드층(205)이 하부 반도체 칩(200)의 바디(201)와 하부 재배선층(140, 150, 160) 사이에 개재되어 형성될 수 있다. 몰드층(205)은 오프닝(OP) 채우도록 형성될 수 있다. 몰드층(205)은 바디(201)의 측면 및 하면, 솔더 볼(203)의 노출된 표면, 및 하부 재배선층(140, 150, 160)의 내측면을 덮도록 형성될 수 있다. 예를 들어, 몰드층(205)은 EMC(Epoxy Molding Compound)를 포함할 수 있다.
상기 방법은 하부 재배선층(140, 150, 160)의 UBM(155) 상에 접속단자(190)를 형성하는 것을 포함할 수 있다. 예를 들어, 접속단자(190)는 범프일 수 있다.
하부 반도체 칩(200)은 하부 재배선층(140, 150, 160)을 관통하여 내부 반도체 칩(120)에 직접 실장됨으로써, 절연층(140)의 하면 상으로 돌출되는 하부 반도체 칩(200)의 높이가 감소될 수 있다. 이에 따라, 접속단자(190) 크기도 줄어들어 반도체 패키지의 전체 높이가 감소될 수 있다. 또한, 하부 반도체 칩(200)과 내부 반도체 칩(120)의 라우팅 거리가 감소되어, 반도체 패키지의 전체 성능이 개선될 수 있다.
도 20을 참조하면, 상기 방법은 상부 재배선층(170, 180) 상에 접속단자(190)를 배치하는 것을 포함할 수 있다.
다시 도 2를 참조하면, 상기 방법은 접속단자(190) 상에 상부 반도체 패키지(300)를 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.

Claims (20)

  1. 캐비티를 포함하는 프레임;
    상기 프레임 내에 배치되는 내부 반도체 칩;
    상기 프레임과 상기 내부 반도체 칩의 하면 상에 배치되는 하부 재배선층;
    상기 내부 반도체 칩의 하면 상에 배치되는 하부 반도체 칩을 포함하고,
    상기 하부 재배선층은,
    상기 내부 반도체 칩의 하면을 일부 노출하는 오프닝을 포함하고,
    상기 하부 반도체 칩은,
    상기 오프닝 내에 배치되고,
    상기 하부 재배선층은,
    상기 프레임의 하면을 덮는 절연층;
    상기 절연층 상에 배치되는 재배선 패턴; 및
    상기 절연층 상에 배치되는 차단층을 포함하며,
    상기 차단층은,
    상면도에서 상기 하부 반도체 칩을 둘러싸는 반도체 패키지.
  2. 제1항에 있어서,
    상기 차단층은,
    상면도에서 사각 림(rim) 형상을 갖는 반도체 패키지.
  3. 제1항에 있어서,
    상기 하부 반도체 칩은,
    상기 내부 반도체 칩의 하면 상에 배치되는 바디;
    상기 바디와 상기 내부 반도체 칩을 전기적으로 연결하는 솔더 볼; 및
    상기 바디와 상기 하부 재배선층 사이에 개재되는 몰드층을 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 몰드층은,
    상기 바디의 측면을 완전히 덮고, 상기 하부 재배선층을 관통하도록 상기 오프닝을 채우는 반도체 패키지.
  5. 제4항에 있어서,
    상기 하부 재배선층의 오프닝의 상면은,
    계단형 구조를 가지며, 상기 차단층의 상면이 부분적으로 노출되는 제1 계단면을 포함하는 반도체 패키지.
  6. 제4항에 있어서,
    상기 하부 재배선층의 오프닝의 상면은,
    상기 절연층의 상면이 부분적으로 노출되는 제2 계단면을 더 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 차단층의 일 측면은,
    경사진 반도체 패키지.
  8. 제1항에 있어서,
    상기 절연층의 내측면은,
    대략 60~80˚로 경사진 반도체 패키지.
  9. 제1항에 있어서,
    상기 반도체 패키지는:
    상기 프레임과 상기 내부 반도체 칩 상에 배치되며, 재배선 패턴과 절연층을 포함하는 상부 재배선층; 및
    상기 상부 재배선층 상에 배치되는 상부 반도체 칩을 더 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 반도체 패키지는:
    상기 프레임을 관통하며, 상기 하부 재배선층의 재배선 패턴과 상기 상부 재배선층의 재배선 패턴을 전기적으로 연결하는 관통 비아를 더 포함하는 반도체 패키지.
  11. 캐비티를 포함하는 프레임;
    상기 프레임 내에 배치되는 내부 반도체 칩;
    상기 프레임과 상기 내부 반도체 칩의 하면 상에 배치되는 하부 재배선층;
    상기 내부 반도체 칩의 하면 상에 배치되는 하부 반도체 칩을 포함하고,
    상기 하부 재배선층은,
    상기 내부 반도체 칩의 하면을 덮는 제1 절연층;
    상기 제1 절연층 상에 배치되는 재배선 패턴;
    상기 제1 절연층 상에 배치되는 차단층; 및
    상기 차단층 상에 배치되며, 상기 차단층의 상면을 일부 노출하는 제2 절연층을 포함하고,
    상기 하부 재배선층의 상기 제1 절연층, 상기 재배선 패턴, 상기 차단층 및 상기 제2 절연층은,
    계단형 구조를 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 계단형 구조는,
    상기 하부 반도체 칩을 둘러싸는 4개의 계단형 구조를 포함하는 반도체 패키지.
  13. 제11항에 있어서,
    상기 하부 반도체 칩은,
    상기 내부 반도체 칩의 하면 상에 배치되는 바디;
    상기 바디와 상기 반도체 칩을 전기적으로 연결하는 솔더 볼; 및
    상기 바디와 상기 하부 재배선층 사이에 개재되는 몰드층;을 포함하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 몰드층의 상면은,
    상기 하부 재배선층의 모서리와 상기 하부 반도체 칩의 상기 바디의 모서리를 연결하는 반도체 패키지.
  15. 제13항에 있어서,
    상기 몰드층의 상면은,
    상기 내부 반도체 칩의 하면에 대하여 경사를 가지는 반도체 패키지.
  16. 제13항에 있어서,
    상기 재배선 패턴은,
    상기 내부 반도체 칩과 전기적으로 연결되고,
    상기 차단층은 상기 내부 반도체 칩과 전기적으로 절연되는 반도체 패키지.
  17. 제13항에 있어서,
    상기 하부 반도체 칩의 바디는,
    상기 하부 재배선층의 일부와 수직으로 중첩되는 반도체 패키지.
  18. 캐비티를 포함하는 프레임;
    상기 프레임 내에 배치되는 내부 반도체 칩;
    상기 프레임과 상기 내부 반도체 칩의 하면 상에 배치되는 하부 재배선층;
    상기 내부 반도체 칩의 하면 상에 배치되는 하부 반도체 칩을 포함하고,
    상기 하부 재배선층은,
    상기 내부 반도체 칩의 하면을 일부 노출하는 오프닝을 포함하고,
    상기 하부 반도체 칩은,
    상기 오프닝 내에 배치되고,
    상기 하부 재배선층은,
    상기 프레임의 하면을 덮는 제1 절연층;
    상기 제1 절연층 상에 배치되는 재배선 패턴;
    상기 제1 절연층 상에 배치되는 차단층; 및
    상기 차단층 상에 배치되는 제2 절연층을 포함하며,
    상기 하부 반도체 칩은,
    상기 내부 반도체 칩의 하면 상에 배치되는 바디;
    상기 바디와 상기 반도체 칩을 전기적으로 연결하는 솔더 볼; 및
    상기 바디와 상기 하부 재배선층 사이에 개재되는 몰드층을 포함하고,
    상기 차단층은,
    상면도에서 상기 하부 반도체 칩을 둘러싸며,
    상면의 일부가 상기 몰드층과 접촉하는 반도체 패키지.
  19. 제18항에 있어서,
    상면도에서 상기 바디의 측면과 상기 차단층의 내측면 간의 최대 수평 거리는,
    상기 바디의 측면과 상기 제2 절연층의 내측면 간의 최소 수평 거리보다 작은 반도체 패키지.
  20. 제18항에 있어서,
    상기 제1 절연층은 PID(Photo Imageable dielectric)를 포함하고,
    상기 차단층은 구리를 포함하는 반도체 패키지.
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