KR20080036980A - 반도체 장치의 제조 방법 - Google Patents

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KR20080036980A
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KR
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resin
main surface
semiconductor device
semiconductor chips
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KR1020080036385A
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Inventor
마사까쯔 고또
노리히꼬 가사이
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
가부시끼가이샤 르네사스 기따 니혼 세미컨덕터
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Abstract

반도체 장치의 수율 향상을 도모한다. 반도체 장치의 제조 방법에 있어서, 기판의 일주면 상에 상기 일주면의 제1 변측으로부터 상기 제1 변과 대향하는 제2 변측을 향하여 소정의 간격을 두고 실장된 복수의 반도체 칩을 상기 기판과 함께 성형 금형의 캐비티 내부에 배치하고, 그 후, 상기 캐비티 내부에 상기 기판의 일주면의 제1 변측으로부터 제2 변측을 향하여 수지를 주입하여 상기 복수의 반도체 칩을 일괄적으로 밀봉하는 수지 밀봉체를 형성하는 공정을 포함하며, 상기 수지 밀봉체를 형성하는 공정 전에, 상기 기판의 일주면에 청정 처리를 실시하는 공정을 더 포함한다.
Figure P1020080036385
수지 밀봉체, 캐비티, 청정 처리

Description

반도체 장치의 제조 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 트랜스퍼 몰드법에 의한 일괄 밀봉 방식을 채택하는 반도체 장치의 제조 기술에 적용함에 있어서 유효한 기술에 관한 것이다.
반도체 장치의 제조에 있어서는 기판의 일주면 상에 실장된 복수의 반도체 칩을 하나의 수지 밀봉체로 일괄적으로 밀봉하고, 그 후, 각 반도체 칩별(각 제품별)로 수지 밀봉체 및 기판을 동시에 분할하여 제조하는 방법이 알려져 있다. 이 제조에 대해서는 예를 들면 특개평8-107161호 공보(공지 문헌 1: 대응 미국 특허 5729437) 및 특개2000-12578(공지 문헌 2: 대응 미국 특허 6200121)에 개시되어 있다. 또한, 공지 문헌 1에는 일괄적으로 밀봉하는 수지 밀봉체를 본딩법에 의해 형성하는 방법이 개시되어 있고, 공지 문헌 2에는 일괄적으로 밀봉하는 수지 밀봉체를 트랜스퍼 몰드법에 의해 형성하는 방법이 개시되어 있다.
본 발명자들은 일괄적으로 밀봉하는 수지 밀봉체를 트랜스퍼 몰드법에 의해 형성하는 방법(이하, 트랜스퍼 몰드 일괄 밀봉 방식이라 함)에 대하여 검토한 결과, 다음과 같은 문제점을 발견하였다.
도 23 내지 도 26은 종래의 반도체 장치의 제조에 있어서, 트랜스퍼 몰드 일괄 밀봉 방식으로 수지 밀봉체를 형성할 때의 수지의 흐름을 나타내는 도면[(a)는 모식적 평면도, (b)는 모식적 단면도]이다. 도 23 내지 도 26에 있어서, 참조 부호(60)는 기판, 참조 부호(60X)는 기판(60)의 일주면, 참조 부호(61)는 반도체 칩, 참조 부호(62)는 성형 금형, 참조 부호(62A)는 성형 금형(62)의 상형, 참조 부호 (62B)는 성형 금형(62)의 하형, 참조 부호(63)는 캐비티, 참조 부호(64)는 게이트, 참조 부호(65)는 러너, 참조 부호(66)는 에어벤트, 참조 부호(67A)는 수지, 참조 부호(67B)는 보이드이고, S는 수지의 주입 방향이다.
트랜스퍼 몰드 일괄 밀봉 방식은 기판을 갖는 패키지 구조의 BGA(Ball Grid Array)형 반도체 장치, CSP(Chip Size Package 또는 Chip Scale Package)형 반도체 장치 등의 제조에 채용되어 있다. 이러한 종류의 반도체 장치의 제조에 있어서는 도 23에 도시한 바와 같이 일주면(60X)에 복수의 제품 형성 영역(60A)이 소정의 간격을 두고 행렬형으로 배치된 기판(60)을 이용하기 때문에, 기판(60)에 실장된 복수의 반도체 칩(61)도 소정의 간격을 두고 행렬형으로 배치된다.
트랜스퍼 몰드 일괄 밀봉 방식에서는 도 23에 도시한 바와 같이 캐비티(63), 게이트(64), 러너(65), 컬(도시하지 않음), 포트(도시하지 않음) 및 에어벤트(66) 등을 포함한 성형 금형(62)이 이용되고, 수지(67A)는 포트로부터 컬, 러너(65) 및 게이트(64)를 통해 캐비티(63) 내부에 주입된다.
기판(60)으로서는 일반적으로, 평면이 장방형인 것이 이용되기 때문에, 이에 대응하여 캐비티(63)의 평면 형상도 장방형이 된다. 이 경우, 캐비티(63) 내부의 전역에 걸쳐 수지(67A)가 균일하게 채워지도록, 캐비티(63)의 상호 대향하는 두 개의 긴 변 중의 한쪽의 긴 변측에 이 한쪽의 긴 변을 따라 복수의 게이트(64)가 설치되기 때문에, 수지(67A)는 캐비티(63) 내부에 기판(60)의 한쪽의 긴 변측으로부터 다른 쪽의 긴 변측을 향하여 주입된다.
이와 같이 하여 캐비티(63) 내부에 주입된 수지(67A)는 도 23 내지 도 25에 도시한 바와 같이 기판(60)의 한쪽의 긴 변측으로부터 다른 쪽의 긴 변측을 향하여 흐르고, 도 26에 도시한 바와 같이 캐비티(63) 내부에 충전된다.
그런데, 캐비티(63) 내부에 주입된 수지(67A)는 반도체 칩(61)의 일주면 및 측면을 따라 흐른다. 반도체 칩(61)의 일주면 및 측면을 따라 흐르는 수지(67A)는 반도체 칩(61) 사이에 유입되지만, 반도체 칩(61)의 일주면을 따라 흐르는 수지 (67A)는 반도체 칩(61)에 의해 흐름을 방해받기 때문에, 반도체 칩(61)의 측면을 따라 흐르는 수지(67A)보다 유속이 느리다. 이 때문에, 반도체 칩(61)의 일주면을 따라 흐르는 수지(67A)와 반도체 칩(61)의 측면을 따라 흐르는 수지(67A)가 교차하는 곳(도 25 참조)에서 보이드(67B)가 발생한다. 이 보이드(67B)는 수지 주입 과정에서 수지(67A)의 흐름에 따라 이동하면서 서서히 작아지지만, 수지(61A)의 주입 방향 S에 대하여 반도체 칩(61)에 의해 그림자가 되는 곳(도 26 참조)에 보이드 (67C)가 잔존한다. 트랜스퍼 몰드법에서는 수지의 충전이 종료한 후, 주입 시의 압력보다 높은 압력을 가하여 수지 중에 감겨진 보이드를 작게 하는 공정이 실시되지만, 이 공정이 실시되어도 보이드(67C)는 온도 사이클 시험 시에 있어서 팝콘 (popcorn) 현상을 일으키지 않을 정도의 보이드보다 꽤 크기 때문에, 반도체 장치의 수율을 저하시키는 요인이 된다.
상술한 공지 문헌 1(특개평8-107161호 공보)에는 미 충전부의 발생을 방지하는 수단으로서, 요변성(thixotropic 칙소성)이 낮은 몰드 재료를 사용하는 것 및 상기한 경우에 있어서 또한 진공 탈포를 병용하는 것이 개시되어 있다. 그러나, 트랜스퍼 몰드법에 있어서는 상기 수단을 적용함으로써, 보이드 발생의 문제를 해결할 수는 없다.
트랜스퍼 몰드법을 채택하는 경우, 수지의 흐름은 게이트로부터의 주입에 의해 컨트롤된다. 그 때문에, 게이트와 대향하는 위치에, 수지가 마지막에 채워지는 영역에 에어벤트를 설치함으로써, 수지가 캐비티 중에 채워지기까지의 동안에 캐비티 중의 공기를 에어벤트로부터 배제할 수 있다.
그러나, 트랜스퍼 몰드법에 있어서는 수지의 흐름이 요변성에 의해 지배되는 정도까지 요변성을 저감시키거나 수지의 주입 속도를 낮추면, 수지의 흐름의 제어가 곤란하게 되고, 수지가 마지막에 채워지는 영역에 설치해야 하는 에어벤트의 위치를 설정하는 것이 실질적으로 불가능하게 된다.
따라서, 트랜스퍼 몰드법에 있어서는 요변성이 낮은 것을 수지로 채택함으로 써, 수지의 주입 과정의 상태를 제어하고, 보이드의 캐칭(catching)을 없애는 것은 사실상 불가능하다.
또한, 밀봉 수지의 경화수축에 의한 휘어짐을 저감하여, 다이싱 공정을 용이하게 하는 것을 목적으로 하거나, 수지의 열팽창 계수를 반도체 칩과 가까운 것으로 하여, 열 사이클 시에 반도체 칩에 걸리는 응력을 저감시키는 것을 목적으로 하여, 대량의 필러(예를 들면, 80% 이상)를 밀봉 수지에 첨가한 경우에는 요변성이 낮은 것을 몰드 재료로 채택한 경우라도, 필러의 존재에 의해 요변성은 높아지기 때문에, 보이드의 캐칭을 해결하는 정도의 낮은 요변성을 얻을 수는 없다.
또한, 포팅법에 있어서는 포팅 후, 수지 경화 이전의 상태의 반도체 장치를 기압이 낮은 분위기 중에 놓아 둠으로써, 기포를 수지 밖으로 배제시키는 진공 탈포라는 수단을 채택할 수 있지만, 트랜스퍼 몰드법에 있어서는 수지의 주입 및 경화가 캐비티 내에서 행해지기 때문에, 진공 탈포법에 의해 보이드를 저감시키는 방법은 채택할 수 없다.
이러한 것으로부터, 트랜스퍼 몰드법에 있어서는 공지 문헌 1에 기재되어 있는 기술을 적용함으로써 보이드의 발생을 방지할 수는 없기 때문에, 보이드 대책으로서 새로운 방법을 채택할 필요가 있다.
그래서, 본 발명자들은 도 26에 도시한 바와 같이 보이드(67B)가 기판(60)의 일주면에 접촉하여 잔존하고 있기 때문에, 기판(60)의 일주면에 대한 수지(67A)의 습윤성에 착안하여 본 발명을 이루었다.
본 발명의 목적은 반도체 장치의 수율 향상을 도모할 수 있는 기술을 제공하 는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면에 의해 분명히 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 개요를 간단히 설명하면, 다음과 같다.
(1) 기판의 일주면 상에 상기 일주면의 제1 변측으로부터 상기 제1 변과 대향하는 제2 변측을 향하여 소정의 간격을 두고 실장된 복수의 반도체 칩을 상기 기판과 함께 성형 금형의 캐비티 내부에 배치하고, 그 후, 상기 캐비티 내부에 상기 기판의 일주면의 제1 변측으로부터 제2 변측을 향하여 수지를 주입하여, 상기 복수의 반도체 칩을 일괄적으로 밀봉하는 수지 밀봉체를 형성하는 공정을 포함하며,
상기 수지 밀봉체를 형성하는 공정 전에, 상기 기판의 일주면에 잔류하는 불순물을 제거하는 공정을 더 포함한 것을 특징으로 하는 반도체 장치의 제조 방법이다.
상기 기판의 일주면에 잔류하는 불순물을 제거하는 공정은 플라즈마 클리닝법으로 행한다.
(2) 기판의 일주면 상에 상기 일주면의 제1 변측으로부터 상기 제1 변과 대향하는 제2 변측을 향하여 소정의 간격을 두고 실장된 복수의 반도체 칩을 상기 기판과 함께 성형 금형의 캐비티 내부에 배치하고, 그 후, 상기 캐비티 내부에 상기 기판의 일주면의 제1 변측으로부터 제2 변측을 향하여 수지를 주입하여, 상기 복수 의 반도체 칩을 일괄적으로 밀봉하는 수지 밀봉체를 형성하는 공정을 포함하며,
상기 수지 밀봉체를 형성하는 공정 전에, 상기 기판의 일주면에 조면화 처리를 실시하는 공정을 더 포함한 것을 특징으로 하는 반도체 장치의 제조 방법이다.
상기 조면화 처리는 플라즈마 클리닝법으로 행한다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면, 다음과 같다.
본 발명에 따르면, 반도체 장치의 수율 향상을 도모할 수 있다.
〈실시예〉
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 또, 발명의 실시예를 설명하기 위한 모든 도면에 있어서, 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복 설명은 생략한다.
(제1 실시예)
본 실시예에서는 BGA형 반도체 장치에 본 발명을 적용한 예에 대하여 설명한다.
도 1은 본 발명의 제1 실시예인 반도체 장치의 개략 구성을 나타내는 도면 [(a)는 수지 밀봉체를 제거한 상태의 모식적 평면도, (b)는 (a)의 a-a선을 따른 모식적 단면도]이고, 도 2는 도 1의 (b)의 일부를 확대한 모식적 단면도이다.
도 1 및 도 2에 도시한 바와 같이 본 실시예의 반도체 장치(1A)는 주로, 기 판(배선 기판: 2), 반도체 칩(10), 복수의 본딩 와이어(13), 수지 밀봉체(14) 및 복수의 돌기형 전극(15) 등을 갖는 구성으로 되어 있다. 반도체 칩(10) 및 복수의 본딩 와이어(13)는 수지 밀봉체(14)에 의해 밀봉되어 있다.
반도체 칩(10)은 기판(2)의 상호 대향하는 일주면(칩 탑재면: 2X) 및 다른 주면(이면: 2Y) 중의 일주면(2X)에 접착층(12)을 개재하여 접착 고정되어 있다. 반도체 칩(10)의 평면 형상은 사각형으로 형성되어 있으며, 본 실시예에 있어서는 예를 들면 정방형으로 형성되어 있다. 반도체 칩(10)은 예를 들면, 단결정 실리콘으로 이루어진 반도체 기판과, 이 반도체 기판의 회로 형성면 상에 있어서 각각의 절연층, 배선층을 복수단 중첩한 다층 배선층과, 이 다층 배선층을 덮도록 하여 형성된 표면 보호막을 갖는 구성으로 되어 있다. 표면 보호막으로서는 예를 들면 폴리이미드 수지가 이용되고 있다.
반도체 칩(10)에는 집적 회로로서 예를 들면 제어 회로가 내장되어 있다. 이 제어 회로는 주로, 반도체 기판의 회로 형성면에 형성된 트랜지스터 소자 및 배선층에 형성된 배선에 의해 구성되어 있다.
반도체 칩(10)의 상호 대향하는 일주면(회로 형성면: 10X) 및 다른 주면(이면) 중의 일주면(10X)에는 반도체 칩(10)의 외주위의 각 변을 따라 복수의 전극 패드(본딩 패드: 11)가 형성되어 있다. 이 복수의 전극 패드(11)의 각각은 반도체 칩(10)의 다층 배선층 중의 최상층의 배선층에 형성되고, 제어 회로를 구성하는 트랜지스터 소자와 전기적으로 접속되어 있다. 복수의 전극 패드(11)의 각각은 예를 들면, 알루미늄(Al)막 또는 알루미늄 합금막 등의 금속막으로 형성되어 있다.
기판(2)은 상세하게 도시하지 않지만, 절연층, 도전층의 각각을 순차 중첩한 다층 배선 구조로 되어 있다. 각 절연층은 예를 들면 유리 섬유에 에폭시계 수지를 함침시킨 유리 에폭시 기판으로 형성되어 있으며, 각 배선층은 예를 들면 구리 (Cu)로 이루어진 금속막으로 형성되어 있다. 기판(2)의 평면 형상은 사각형으로 형성되어 있으며, 본 실시예에 있어서는 예를 들면 정방형으로 형성되어 있다.
기판(2)의 일주면(2X)에는 그 최상층의 도전층에 형성된 배선의 일부분으로 이루어진 복수의 접속부(랜드: 3)가 배치되어 있다. 또한, 기판(2)의 일주면(2X)에는 그 최상층의 도전층에 형성된 배선을 보호하는 수지막(4)이 형성되어 있다. 이 수지막(4)에는 접속부(3)의 표면을 노출하는 개구가 형성되어 있다.
기판(2)의 이면(2Y)에는 그 최하층의 도전층에 형성된 배선의 일부분으로 이루어진 복수의 전극 패드(랜드: 5)가 배치되어 있다. 또한, 기판(2)의 이면(2Y)에는 그 최하층의 도전층에 형성된 배선을 보호하는 수지막(6)이 형성되어 있다. 이 수지막(6)에는 전극 패드(5)의 표면을 노출하는 개구가 형성되어 있다. 수지막(4 및 6)은 예를 들면 에폭시계 수지 또는 폴리이미드계 수지로 형성되어 있다.
복수의 돌기형 전극(15)은 기판(2)의 이면(2Y)에 배치된 복수의 전극 패드 (5)에 각각 고착되고, 전기적으로 또한 기계적으로 접속되어 있다. 돌기형 전극 (15)은 예를 들면 Pb-Sn 조성의 땜납재로 이루어진 볼형 범프로 형성되어 있다.
수지 밀봉체(14)의 평면 형상은 사각형으로 형성되어 있으며, 본 실시예에 있어서는 예를 들면 정방형으로 형성되어 있다. 수지 밀봉체(14)는 저 응력화를 도모할 목적으로, 예를 들면, 페놀계 경화제, 실리콘 고무 및 다수의 필러(예를 들 면, 실리카) 등이 첨가된 에폭시계 열 경화성 절연 수지로 형성되어 있다.
반도체 칩(10)의 일주면(10X)에 배치된 복수의 전극 패드(11)는 본딩 와이어 (11)를 통해 기판(2)의 일주면(2X)에 배치된 복수의 접속부(3)에 각각 전기적으로 접속되어 있다. 본딩 와이어(13)로서는 예를 들면 금(Au) 와이어를 이용하고 있다. 본딩 와이어(13)의 접속 방법으로서는 예를 들면, 열 압착에 초음파 진동을 병용한 볼 본딩(네일 헤드 본딩)법을 이용하고 있다.
수지 밀봉체(14) 및 기판(2)의 외형 사이즈는 거의 동일하게 되어 있으며, 수지 밀봉체(14) 및 기판(2)의 측면은 동일면으로 되어 있다. 본 실시예의 반도체 장치(1A)의 제조에 있어서는 후에 상세히 설명하지만, 기판의 일주면에 소정의 간격을 두고 실장된 복수의 반도체 칩(10)을 수지 밀봉체로 일괄적으로 밀봉하고, 그 후, 각 반도체 칩(10)별(각 제품 형성 영역별)로 수지 밀봉체 및 기판을 동시에 분할하여 제조하는 방법이 채택되어 있다.
도 3은 본 실시예의 반도체 장치(1A)의 제조에 이용되는 기판의 모식적 평면도이고, 도 4는 도 3의 일부를 확대한 모식적 평면도이고, 도 5는 도 4의 b-b선을 따른 모식적 단면도이다.
도 3 내지 도 5에 도시한 바와 같이 기판(배선 기판: 20)의 평면 형상은 사각형으로 형성되어 있으며, 본 실시예에 있어서는 예를 들면 장방형으로 형성되어 있다. 기판(20)의 일주면(칩 탑재면: 20X)에는 복수의 제품 형성 영역(22)이 소정의 간격을 두고 행렬형으로 배치되어 있다. 각 제품 형성 영역(22)에는 칩 탑재 영역(22)이 배치되어 있으며, 그 주위에 복수의 접속부(3)가 배치되어 있다. 각 제품 형성 영역(22)은 수지 밀봉체가 형성되는 몰드 영역(21) 중에 배치되어 있다. 각 제품 형성 영역(22)의 구성은 기판(2)과 동일한 구성으로 되어 있다. 즉, 기판 (20)의 일주면(20X)에는 그 전면에 걸쳐 수지막(4)이 형성되어 있으며, 일주면 (20X)과 대향하는 다른 주면(이면)에는 그 전면에 걸쳐 수지막(6)이 형성되어 있다. 또, 각 제품 형성 영역(22)은 기판(20)을 분할하기 위한 분리 영역을 통해 상호 떨어진 상태에서 배치되어 있다.
도 6은 본 실시예의 반도체 장치(1A)의 제조에 이용되는 성형 금형의 상형의 개략 구성을 나타내는 모식적 평면도이고, 도 7은 상기 성형 금형의 하형의 개략 구성을 나타내는 모식적 평면도이고, 도 8은 상기 성형 금형의 개략 구성을 나타내는 모식적 단면도이다.
도 6 내지 도 8에 도시한 바와 같이 성형 금형(30)은 캐비티(31), 복수의 게이트(32), 복수의 서브 러너(33), 복수의 메인 러너(34), 복수의 컬(35), 연결 러너(36), 복수의 에어벤트(37), 복수의 포트(38) 및 기판 탑재 영역(39) 등을 구비하고 있다. 참조 번호(31∼37)의 각 구성부는 상형(30A)에 설치되어 있으며, 참조 번호(38∼39)의 각 구성부는 하형에 설치되어 있다. 캐비티(37) 및 기판 탑재 영역(39)의 평면 형상은 기판(20)의 평면 형상에 대응하는 평면 형상으로 형성되어 있으며, 본 실시예에 있어서는 예를 들면 장방형으로 형성되어 있다. 캐비티(31)는 상형(30A)의 정합면으로부터 깊이 방향으로 우묵하게 들어가 있다. 기판 탑재 영역(39)은 하형(30B)의 정합면으로부터 깊이 방향으로 우묵하게 들어가 있다.
성형 금형(30)에 있어서, 수지는 포트(38)로부터 컬(35), 메인 러너(34), 서 브 러너(33) 및 게이트(32)를 통해 캐비티(31) 내부에 주입된다. 복수의 게이트 (32)는 캐비티(63) 내부의 전역에 걸쳐 수지가 균일하게 채워지도록 캐비티(31)가 상호 대응하는 두 개의 긴 변 중의 한쪽의 긴 변을 따라 배치되어 있다. 따라서, 수지는 캐비티(31) 내부에 캐비티(31)의 한쪽의 긴 변측으로부터 다른 쪽의 긴 변측을 향하여 주입된다. 복수의 에어벤트(37)는 게이트(32)가 배치된 캐비티(31)의 한쪽의 긴 변을 제외한 3변을 따라 배치되어 있다.
다음으로, 본 실시예의 반도체 장치(1A)의 제조에 대하여, 도 9 내지 도 16을 이용하여 설명한다. 도 9, 도 10, 도 11 및 도 16은 반도체 장치의 제조를 설명하기 위한 모식적 단면도이고, 도 12 내지 도 15는 트랜스퍼 몰드 일괄 방식으로 수지 밀봉체를 형성할 때의 수지의 흐름을 나타내는 도면[(a)는 모식적 평면도, (b)는 모식적 단면도]이다.
우선, 도 3에 도시한 기판(20)을 준비한다.
다음으로, 기판(20)의 일주면(20X)의 각 제품 형성 영역의 칩 탑재 영역에 예를 들면 에폭시계 열 경화성 수지로 이루어진 접착층(12)을 형성하고, 그 후, 각 칩 탑재 영역에 접착층(12)을 개재하여 반도체 칩(10)을 탑재하고, 그 후, 열 처리를 실시하여 접착층(12)을 경화시켜서, 도 9의 (a)에 도시한 바와 같이 각 칩 탑재 영역에 반도체 칩(10)을 접착 고정한다. 이 공정에서 기판(20)은 예를 들면 150℃ 정도로 가열되기 때문에, 반도체 칩(10)의 전극 패드(11)의 표면 및 기판(20)의 접속부(3)의 표면에 자연 산화막이 형성된다. 또한, 수지막(4)에 포함되어 있는 유지분 및 유기 용매 등의 불순물이 아웃 가스가 되어 방출되고, 기판(20)의 일주면 (2X), 접속부(3)의 표면 및 전극 패드(11)의 표면 등이 오염된다.
다음으로, 도 9의 (b)에 도시한 바와 같이 반도체 칩(10)의 전극 패드(11)의 표면 및 기판(20)의 접속부(3)의 표면에 청정 처리를 실시하여, 이들 표면에 잔류하는 자연 산화막이나 유지분 및 유기 용매 등의 불순물을 제거한다. 이 청정 처리는 예를 들면 산소 또는 아르곤 가스를 이용한 플라즈마 클리닝법으로 행한다.
다음으로, 도 10의 (a)에 도시한 바와 같이 반도체 칩(10)의 전극 패드(11)와 기판(20)의 접속부(3)를 본딩 와이어(13)로 전기적으로 접속한다. 이 공정에서 반도체 칩(10)의 전극 패드(11)의 표면 및 기판(20)의 접속부(3)의 표면에 잔류하는 자연 산화막이나 유지분 및 유기 용매 등의 불순물이 전단의 청정 공정으로 제거되어 있기 때문에, 와이어 본딩 공정의 접속 신뢰성이 향상한다. 또한, 이 공정에서 기판(20)은 예를 들면 125℃ 정도로 가열되기 때문에, 수지막(4)에 포함되어 있는 유지분 및 유기 용매 등의 불순물이 아웃 가스가 되어 방출되고, 기판(20)의 일주면(20X) 등이 오염된다. 또한, 이 공정에서 기판(20)의 일주면(20X)에 복수의 반도체 칩(10)이 실장된다.
다음으로, 도 10의 (b)에 도시한 바와 같이 기판(20)의 일주면(20)에 청정 처리를 실시하여, 기판(20)의 일주면(20X)에 잔류하고 있는 유지분 및 유기 용매 등의 불순물을 제거한다. 이 청정 처리는 산소 또는 아르곤 가스를 이용한 플라즈마 클리닝법으로 행한다. 플라즈마 클리닝법은 유지분 등의 불순물을 제거할 수 있음과 함께, 기판(20)의 일주면(20X)의 표면을 조면화할 수 있다.
다음으로, 도 11에 도시한 바와 같이 성형 금형(30)의 상형(30A)과 하형 (30B) 사이에 기판(20)을 위치 결정하여, 기판(20)의 일주면(20X) 상에 실장된 복수의 반도체 칩(10)을 기판(20)과 함께 성형 금형(20)의 캐비티(31) 내부에 배치한다. 이 때, 기판(20)은 하형(30B)에 설치된 기판 탑재 영역(39)에 탑재된다.
다음으로, 포트(38)로부터 컬(35), 메인 러너(34), 서브 러너(33) 및 게이트 (32)를 통해 캐비티(31) 내부에 예를 들면 에폭시계 열 경화성 수지를 주입하여, 기판(20)의 일주면(20X)에 실장된 복수의 반도체 칩(10)을 일괄적으로 밀봉하는 수지 밀봉체(24)를 형성한다.
이 공정에서, 도 12에 도시한 바와 같이 캐비티(31) 내부의 전역에 걸쳐 수지(24A)가 균일하게 채워지도록 캐비티(31)가 상호 대향하는 두 개의 긴 변 중의 한쪽의 긴 변을 따라 복수의 게이트(32)가 설치되어 있기 때문에, 수지(24A)는 캐비티(31) 내부에 기판(20)의 한쪽의 긴 변측으로부터 다른 쪽의 긴 변측을 향하여 주입된다. 이 때, 반도체 칩(10)은 상호 대향하는 두 개의 변이 수지(24A)의 주입 방향 S에 대하여 거의 직각으로 교차하는 배치로 되어 있다.
캐비티(31) 내부에 주입된 수지(24A)는 도 12 내지 도 14에 도시한 바와 같이 기판(20)의 한쪽의 긴 변측으로부터 다른 쪽의 긴 변측을 향하여 흐르고, 도 15에 도시한 바와 같이 캐비티(31) 내부에 채워진다.
캐비티(31) 내부에 주입된 수지(24A)는 반도체 칩(10)의 일주면(10X) 및 측면을 따라 흐른다. 반도체 칩(10)의 일주면(10X) 및 측면을 따라 흐르는 수지 (24A)는 반도체 칩(10) 사이에 유입되지만, 반도체 칩(10)의 일주면(10X)을 따라 흐르는 수지(24A)는 반도체 칩(10)의 측면을 따라 흐르는 수지(24A)보다 유속이 느 리기 때문에, 반도체 칩(10)의 일주면(10X)을 따라 흐르는 수지(24A)와 반도체 칩 (10)의 측면을 따라 흐르는 수지(24A)가 교차하는 곳(도 14 참조)에서 보이드(24B)가 발생한다. 한편, 기판(20)의 일주면(20)에 잔류하는 유지분 등의 불순물은 전술의 청정 공정으로 제거되어 있으며, 또한 기판(20)의 일주면(20X)은 조면화되어 있기 때문에, 기판(20)의 일주면(20X)에 대하여 수지(24A)의 습윤성이 향상하고 있다. 이 때문에, 수지(24A)의 주입 방향 S에 대하여 반도체 칩(10)에 의해 그림자가 되는 곳에 반도체 칩(10)의 측면을 따라 흐르는 수지(24A)가 돌아 들어가기 쉬워진다. 따라서, 반도체 칩(10)의 일주면(10X)을 따라 흐르는 수지(24A)와 반도체 칩(10)의 측면을 따라 흐르는 수지(24A)가 교차하는 곳(도 14 참조)에서 발생한 보이드(24B)는 기판(20)의 일주면(2X)으로부터 이격된다. 이와 같이 기판(20)의 일주면(2X)으로부터 이격한 보이드(24B)는 수지 주입 과정에서 수지(24A)의 흐름에 따라 이동하기 쉬워지기 때문에, 도 15에 도시한 바와 같이 반도체 칩(10)에 의해 그림자가 되는 곳에는 보이드(24B)가 잔존하지 않는다. 기판(20)의 일주면(20X)으로부터 이격한 보이드(24B)는 수지(24)의 흐름에 따라 이동하면서 서서히 작아지고, 온도 사이클 시험 시에 있어서 팝콘 현상을 일으키지 않는 정도까지 작아진다.
즉, 수지 밀봉체(24)를 형성하는 공정 전에, 기판(20)의 일주면(20X)에 청정 처리를 실시하여, 기판(20)의 일주면(20X)에 잔류하는 유지분 등의 불순물을 제거함으로써, 기판(20)의 일주면(20X)에 대한 수지(24A)의 습윤성이 향상하고, 반도체 칩(10)의 측면을 따라 흐르는 수지(24A)가 수지(24A)의 주입 방향 S에 대하여 반도체 칩(10)에 의해 그림자가 되는 곳에 돌아 들어가기 쉬워지기 때문에, 반도체 칩 (10)의 일주면(10X)을 따라 흐르는 수지(24A)와 반도체 칩(10)의 측면을 따라 흐르는 수지(24A)가 교차하는 곳에 발생한 보이드(24B)는 기판(20)의 일주면(20X)으로부터 배제된다.
또한, 청정 처리를 플라즈마 클리닝법으로 행함으로써, 기판(20)의 일주면 (20X)에 잔류하는 유지분 등의 불순물을 제거할 수 있음과 함께, 기판(20)의 일주면(20X)의 표면이 조면화되기 때문에, 기판(20)의 일주면(20X)에 대한 수지(24A)의 습윤성이 더욱 향상한다. 수지(24A)의 습윤성은 유동하는 면에 잔류하는 유지분 등의 불순물을 제거함으로써 높아지고, 또한 유동하는 면을 거칠게 함으로써 높아진다. 다만, 조면화에 따른 수지의 습윤성 향상에는 한도가 있다.
다음으로, 도 16의 (a)에 도시한 바와 같이 기판(20)의 이면에 배치된 전극 패드(5)의 표면 상에 돌기형 전극(15)을 예를 들면 볼 공급법으로 형성하고, 그 후, 일괄적으로 밀봉한 수지 밀봉체(24)가 다이싱 시트(25)와 마주 보는 상태에서 다이싱 시트(25)에 기판(20)을 접착 고정하고, 그 후, 도 16의 (b)에 도시한 바와 같이 다이싱 장치에서 수지 밀봉체(24) 및 기판(20)을 각 반도체 칩(10)별(각 제품 형성 영역별)로 동시에 분할한다. 이 공정에 의해, 도 1 내지 도 3에 도시한 반도체 장치(1A)가 거의 완성된다.
이와 같이 본 실시예에 따르면, 다음의 효과를 얻을 수 있다.
반도체 장치(1A)의 제조 방법에 있어서, 기판(20)의 일주면(20X) 상에 일주면(20)의 한쪽의 긴 변측으로부터 이 한쪽의 긴 변과 대향하는 다른 쪽의 긴 변측을 향하여 소정의 간격을 두고 실장된 복수의 반도체 칩(10)을 기판(20)과 함께 성 형 금형(30)의 캐비티(31) 내부에 배치하고, 그 후, 캐비티(31) 내부에 기판(20)의 일주면(20X)의 한쪽의 긴 변측으로부터 다른 쪽의 긴 변측을 향하여 수지(24A)를 주입하여, 복수의 반도체 칩(10)을 일괄적으로 밀봉하는 수지 밀봉체(24)를 형성하는 공정을 포함하고, 수지 밀봉체(24)를 형성하는 공정 전에, 기판(20)의 일주면 (20X)에 잔류하는 불순물을 플라즈마 클리닝법으로 제거하는 공정을 더 포함한다.
이에 따라, 기판(20)의 일주면(20X)에 잔류된 유지분 및 유기 용매 등의 불순물을 제거하고, 기판(20)의 일주면(20X)에 수지(24A)와의 습윤성이 높은 재료를 보다 많이 노출시키거나, 기판(20)의 일주면(20X)에 미세한 요철을 갖는 상태로 함으로써, 수지(24A)와 기판(20)의 일주면(20X)과의 습윤성을 높게 하여, 수지(24A)의 주입에 동반하는 흐름에 따라 수지(24A) 내의 보이드의 배제를 보다 촉진시킬 수 있다. 그 결과, 반도체 장치(1A)의 수율 향상을 도모할 수 있다.
또, 본 실시예에서는 일주면(20X)에 수지막(4)을 갖는 기판(20)을 이용한 예에 대하여 설명하였지만, 수지 기판이면 일주면(20X)에 수지막(4)을 갖지 않아도, 제조 공정에서의 열 처리에 의해 수지 기판에 포함된 유지분 및 유기 용매 등의 불순물이 아웃 가스가 되어 방출한다.
또한, 본 실시예에서는 기판(20)으로서 유리 에폭시 기판을 이용한 예에 대하여 설명하였지만, 본 발명은 기판(20)으로서 BT 수지로 이루어진 기판을 이용한 경우에 있어서도 유효하다.
또한, 기판(20)으로서 수지 테이프를 이용한 경우, 수지 밀봉체의 경화수축에 의해 휘어짐이 심하게 되기 때문에, 필러의 첨가량을 증가해야 한다. 이러한 경우, 수지의 유동성이 저하되기 때문에, 보이드가 발생하기 쉬워진다.
(제2 실시예)
도 17은 본 발명의 제2 실시예인 반도체 장치의 모식적 단면도이다.
도 17에 도시한 바와 같이 본 실시예의 반도체 장치(1B)는 기본적으로 상술한 제1 실시예와 동일한 구성으로 되어 있으며, 이하의 구성이 다르다.
즉, 기판(2)의 일주면(2X)에 접착층(12)을 개재하여 반도체 칩(10)이 접착 고정되어 있으며, 반도체 칩(10)의 일주면(10)에 접착층(42)을 개재하여 반도체 칩 (40)이 접착 고정되어 있다. 반도체 칩(42)은 반도체 칩(10)보다 작은 평면 사이즈로 형성되어 있다. 반도체 칩(42)의 일주면에 배치된 전극 패드(41)는 기판 (20)의 일주면(20X)에 형성된 접속부(3)에 본딩 와이어(43)를 통해 전기적으로 접속되어 있다. 반도체 칩(10 및 42)은 수지 밀봉체(14)에 의해 밀봉되어 있다.
이하, 반도체 장치(1B)의 제조에 대하여 도 18 및 도 19를 이용하여 설명한다. 도 18 및 도 19는 반도체 장치의 제조를 설명하기 위한 모식적 단면도이다.
우선, 기판(20)을 준비하고, 그 후, 기판(20)의 일주면(20X)의 각 제품 형성 영역의 칩 탑재 영역에, 예를 들면 에폭시계 열 경화성 수지로 이루어진 접착층 (12)을 형성하고, 그 후, 칩 탑재 영역에 접착층(12)을 개재하여 반도체 칩(10)을 탑재하고, 그 후, 열 처리를 실시하여 접착층(12)을 경화시켜서, 칩 탑재 영역에 반도체 칩(10)을 접착 고정한다. 이 공정에서, 기판(20)은 예를 들면 180℃ 정도로 가열되기 때문에, 반도체 칩(10)의 전극 패드(11)의 표면 및 기판(20)의 접속부 (3)의 표면에 자연 산화막이 형성된다. 또한, 수지막(4)에 포함된 유지분 및 유기 용매 등의 불순물이 아웃 가스가 되어 방출되어, 기판(20)의 일주면, 접속부(3)의 표면 및 전극 패드(11)의 표면 등이 오염된다.
다음으로, 각 반도체 칩(10)의 일주면(10X)에 예를 들면 에폭시계 열 경화성 수지로 이루어진 접착층(42)을 형성하고, 그 후, 반도체 칩(10)의 일주면(10X)에 접착층(42)을 개재하여 반도체 칩(40)을 탑재하고, 그 후, 열 처리를 실시하여 접착층(42)을 경화시켜서, 도 18의 (a)에 도시한 바와 같이 반도체 칩(10)에 반도체 칩(42)을 접착 고정한다. 이 공정에서, 기판(20)은 예를 들면 180℃ 정도로 가열되기 때문에, 반도체 칩(10)의 전극 패드(11)의 표면 및 기판(20)의 접속부(3)의 표면에 자연 산화막이 형성된다. 또한, 수지막(4)에 포함된 유지분 등의 불순물이 아웃 가스가 되어 방출되어, 기판(20)의 일주면, 접속부(3)의 표면 및 전극 패드 (11)의 표면 등이 오염된다.
다음으로, 도 18의 (b)에 도시한 바와 같이 산소 또는 아르곤 가스를 이용한 플라즈마 클리닝법으로, 반도체 칩(10 및 42)의 전극 패드(11, 41)의 표면 및 기판 (20)의 접속부(3)의 표면에 잔류하고 있는 불순물을 제거한다.
다음으로, 도 19의 (a)에 도시한 바와 같이 반도체 칩(10)의 전극 패드(11)와 기판(20)의 접속부(3)를 본딩 와이어(13)로 전기적으로 접속함과 함께, 반도체 칩(40)의 전극 패드(41)와 기판(20)의 접속부(3)를 본딩 와이어(13)로 전기적으로 접속한다. 이 공정에서, 기판(20)은 예를 들면 125℃ 정도로 가열되기 때문에, 수지막(4)에 포함된 유지분 등의 불순물이 아웃 가스가 되어 방출되어, 기판(20)의 일주면 등이 오염된다.
다음으로, 도 19의 (b)에 도시한 바와 같이 산소 또는 아르곤 가스를 이용한 플라즈마 클리닝법으로, 기판(20)의 일주면(20X)에 잔류하고 있는 불순물을 제거한다. 이 공정에서, 플라즈마 클리닝법은 기판(20)의 일주면(20X)을 조면화할 수 있기 때문에, 불순물의 제거 및 기판(20)의 일주면(20X)의 조면화를 행할 수 있다.
다음으로, 상술한 실시예와 마찬가지로, 성형 금형(30)의 상형(30A)과 하형 (30B) 사이에 기판(20)을 위치 결정하여, 기판(20)의 일주면(20X) 상에 실장된 복수의 반도체 칩(10)과, 각 반도체 칩(10)에 각각 적층된 복수의 반도체 칩(40)을 기판(20)과 함께 성형 금형(20)의 캐비티(31) 내부에 배치하고, 그 후, 포트(38)로부터 컬(35), 메인 러너(34), 서브 러너(33) 및 게이트(32)를 통해 캐비티(31)의 내부에 수지를 주입하여, 기판(20)의 일주면(20X)에 실장된 복수의 반도체 칩(10 및 40)을 일괄적으로 밀봉하는 수지 밀봉체를 형성한다.
이 후, 상술한 제1 실시예와 동일한 공정을 실시함으로써, 도 17에 도시한 반도체 장치(1B)가 형성된다.
본 실시예의 반도체 장치(1B)의 제조에 있어서, 기판(20)의 일주면(20X) 상에 두 개의 반도체 칩(10, 40)이 적층되어 있기 때문에, 수지(24A)의 주입 방향 S에 대하여 반도체 칩(10 및 40)에 의해 그림자가 되는 부분에 보이드가 발생하기 쉽지만, 수지 밀봉체를 형성하는 공정 전에, 기판(20)의 일주면(20X)에 플라즈마 클리닝법으로 청정 처리를 실시함으로써, 상술한 제1 실시예와 동일한 효과를 얻을 수 있다.
(제3 실시예)
도 20은 본 발명의 제3 실시예인 반도체 장치의 모식적 단면도이다.
도 20에 도시한 바와 같이 본 실시예의 반도체 장치(1C)는 기본적으로 상술한 제2 실시예와 동일한 구성으로 되어 있으며, 이하의 구성이 다르다.
즉, 기판(20)의 일주면(2X)에 돌기형 전극(53)을 개재하여 반도체 칩(50)이 실장되고, 반도체 칩(50)의 일주면과 대향하는 다른 주면(이면)에 접착층 (12)을 개재하여 반도체 칩(10)이 접착 고정되어 있다. 반도체 칩(50)의 그 일주면에 배치된 전극 패드(50)는 기판(20)의 일주면(2X)에 배치된 전극 패드(3A)에 돌기형 전극(53)을 개재하여 전기적으로 접속되어 있다. 반도체 칩(50)과 기판(20) 사이에는 예를 들면 에폭시계 열 경화성 수지(52)가 채워져 있다. 반도체 칩(10)의 전극 패드(11)는 본딩 와이어(13)를 통해 기판(20)의 접속부(3)에 전기적으로 접속되어 있다. 반도체 칩(50 및 10)은 수지 밀봉체(2)에 의해 밀봉되어 있다.
이하, 반도체 장치(1C)의 제조에 대하여 도 21 및 도 22를 이용하여 설명한다. 도 21 및 도 22는 반도체 장치의 제조를 설명하기 위한 모식적 단면도이다.
우선, 기판(20)을 준비하고, 그 후, 기판(20)의 일주면(20X)의 각 제품 형성 영역의 칩 탑재 영역에 배치된 전극 패드(3A)와 반도체 칩(50)의 일주면에 배치된 전극 패드(51) 사이에 돌기형 전극(53)을 개재한 상태에서 돌기형 전극(53)을 용융하여, 기판(20)의 일주면의 각 제품 형성 영역에 반도체 칩(51)을 실장한다. 이 공정에서, 기판(20)은 예를 들면 205℃ 정도로 가열되기 때문에, 기판(20)의 접속부(3)의 표면에 자연 산화막이 형성된다. 또한, 수지막(4)에 포함된 유지분 및 유기 용매 등의 불순물이 아웃 가스가 되어 방출되어, 기판(20)의 일주면, 접속부(3) 의 표면 등이 오염된다.
다음으로, 반도체 칩(50)과 기판(20) 사이에 예를 들면 에폭시계 열 경화성 수지(52)를 채우고, 그 후, 열 처리를 실시하여 열 경화성 수지(52)를 경화시킨다. 이 공정에서, 기판(20)은 예를 들면 150℃ 정도로 가열되기 때문에, 기판(20)의 접속부(3)의 표면에 자연 산화막이 형성된다. 또한, 수지막(4)에 포함된 유지분 및 유기 용매 등의 불순물이 아웃 가스가 되어 방출되어, 기판(20)의 일주면, 접속부 (3)의 표면 등이 오염된다.
다음으로, 각 반도체 칩(50)의 이면에 예를 들면 에폭시계 열 경화성 수지로 이루어진 접착층(42)을 형성하고, 그 후, 반도체 칩(50)의 이면에 접착층(10)을 개재하여 반도체 칩(10)을 탑재하고, 그 후, 열 처리를 실시하여 접착층(10)을 경화시켜서, 도 21의 (a)에 도시한 바와 같이 반도체 칩(10)에 반도체 칩(42)을 접착 고정한다. 이 공정에서, 기판(20)은 예를 들면 180℃ 정도로 가열되기 때문에, 반도체 칩(10)의 전극 패드(11)의 표면 및 기판(20)의 접속부(3)의 표면에 자연 산화막이 형성된다. 또한, 수지막(4)에 포함된 유지분 등의 불순물이 아웃 가스가 되어 방출되어, 기판(20)의 일주면, 접속부(3)의 표면 및 전극 패드(11)의 표면 등이 오염된다.
다음으로, 도 21의 (b)에 도시한 바와 같이 산소 또는 아르곤 가스를 이용한 플라즈마 클리닝법으로, 반도체 칩(10)의 전극 패드(11)의 표면 및 기판(20)의 접속부(3)의 표면에 잔류하고 있는 불순물을 제거한다.
다음으로, 도 22의 (a)에 도시한 바와 같이 반도체 칩(10)의 전극 패드(11) 와 기판(20)의 접속부(3)를 본딩 와이어(13)로 전기적으로 접속한다. 이 공정에서, 기판(20)은 예를 들면 125℃ 정도로 가열되기 때문에, 수지막(4)에 포함되어 있는 유지분 등의 불순물이 아웃 가스가 되어 방출되어, 기판(20)의 일주면 등이 오염된다.
다음으로, 도 22의 (b)에 도시한 바와 같이 산소 또는 아르곤 가스를 이용한 플라즈마 클리닝법으로, 기판(20)의 일주면(20X)에 잔류하고 있는 불순물을 제거한다. 이 공정에서, 플라즈마 클리닝법은 기판(20)의 일주면(20X)을 조면화할 수 있기 때문에, 불순물의 제거 및 기판(20)의 일주면(20X)의 조면화를 행할 수 있다.
다음으로, 상술한 실시예와 마찬가지로, 성형 금형(30)의 상형(30A)과 하형 (30B) 사이에 기판(20)을 위치 결정하여, 기판(20)의 일주면(20X) 상에 실장된 복수의 반도체 칩(50)과, 각 반도체 칩(50)에 각각 적층된 복수의 반도체 칩(10)을 기판(20)과 함께 성형 금형(20)의 캐비티(31) 내부에 배치하고, 그 후, 포트(38)로부터 컬(35), 메인 러너(34), 서브 러너(33) 및 게이트(32)를 통해 캐비티(31) 내부에 수지를 주입하여, 기판(20)의 일주면(20X)에 실장된 복수의 반도체 칩(50 및 10)을 일괄적으로 밀봉하는 수지 밀봉체를 형성한다.
이 후, 상술한 제1 실시예와 동일한 공정을 실시함으로써, 도 20에 도시한 반도체 장치(1C)가 형성된다.
본 실시예의 반도체 장치(1C)의 제조에 있어서, 기판(20)의 일주면(20X) 상에 두 개의 반도체 칩(50, 10)이 적층되어 있기 때문에, 수지(24A)의 주입 방향 S에 대하여 반도체 칩(50 및 10)에 의해 그림자가 되는 부분에 보이드가 발생하기 쉽지만, 수지 밀봉체를 형성하는 공정 전에, 기판(20)의 일주면(20X)에 플라즈마 클리닝법으로 세정 처리를 실시함으로써, 상술한 제1 실시예와 동일한 효과를 얻을 수 있다.
이상, 본 발명자들에 의해 이루어진 발명을 상기 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면, 본 발명은 CSP 구조의 반도체 장치의 제조 기술에 적용할 수 있다.
또한, 본 발명은 기판 상에 복수의 반도체 칩을 실장한 MCM 구조의 반도체 장치의 제조 기술에 적용할 수 있다.
도 1은 본 발명의 제1 실시예인 반도체 장치의 개략 구성을 나타내는 도면[(a)는 수지 밀봉체를 제거한 상태의 모식적 평면도, (b)는 (a)의 a-a선을 따른 모식적 단면도].
도 2는 도 1의 (b)의 일부를 확대한 모식적 단면도.
도 3은 제1 실시예인 반도체 장치의 제조에 이용되는 기판(분할용 기판)의 모식적 평면도.
도 4는 도 3의 일부를 확대한 모식적 단면도.
도 5는 도 4의 b-b선을 따른 모식적 단면도.
도 6은 제1 실시예인 반도체 장치의 제조에 이용되는 성형 금형의 상형의 개략 구성을 나타내는 모식적 평면도.
도 7은 제1 실시예인 반도체 장치의 제조에 이용되는 성형 금형의 하형의 개략 구성을 나타내는 모식적 평면도.
도 8은 제1 실시예인 반도체 장치의 제조에 이용되는 성형 금형의 개략 구성을 나타내는 모식적 단면도.
도 9는 제1 실시예인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 10는 제1 실시예인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 11은 제1 실시예인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 12는 제1 실시예인 반도체 장치의 제조에 있어서 수지 밀봉 공정을 설명하기 위한 도면[(a)는 모식적 평면도, (b)는 모식적 단면도].
도 13은 제1 실시예인 반도체 장치의 제조에 있어서 수지 밀봉 공정을 설명하기 위한 도면[(a)는 모식적 평면도, (b)는 모식적 단면도].
도 14는 제1 실시예인 반도체 장치의 제조에 있어서 수지 밀봉 공정을 설명하기 위한 도면[(a)는 모식적 평면도, (b)는 모식적 단면도].
도 15는 제1 실시예인 반도체 장치의 제조에 있어서 수지 밀봉 공정을 설명하기 위한 도면[(a)는 모식적 평면도, (b)는 모식적 단면도].
도 16는 제1 실시예인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 17은 본 발명의 제2 실시예인 반도체 장치의 개략 구성을 나타내는 모식적 단면도.
도 18는 제2 실시예인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 19는 제2 실시예인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 20은 본 발명의 제3 실시예인 반도체 장치의 개략 구성을 나타내는 모식적 단면도.
도 21는 제3 실시예인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 22는 제3 실시예인 반도체 장치의 제조를 설명하기 위한 모식적 단면도.
도 23은 종래의 반도체 장치의 제조에 있어서 수지 밀봉 공정을 설명하기 위한 도면[(a)는 모식적 평면도, (b)는 모식적 단면도].
도 24는 종래의 반도체 장치의 제조에 있어서 수지 밀봉 공정을 설명하기 위한 도면[(a)는 모식적 평면도, (b)는 모식적 단면도].
도 25는 종래의 반도체 장치의 제조에 있어서 수지 밀봉 공정을 설명하기 위 한 도면[(a)는 모식적 평면도, (b)는 모식적 단면도].
도 26은 종래의 반도체 장치의 제조에 있어서 수지 밀봉 공정을 설명하기 위한 도면[(a)는 모식적 평면도, (b)는 모식적 단면도].
〈도면의 주요 부분에 대한 부호의 설명〉
1A, 1B, 1C : 반도체 장치
2, 20 : 기판
3 : 접속부
4, 6 : 수지층
5 : 전극 패드
10 : 반도체 칩
11 : 전극 패드
12 : 접착층
13 : 본딩 와이어
14 : 수지 밀봉체
21 : 수지 밀봉체 형성 영역
22 : 제품 형성 영역
23 : 칩 탑재 영역
30 : 성형 금형
31 : 캐비티
32 : 게이트
33 : 서브 러너
34 : 메인 러너
35 : 컬
36 : 연결 러너
37 : 에어벤트
38 : 포트
39 : 기판 탑재 영역

Claims (10)

  1. 주면과, 상기 주면의 반대측의 이면과, 소정의 간격을 두고 행렬 형상으로 배치된 복수의 제품형성 영역과, 상기 제품 형성 영역의 각각에 형성된 복수의 접속부를 갖는 기판을 준비하는 공정과,
    주면과, 상기 주면의 반대측의 이면과, 상기 주면 위에 형성된 복수의 전극 패드를 각각 갖는 복수의 반도체 칩을 준비하는 공정과,
    상기 복수의 반도체 칩을 각각 대응하는 상기 제품 형성 영역에 탑재하는 공정과,
    상기 복수의 반도체 칩을 탑재하는 공정 후에, 상기 기판의 주면을 플라즈마에 의해 처리하는 공정과,
    캐비티를 갖는 성형 금형을 준비하는 공정과,
    상기 플라즈마에 의해 처리하는 공정 후에, 상기 복수의 반도체 칩이, 상기 캐비티 내부에 배치되고, 또한 상기 복수의 제품 형성 영역이 상기 캐비티와 대향하도록, 상기 기판을 상기 성형 금형 중에 배치하는 공정과,
    상기 기판을 배치하는 공정 후에, 상기 캐비티 내부에 수지를 주입하는 것에 의해, 상기 복수의 반도체 칩과 상기 복수의 제품 형성 영역을 일괄에서 밀봉하는 수지 밀봉체를 형성하는 공정과,
    상기 수지 밀봉체를 형성하는 공정 후에, 상기 수지 밀봉체와 상기 기판을, 상기 복수의 제품 형성 영역의 외주를 따라 절단하는 공정을 갖고,
    상기 캐비티는, 상호 대향하는 2개의 측면과, 상기 2개의 측면 중의 한쪽에 형성된 복수의 게이트와, 상기 2개의 측면 중의 다른 한쪽에 형성된 복수의 에어벤트를 갖고,
    상기 수지 밀봉체를 형성하는 공정에서, 상기 수지는 상기 복수의 게이트로부터 상기 복수의 에어벤트를 향해서 주입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 플라즈마에 의해 처리하는 공정에서, 상기 기판의 주면에 잔류하는 불순물을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 플라즈마에 의해 처리하는 공정에서,
    상기 기판의 주면을 조면화(粗面化) 하는 것을 특징으로 하는 반도체장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판은 수지를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 수지 밀봉체는 복수의 필러를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 수지 밀봉체에서, 상기 복수의 필러가 차지하는 체적비는 80 퍼센트 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 복수의 필러는, 실리카 필러를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 복수의 반도체 칩을 탑재하는 공정에서, 상기 복수의 반도체 칩의 각각의 복수의 전극 패드를, 대응하는 상기 제품 형성 영역의 복수의 접속부와 전기적으로 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 복수의 반도체 칩을 탑재하는 공정에서, 상기 기판을 열처리하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 수지 밀봉체를 형성하는 공정에서, 상기 복수의 제품 형성 영역과 상기복수의 에어벤트 사이에, 상기 제품 형성 영역외의 영역을 갖고, 상기 제품 형성 영역외의 영역의 폭이, 상기 복수의 제품 형성 영역끼리의 간격의 폭에 비교해서 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
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