JP2008112928A - 回路装置の製造方法 - Google Patents

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Abstract

【課題】耐圧性が向上された回路装置の製造方法を提供する。
【解決手段】本発明の回路装置の製造方法では、モールド用の金型22の上金型22Aに第2側面28を設けている。この構成により、封止樹脂14に含まれるボイド24の殆どは、エアベント30から外部に放出される。また、キャビティ23の内部にボイド24が残留したとしても、これらのボイド24の大部分は、回路素子や導電パターンが設けられない第2領域32に位置している。従って、第2領域32に位置するボイドは、回路素子と外部とのショートを誘発しないので、このボイドに起因した装置全体の耐圧の低下は抑制される。
【選択図】図5

Description

本発明は回路装置の製造方法に関し、特に、半導体素子等の多数の回路素子から成る混成集積回路が組み込まれる回路装置に関するものである。
図6(A)を参照して、従来の混成集積回路装置100の構成を説明する(下記特許文献1を参照)。先ず、矩形の基板101の表面には、絶縁層102を介して導電パターン103が形成され、この導電パターン103の所望の箇所に回路素子が固着されて、所定の電気回路が形成される。ここでは、回路素子として半導体素子105Aおよびチップ素子105Bが、導電パターン103に接続されている。リード104は、基板101の周辺部に形成された導電パターン103から成るパッド109に接続され、外部端子として機能している。封止樹脂108は、基板101の表面に形成された電気回路を封止する機能を有する。
以上の構成の混成集積回路装置100の製造方法は、概略的に、回路基板101の上面に導電パターン103および半導体素子105A等の回路素子から成る電気回路を組み込む工程と、回路基板101の上面に位置するパッド109にリード104を固着する工程と、回路基板101が被覆されるように封止樹脂108を形成する工程とを有する。
図6(B)を参照して、トランスファーモールドにより回路基板101を封止する工程を説明する。先ず、モールド用の金型120の内部に、上面に混成集積回路が組み込まれた基板101を収納させる。次に、基板101が収納された金型のキャビティに熱硬化性樹脂を注入して、回路101を樹脂封止する。ここで、液状の熱硬化性樹脂は、金型120に設けた不図示のゲートから金型の内部に注入される。樹脂の注入が終了した後は、樹脂を加熱して硬化させる。
特開平5−102645号公報
しかしながら、上述した回路装置の製造方法では、封止樹脂108に発生するボイド(気泡が残留する領域)により、混成集積回路装置100の耐圧性が低下してしまう問題があった。具体的には、液状の熱硬化性樹脂を金型の内部に注入する際に、微小なボイドが封止樹脂108に発生する。樹脂の注入方法等を工夫することによりボイドの発生をある程度は抑制できるものの、封止樹脂108から完全にボイドを除去するのは非常に困難である。このことから、特に、半導体素子105A等の回路素子に接触する部分の封止樹脂108にボイドが含まれると、このボイドを経由して電流が通過して、回路素子が外部とショートを引き起こす恐れがある。即ち、混成集積回路装置100の耐圧性が充分で無くなる。更には、モールド時の封止樹脂の流れを好適に制御できないことから、回路素子と導電パターンとを接続する金属細線が断線してしまう問題が発生してしまう恐れもある。また、モールド時に於いて、キャビティに流入する樹脂を好適に制御できていなかったので、素子の接続に用いられる金属細線が倒れてショートが発生する問題もあった。
本発明は、上述した問題を鑑みてなされ、本発明の主な目的は、耐圧性が向上された回路装置の製造方法を提供することにある。
本発明の回路装置の製造方法は、導電パターンおよび回路素子から成る混成集積回路が上面に組み込まれた回路基板の少なくとも上面および側面を、金型を用いて封止樹脂にて被覆する回路装置の製造方法であり、前記金型には、前記回路基板が収納されるキャビティの最外周部に位置する第1側面と、前記第1側面よりも内側であり且つ前記回路素子が配置される領域よりも外側に位置する第2側面が設けられ、前記回路基板を前記封止樹脂により被覆する工程では、前記第2側面よりも内側の領域である第1領域に前記封止樹脂を充填させた後に、前記第2側面よりも外側であり且つ前記第1側面に囲まれる第2領域に前記封止樹脂を充填させ、前記封止樹脂に含まれるボイドを前記第1領域から前記第2領域に移動させることを特徴とする。
本発明によれば、樹脂封止を行う金型に、キャビティの最外周部に位置する第1側面と、この第1側面よりも内側に位置する第2側面とを設けた。このことにより、封止樹脂を形成する工程に於いて、発生したボイドを第2側面に囲まれる領域よりも外側に位置させることが可能となる。従って、回路素子を被覆する部分の封止樹脂に含まれるボイドを低減させることが可能となり、ボイドを経由した回路素子と外部とのショートが抑止され、装置全体の耐圧性を向上できる。
<第1の実施の形態>
本形態では、図1および図2を参照して、回路装置の一例として混成集積回路装置10の構造を説明する。
図1(A)は混成集積回路装置10を斜め上方から見た斜視図である。図1(B)は全体を封止する封止樹脂14を省いた混成集積回路装置10の斜視図である。
図1(A)および図1(B)を参照して、混成集積回路装置10は、回路基板11の上面に、導電パターン13および回路素子から成る所定の機能を有する混成集積回路が構成されている。具体的には、先ず、矩形(長方形)の回路基板11の上面は絶縁層12により被覆され、絶縁層12の上面に形成された導電パターン13の所定の箇所には、半導体素子やチップ素子等の回路素子が電気的に接続されている。更に、回路基板11の表面に形成された導電パターン13および回路素子は封止樹脂14により被覆されている。また、リード25は封止樹脂14から外部に導出している。
回路基板11は、アルミニウム(Al)や銅(Cu)等の金属を主材料とする金属基板である。回路基板11の具体的な大きさは、例えば、縦×横×厚さ=30mm×15mm×1.5mm程度である。回路基板11としてアルミニウムより成る基板を採用した場合は、回路基板11の両主面は酸化膜が形成されてアルマイト処理される。
絶縁層12は、回路基板11の上面全域を覆うように形成されている。絶縁層12は、AL2O3等のフィラーが例えば60重量%〜80重量%程度に高充填されたエポキシ樹脂等から成る。フィラーが混入されることにより、絶縁層12の熱抵抗が低減されるので、内蔵される回路素子から発生した熱を、絶縁層12および回路基板11を介して積極的に外部に放出することができる。絶縁層12の具体的な厚みは、例えば50μm程度である。また、図1(B)では、回路基板11の上面のみが絶縁層12により被覆されているが、回路基板11の裏面も絶縁層12により被覆しても良い。このようにすることで、回路基板11の裏面を封止樹脂14から外部に露出させても、回路基板11の裏面を外部と絶縁させることができる。
導電パターン13は銅等の金属から成り、所定の電気回路が形成されるように絶縁層12の表面に形成される。また、リード25が導出する辺に、ランド状の導電パターン13からなるパッド13Aが形成される。更に、制御素子15Aの周囲にも多数個のパッド13Aが形成され、パッド13Aと制御素子15Aとは金属細線17により接続される。ここでは単層の導電パターン13が図示されているが、絶縁層を介して積層された多層の導電パターン13が回路基板11の上面に形成されても良い。
導電パターン13は、絶縁層12の上面に設けた厚みが50μm〜100μm程度の薄い導電膜をパターニングして形成される。従って、導電パターン13の幅は50μm〜100μm程度に狭く形成することができる。また、導電パターン13同士が離間する距離も50μm〜100μm程度に狭くすることもできる。従って、制御素子15Aが数百個の電極を有する素子であっても、電極の数に応じたパッド13Aを制御素子15Aの周囲に形成することができる。更に、微細に形成される導電パターン13により複雑な電気回路を回路基板11の上面に形成することもできる。
導電パターン13に電気的に接続される回路素子としては、能動素子や受動素子を全般的に採用することができる。具体的には、トランジスタ、LSIチップ、ダイオード、チップ抵抗、チップコンデンサ、インダクタンス、サーミスタ、アンテナ、発振器などを回路素子として採用することができる。更にまた、樹脂封止型のパッケージ等も、回路素子として導電パターン13に固着することができる。
図1(B)を参照すると、回路基板11の上面には、回路素子として制御素子15A、パワー素子15B、15Cおよびチップ素子15Dが配置されている。
制御素子15Aは、所定の電気回路が表面に形成された半導体素子であり、パワー素子15Bの制御電極に電気信号を供給している。制御素子15Aは、例えば1アンペア未満の電流が流れる半導体素子である。
パワー素子15B、15Cは、例えば1アンペア以上の大電流が主電極を通過する素子であり、制御素子15Aによりその動作が制御される。具体的には、MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)、IC(Integrated Circuit)、バイポーラ型トランジスタ等をパワー素子15Bとして採用可能である。更に、パワー素子15Cは、ヒートシンク26の上面に実装されている。
封止樹脂14は、熱硬化性樹脂を用いるトランスファーモールドまたは熱可塑性樹脂を用いるインジェクションモールドにより形成される。ここでは、封止樹脂14により、導電パターン13、回路素子、金属細線17等が封止されている。また、回路基板11の裏面も含む回路基板11全体が封止樹脂14により被覆されても良いし、回路基板11の裏面を封止樹脂14から露出させても良い。更に、封止樹脂14には、熱伝導性の向上等を目的として酸化シリコン等のフィラーが混入され、例えばフィラーが10%〜20%程度混入された熱硬化性樹脂から封止樹脂14は構成される。ここで、熱抵抗を低減させることを考慮すると、封止樹脂14には多量のフィラーが含まれた方が良いが、樹脂封止の工程に於けるボイドの出現を防止するために、封止樹脂14の流動性が一定程度以上確保できる範囲でフィラーの混入量が決定される。
リード25は、一端が回路基板11上のパッド13Aと電気的に接続され、他端が封止樹脂14から外部に導出している。即ち、リード25は、回路基板11の上面に形成された導電パターン13を経由して回路素子と電気的に接続されている。リード25は、銅(Cu)、アルミニウム(Al)またはFe−Niの合金等などを主成分とした金属から成る。ここでは、回路基板11の1つの側辺に沿って設けたパッド13Aにリード25を接続している。しかしながら、回路基板11の対向する2つの側辺または4つの側辺に沿ってパッド13Aを設けて、このパッド13Aにリード25を接続しても良い。
また、金属が露出している回路基板11の側面とリード25とのショートを防止するために、リード25は曲折されたガルウイング形状と成っている。即ち、リード25の途中に於いて、回路基板11の外周端部よりも内側の領域で、上方に向かって傾斜する傾斜部が設けられ、他の部分のリード25は回路基板11の上面に対して平行に延在している。
本形態の混成集積回路装置10では、封止樹脂14の両端には、リブ20A、20Bが設けられている。これらのリブ20A、20Bは、混成集積回路装置10の長手方向(内蔵される回路基板11の長手方向)の両端部に設けられており、中央部付近と比較すると薄く形成されている。例えば、混成集積回路装置10の中央部付近に於ける封止樹脂14の厚みが5mm程度であるのに対して、リブ20A、20Bの厚みは例えば3mm程度である。また、リブ20A、20Bは封止樹脂14のみから成り、これらの領域には回路基板11、導電パターン13、回路素子が内蔵されていない。更に、リブ20A、20Bの中央部付近にはビス穴33が設けられており、不図示のビスをビス穴33に挿入して混成集積回路装置10はヒートシンクや実装基板に固着される。ビス穴33を囲む部分の封止樹脂14の厚みは、回路基板11を被覆する部分の厚みと略同等であり、リブ20A、20Bの他の領域よりも厚く形成されている。このことにより、ビス穴33を囲む部分の封止樹脂14の機械的強度が充分に確保され、この部分にビスによる押圧力が作用しても、封止樹脂14のクラックの発生や割れを防止することができる。
図2を参照して、混成集積回路装置10の構成を更に説明する。図2(A)は図1(A)のA−A’線に於ける断面図であり、図2(B)は図1(A)に於けるB−B’線に於ける断面図である。
図2(A)を参照して、混成集積回路装置10の長手方向(回路基板11の長手方向)の両端部には、リブ20Aおよびリブ20Bが設けられている。また、リブ20A、20Bは、回路基板11上の回路素子19が封止樹脂14に封止される領域である封止領域21よりも外側に位置している。リブ20A、20Bは、樹脂封止の工程に於いて発生するボイドが、封止領域21から移動させられる領域である。このようにボイド24をリブ20A、20Bが設けられた領域に移動させることにより、封止領域21に残留するボイドが減少して、封止領域21に位置する回路素子19と外部とがショートしにくくなり、結果的に混成集積回路装置10全体の耐圧性が向上される。ボイドのリブ20A等への移動に関する詳細は後述する。
図2(B)を参照して、混成集積回路装置10の短手方向(回路基板11の短手方向)の端部にも、リブ20Cが設けられている。このリブ20Cにもボイド24を移動させて、封止領域21に残留するボイドを減少させることができる。
上記のように、リード25が導出される辺を除く3辺に沿ってリブ20A、20B、20Cを設けることで、封止樹脂14を形成する工程に於いてこれらのリブ20A等にボイドを封止領域21から移動させることが可能となる。従って、封止領域21に残存するボイドの量を低減させて、回路素子19と外部とのショートを抑制する効果を更に大きくすることができる。
<第2の実施の形態>
本形態では、図3から図5を参照して、上述した構成の混成集積回路装置の製造方法を説明する。
図3を参照して、先ず、多数個のリード25から成るリードフレーム40を回路基板11に固着する。図3(A)はリードフレーム40が固着された回路基板11を示す平面図であり、図3(B)はこの状態の断面図である。
回路基板11の上面は絶縁層12により被覆されており、この絶縁層12の上面には所定の形状の導電パターン13が形成されている。そして、導電パターン13の所定の箇所には、回路素子19が固着されている。この回路素子19としては、上述したように能動素子および受動素子を複数個全般的に採用することができる。
回路基板11の一つの側辺に沿って、導電パターン13の一部から成るパッド13Aが設けられており、これらのパッド13Aにはリード25の端部の下面が半田等の接合材を介して接合されている。ここでは、回路基板11の1つの側辺に沿ってパッド13Aが設けられているが、回路基板11の対向する2つの側辺または4つの側辺に沿ってパッド13Aを設け、これらのパッド13Aにリード25を固着しても良い。
本工程では、リード25は、複数本が一体的に連結されたリードフレーム40の状態で提供されている。図3(A)を参照すると、複数本のリード25が紙面上にて縦方向に延在し、これらのリード25が延在する方向とは直角な方向に延在する2つのタイバー44により複数個のリード25が一体的に支持されてリードフレーム40が構成されている。
更に、図3(B)を参照して、リード25は部分的に傾斜部が設けられた形状と成っている。具体的には、紙面上にて左端部は平坦形状となっており、この部分の裏面が半田を介してパッド13Aに接合される。また、リード25の中間部付近は、右側に向かって上方に傾斜する傾斜部となっており、このような傾斜部を回路基板11の終端部の上方に設けることで、回路基板11とリード25とのショートが防止されている。
図4および図5を参照して、次に、回路基板11の少なくとも上面および側面を封止樹脂により封止する。本工程では、熱硬化性樹脂が使用されるトランスファーモールドを行うが、熱可塑性樹脂が使用されるインジェクションモールドが行われても良い。
図4を参照して、先ず、モールド用の金型22の内部に設けられるキャビティ23に、回路基板11を収納させる。図4(A)は本工程を示す平面図であり、図4(B)は図4(A)の縦方向に於ける断面図であり、図4(C)は図4(A)の横方向に於ける断面図である。
図4(A)および図4(B)を参照して、下金型22Bに回路基板11を載置し、上金型22Aを下金型22Bに当接させて、金型22のキャビティ23の内部に回路基板11を配置させる。本工程では、一端が回路基板11に固着されたリード25が上金型22Aおよび下金型22Bに押圧固定されることで、キャビティ23の内部に於ける回路基板11の平面的な位置決めが成されている。
図4(A)を参照して、金型22の形状を説明する。先ず、製造される混成集積回路装置の平面的な外周端部に沿って、第1側面27が設けられている。ここでは、紙面上にて横方向に細長な形状の混成集積回路装置が製造されるので、この細長な形状に第1側面27が金型22に形成されている。また、第1側面27は、回路基板11よりも外側に設けられ、図1に示したビス穴に対応した湾曲した部分も有している。
更に図4(A)を参照して、上記した第1側面よりも内側であり、且つ回路基板11の上面に回路素子が配置される領域よりも外側の位置に、第2側面28が設けられている。この第2側面28は、リード25が導出される側面以外の3つの側辺(紙面上では、上側辺および左右側辺)に於いて、上述した第1側面27よりも内側に位置している。特に、左右両側辺に於いては、図1に示したリブが設けられることから、上側辺と比較すると、第1側面27と第2側面28とが離間する距離は長くなっている。そして、リード25が導出される側辺においては、第1側面27と第2側面28とは同一側辺上に位置している。
金型22には、ゲート29およびエアベント30が設けられている。ゲート29は、金型22のキャビティ23に液状の封止樹脂が注入される部分であり、エアベント30は、ゲート29から注入された封止樹脂に相当する量のキャビティ23内部の空気が外部に放出される部分である。
ゲート29は、図4(A)に示すように、平面的にはリード25が接続される辺に対向する長手方向の第1側面27の中央部付近に設けられている。更に、図4(B)を参照すると、ゲート29は、回路基板11の側方に位置している。即ち、回路基板11の厚み方向に於いて、ゲート29の高さは、回路基板11の下面よりも高く且つ上面よりも低い位置にある。
エアベント30は、図4(A)を参照して、短手方向の第1側面27に複数個が設けられており、具体的には、左側の第1側面に2つのエアベント30が設けられ、右側の第1側面27に2つのエアベント30が設けられ、合計で4つのエアベント30が形成されている。このように、左右両方の第1側面27に均等に複数のエアベント30を設けることにより、ゲート29から注入される液状の封止樹脂を、左右均等に広がらせてボイドの形成を抑止することができる。
図4(C)を参照して、金型22に設けられるキャビティ23は、第1領域31と第2領域32に大別することができる。第1領域31は上述した第2側面28に平面的に囲まれる領域であり、この第1領域31の内部に、回路基板11の上面に実装される回路素子が位置している。また、第2領域32は、平面的に第1側面27と第2側面28とで囲まれる領域であり、紙面上では、第1領域31の両側(外側)に2つの第2領域32が設けられている。樹脂封止を行う際には、ゲート29から第1領域31に封止樹脂が注入され、この第1領域31から両側の第2領域32に封止樹脂が流入する。
更に本形態では、上金型22Aに当接ピン34を設け、この当接ピン34を回路基板11の上面に当接させることで、回路基板11の厚み方向の位置を固定している。具体的には、図4(B)および図4(C)を参照して、回路基板11の周辺部(導電パターンが設けられない領域)に対応する箇所の上金型22Aの内壁に、内側(下方)に向かって突出する当接ピン34を2つ設けている。当接ピン34の下端は、キャビティ23の内部に回路基板11を収納させてリード25を固定すると、回路基板11の上面に当接する位置に調節されている。このようにすることで、樹脂封止の工程に於いて、当接ピン34により上方から回路基板11を下方に押圧することが可能となり、回路基板11を厚み方向に固定することができる。更には、回路基板11の周辺部に於いて、上金型22Aの内壁と回路基板11の上面との間隙を所定の厚みに規定することが可能となる。
図5を参照して、次に、キャビティ23の内部に封止樹脂14を注入して、回路基板11の上面、側面および下面を封止樹脂14により被覆する。図5(A)は本工程を示す平面図であり、図5(B)は図5(A)の縦方向に於ける断面図であり、図5(C)は図5(A)の横方向に於ける断面図である。
図5(A)を参照して、本工程では、先ず、ゲート29から封止樹脂14をキャビティ23の第1領域31に注入し、その後に、第1領域31から両側の第2領域32に封止樹脂14を流入させている。この樹脂注入と同時に、注入された封止樹脂14に応じた量のキャビティ23の内部の空気が、エアベント30を経由して外部に放出される。
図5(B)を参照して、ゲート29から注入された液状または半固形状の封止樹脂14は、回路基板11の側面に当接した後に、回路基板の上方および下方の領域に分岐して充填される。ここでは、第2側面28よりも外側の領域では、上金型22Aの内壁下端と回路基板11上面との隙間が狭く成っていることで、回路基板11の上方への封止樹脂14の流入は若干制限されている。従って、ゲート29から注入された封止樹脂14は、回路基板11の上方のみに注入されるのではなく、回路基板11の下面と下金型22Bとの間の間隙にも充填される。このようにすることで、回路基板11の下面と下金型22Bの内壁との間隙の厚みが例えば0.5mm程度に薄い場合でも、この間隙に封止樹脂14を充填させることができる。
図5(B)を参照して、本工程では、上金型22Aに第2側面28を設けることにより、第1領域31を第2領域32よりも優先的に封止樹脂14で充填している。このことにより、第1領域31にボイドが残留して、装置全体の耐圧性が低下してしまうことを防止できる利点がある。
具体的には、先ず、ゲート29(図5(B)参照)から注入された液状の封止樹脂14は、第1領域31に流入する。流入された封止樹脂14は、液状または半固形状であるので周囲に広がろうとするが、この広がりは、上金型22Aの内壁に設けた第2側面28に封止樹脂14が接触することで、若干妨げられる。また、第2側面28よりも外側領域に於いて、上金型22Aの内壁(下端)と回路基板11の上面との間隙が狭くなっている事によっても、第1領域31から第2領域32への封止樹脂14の流入は制限されている。
更に、ゲート29からの樹脂注入を続行すると、第1領域31の大部分(あるいは全て)が封止樹脂14により充填され、その後に、第1領域31から第2領域32に封止樹脂14が流入する。この時、封止樹脂14と共に、ボイド24(気泡)も、第1領域31から第2領域32に移動する。更に、封止樹脂14を注入すると、第1領域31と共に、両端に位置する第2領域32にも封止樹脂14が充填される。更に、この充填が行われる際に、回路基板11の下方の領域にも封止樹脂14が充填される。即ち、ゲート29から注入された封止樹脂14の一部は、回路基板11の下方にも回り込み、両側の第2領域32に到達する。封止樹脂14が注入された後には、封止樹脂14を加熱して硬化させ、その後に上金型22Aと下金型22Bとを分離させた後に、金型22から樹脂封止された回路基板11を取り出す。
上記充填が行われる際に、封止樹脂14に含まれるボイド24の殆どは、エアベント30から外部に放出される。また、キャビティ23の内部にボイド24が残留したとしても、これらのボイド24の殆どは、回路素子や導電パターンが設けられない第2領域32(図1(A)に示すリブ20A、20B)に位置している。従って、第2領域32に位置するボイドは、回路素子と外部とのショートを誘発しないので、このボイドに起因した装置全体の耐圧の低下は抑制される。更に、樹脂封止の途中段階に於いて、回路基板11の下方にボイドが形成されたとしても、このボイドは第2領域32まで移動してエアベント30を経由して外部に放出されるので、回路基板11の下面を被覆する封止樹脂14にボイドが発生することも防止されている。
以上の工程により、回路基板11は封止樹脂14により封止される。この樹脂封止の工程が終了した後は、リードフレーム40のタイバーを除去して個々のリード25を分離する。更に、内蔵された電気回路をテストする工程、リード25を所定の長さにカットして折り曲げ加工等を行う工程等を経て、例えば図1に示す形状の混成集積回路装置10が製造される。
以上の説明では、回路基板11の上面、側面および下面を封止樹脂により被覆しているが、回路基板11の上面および側面のみを封止樹脂により封止して、下面を封止樹脂から外部に露出させても良い。この場合は、樹脂封止の工程に於いて回路基板11の下面は金型の内壁に当接される。
本発明の回路装置を示す図であり、(A)および(B)は斜視図である。 本発明の回路装置を示す図であり、(A)および(B)は断面図である。 本発明の回路装置の製造方法を示す図であり、(A)は平面図であり、(B)は断面図である。 本発明の回路装置の製造方法を示す図であり、(A)は平面図であり、(B)は断面図であり、(C)は断面図である。 本発明の回路装置の製造方法を示す図であり、(A)は平面図であり、(B)は断面図であり、(C)は断面図である。 従来の混成集積回路装置およびその製造方法を示す図であり、(A)および(B)は断面図である。
符号の説明
10 混成集積回路装置
11 回路基板
12 絶縁層
13 導電パターン
13A パッド
14 封止樹脂
15A 制御素子
15B、15C パワー素子
15D チップ素子
17 金属細線
19 回路素子
20A、20B、20C リブ
21 封止領域
22 金型
22A 上金型
22B 下金型
23 キャビティ
24 ボイド
25 リード
26 ヒートシンク
27 第1側面
28 第2側面
29 ゲート
30 エアベント
31 第1領域
32 第2領域
33 ビス穴
34 当接ピン
40 リードフレーム

Claims (4)

  1. 導電パターンおよび回路素子から成る混成集積回路が上面に組み込まれた回路基板の少なくとも上面および側面を、金型を用いて封止樹脂にて被覆する回路装置の製造方法であり、
    前記金型には、前記回路基板が収納されるキャビティの最外周部に位置する第1側面と、前記第1側面よりも内側であり且つ前記回路素子が配置される領域よりも外側に位置する第2側面が設けられ、
    前記回路基板を前記封止樹脂により被覆する工程では、前記第2側面よりも内側の領域である第1領域に前記封止樹脂を充填させた後に、前記第2側面よりも外側であり且つ前記第1側面に囲まれる第2領域に前記封止樹脂を充填させ、前記封止樹脂に含まれるボイドを前記第1領域から前記第2領域に移動させることを特徴とする回路装置の製造方法。
  2. 前記封止樹脂により、前記回路基板の上面、側面および下面を被覆することを特徴とする請求項1記載の回路装置の製造方法。
  3. 前記第2側面を前記回路基板の外周端部よりも内側に設けて、前記第1領域に注入されて前記第2領域に流入する前記封止樹脂の量を制限することを特徴とする請求項1記載の回路装置の製造方法。
  4. 前記回路基板は矩形形状であり、
    前記第2側面は、前記回路基板の長手方向に於いて前記第1側面よりも内側に位置し、
    前記第2領域は、前記回路基板の長手方向の外側に設けられることを特徴とする請求項1記載の回路装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012134430A (ja) * 2010-12-24 2012-07-12 On Semiconductor Trading Ltd 回路装置およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333966A (ja) * 1993-05-17 1994-12-02 American Teleph & Telegr Co <Att> 電子部品搭載基板のプラスチックカプセル内へのパッケージ方法
JPH11163011A (ja) * 1997-11-26 1999-06-18 Sanken Electric Co Ltd 樹脂封止型半導体装置の製造方法
JP2002110721A (ja) * 2000-10-02 2002-04-12 Hitachi Ltd 半導体装置の製造方法
JP2003017631A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 混成集積回路装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333966A (ja) * 1993-05-17 1994-12-02 American Teleph & Telegr Co <Att> 電子部品搭載基板のプラスチックカプセル内へのパッケージ方法
JPH11163011A (ja) * 1997-11-26 1999-06-18 Sanken Electric Co Ltd 樹脂封止型半導体装置の製造方法
JP2002110721A (ja) * 2000-10-02 2002-04-12 Hitachi Ltd 半導体装置の製造方法
JP2003017631A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 混成集積回路装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012134430A (ja) * 2010-12-24 2012-07-12 On Semiconductor Trading Ltd 回路装置およびその製造方法
US8995139B2 (en) 2010-12-24 2015-03-31 Semiconductor Components Industries, L.L.C. Circuit device and method of manufacturing the same
US10332816B2 (en) 2010-12-24 2019-06-25 Semiconductor Components Industries, Llc Circuit device and method of manufacturing the same

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