CN104620372B - 半导体装置 - Google Patents

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Abstract

本发明的目的在于提供一种半导体装置，该半导体装置能在将覆盖半导体芯片的第一密封构件配置于印刷基板与安装有半导体芯片的绝缘基板之间、并用第二密封构件来对整体进行密封的情况下，防止第二密封构件发生剥离从而提高可靠性。包括：安装有包含半导体芯片的主电路元器件的绝缘基板(11)；在与该绝缘基板相对的面上配置有与所述半导体芯片相连接的导电连接构件的印刷基板(16)；在所述绝缘基板与所述印刷基板的相对面之间以包围所述半导体芯片的方式对所述半导体芯片进行密封第一密封构件(21)；以及覆盖除所述绝缘基板的底部以外的整体的第二密封构件(24)，具有配置于所述第一密封构件的密封区域的外周部并连接在所述绝缘基板与所述印刷基板之间的密封区域限制棒部(22Aa)～(22Ad)及(22Ba)～(22Bd)，所述第一密封构件的耐热温度设定得比所述第二密封构件的耐热温度要高。

Description

半导体装置
技术领域
本发明涉及功率器件、用于高频的开关IC等半导体装置，特别涉及搭载有功率半导体元件的半导体装置。
背景技术
在逆变器装置、不间断供电电源装置、工作机械、工业用机器人等中，独立于其主体装置地使用半导体装置(功率半导体模块)。
作为该功率半导体模块，提出有如下半导体装置(半导体模块)，该半导体装置包括：接合在绝缘板上所形成的金属箔上的至少一个半导体元件(半导体芯片)；与半导体元件(半导体芯片)相对配置的印刷基板；以及将该印刷基板的第一及第二主面上所形成的至少一个金属箔与半导体元件(半导体芯片)的至少一个主电极进行电连接的多个柱状电极(例如，参照专利文献1)。
该半导体装置如图12所示，是一种利用多个柱状电极将半导体芯片的主电极进行电连接的半导体模块。半导体模块201具有以下结构：即，利用底部填充材料、树脂材料204等将绝缘基板202、与绝缘基板202相对的植入印刷基板203(以下简称为印刷基板)进行密封而一体成形。绝缘基板202上安装有多个半导体芯片205。
此外，利用树脂壳体将该半导体模块201进行封装(未图示)，使其具有作为例如通用IGBT模块的功能。绝缘基板202包括：绝缘板206；用DCB(Direct Copper Bonding：直接铜接合)法形成在绝缘板206的下表面的金属箔207；以及用相同的DCB法形成在绝缘板206的上表面的多个金属箔208。在该金属箔208上，利用锡(Sn)-银(Ag)类无铅焊料层209而接合有半导体芯片205。
另外，印刷基板203例如在中心部配置有树脂层213，在其上表面和下表面上金属箔214形成为图案，这些金属箔214被保护层215所覆盖，从而形成多层结构。该印刷基板203中设有多个通孔210，该通孔210内设有在上表面及下表面的金属箔214间进行电连接的较薄的筒状镀层(未图示)，隔着筒状镀层而压入(植入)有圆筒状的柱状电极211。
此外，半导体芯片205经由焊料层212与各个柱状电极211相接合。
然后，在印刷基板203与绝缘板206之间填充底部填充物，利用密封材料将印刷基板203的上表面侧进行密封。
另外，作为其它半导体装置，提出有通过以下方式所形成的树脂密封型功率模块装置：如图13所示，在金属箔301上配置基板302，将半导体芯片303搭载于该基板302上，用接合线305将该半导体芯片303与外部连接端子304进行电连接，在金属板301的外周部安装外围壳体306，用硅凝胶307来包围半导体芯片303，用环氧树脂308将该硅凝胶307的上表面侧进行密封(例如，参照专利文献2)。
此外，作为其它半导体装置，提出有通过以下方式所形成的树脂密封型半导体装置：将内部引线电连接在半导体芯片的元器件形成面上所配置的外部端子上，利用树脂密封体将该半导体芯片及内部引线进行密封，在这种情况下，在半导体芯片与树脂密封体之间设置水分透过率比树脂密封体要小且杨氏模量比树脂密封体要小的内部密封体(例如，参照专利文献3)。
另外，作为其它半导体装置，提出有通过以下方式所形成的双层树脂密封型半导体装置：用环氧/硅酮弹性体树脂组合物层将半导体芯片进行密封，进而用环氧树脂组合物对其周围进行密封(例如，参照专利文献4)。
另外，作为其它半导体装置，提出有通过以下方式所形成的电气元器件：用粘接剂将半导体元器件配置于电路基板上，用硅固化物覆盖该半导体元器件的上表面，利用密封用树脂将该硅固化物进行树脂密封(例如，参照专利文献5)。
此外，作为其它树脂密封型半导体装置，提出有使用了倒装型发光半导体装置用硅底部填充材料来作为除了耐热性和耐光性优良以外、线膨胀率比环氧树脂要高的硅底部填充材料的倒装芯片型发光半导体装置，所述倒装型发光半导体装置用硅底部填充材料由含有热固化型液态硅组合物∶100质量份、以及粒径在50μm以下、平均粒径为0.5～10μm的球状无机质填充材料∶100～400质量份的固化性硅组合物构成，且氧化物在25℃下的硬度(A类)为40以下，杨氏模量为2.0mpa以下，且线膨胀系数为250ppm以下(例如，参照专利文献6)。
另外，作为其它半导体装置，提出有通过以下方式所形成的半导体装置的安装结构：利用焊料凸点将板状的LSI(电子元器件)安装于基板上，将填充于LSI与基板之间的底部填充树脂(底部填充材料)配置成在俯视下比LSI要大且具有与LSI相似的形状，在靠近LSI角部的、相当于离LSI中心最远的位置的底部填充树脂的填充区域内，设置从基板突出的突起部，利用表面张力将底部填充树脂移动至该突起部，使得沿突起部表面而被吸起至上部，底部填充树脂聚集于突起部，从而聚集于LSI的角部，以对配置于LSI的侧面及LSI的底面的低电介质膜的侧面进行覆盖(例如，参照专利文献7)。
现有技术文献
专利文献
专利文献1：日本专利特开2009-64852号公报
专利文献2：日本专利特开平8-64759号公报
专利文献3：日本专利特开平5-175375号公报
专利文献4：日本专利特开平9-321182号公报
专利文献5：日本专利特开平10-79454号公报
专利文献6：日本专利特开2011-1412号公报
专利文献7：日本专利特开2011-49502号公报
发明内容
发明所要解决的技术问题
然而，搭载有SiC(碳化硅)、GaN(氮化镓)等宽带隙(Wide bandgap)设备的功率模块为了最大限度地发挥其特长而需要在比以往的功率模块要高的温度下工作。当处于250℃以上的工作温度范围时，作为现有密封材料来使用的环氧树脂的可靠性会因热分解而产生问题。
因此，进一步采用将耐热性较高的密封材料(硅类、聚酰亚胺类)填充至半导体元件附近的结构，来力图确保高温的可靠性。但是，由于从密封材料的机械性质/成本来看并不适用于模块外形的形成，因此，如专利文献1～6所记载的那样，采用以环氧树脂来对外周进行密封的双重结构。
这样，在采用双重密封结构的情况下，在如专利文献2所记载的那样具有外围壳体306的情况下，能限制底部填充材料、环氧树脂的流出。另一方面，在不具有外围壳体的情况下，当填充半导体元件周围的密封材料时，有时会发生密封材料流出至规定密封区域以外的情况。其结果是，如图12所示，在具有绝缘基板202和印刷基板203进而用环氧树脂来覆盖该封装的外周的情况下，由于外周的环氧树脂与绝缘基板202及印刷基板203之间的接合面积减少，因此，存在以下未解决的问题：即，在进行温度循环实验等情况下，环氧树脂容易从各基板及其半导体周围的密封材料剥离，从而会产生树脂裂纹和基板损坏的情况。
此外，专利文献3～6中所记载的半导体装置并非具有绝缘板和印刷基板的半导体装置，而是利用第一密封材料来密封半导体元件的周围，并用第二密封材料来密封该第一密封材料的外侧。因此，无需考虑配置于半导体元件上表面侧的基板与第二密封材料之间的剥离，不会产生上述未解决的问题。另外，即使是专利文献7所记载的半导体装置，也仅记载了在LSI的周围使用突起部而将底部填充树脂配置成相似形状的情况，而并未考虑到用环氧树脂来覆盖配置有绝缘基板和印刷基板的整体结构的情况。
因此，本发明着眼于解决上述现有例的问题，其目的在于，提供一种半导体装置，该半导体装置能在将第一密封构件配置于绝缘基板与印刷基板之间、并配置将绝缘基板的侧面、第一密封构件的侧面、印刷基板的侧面及上表面覆盖的第二密封构件的情况下，防止第二密封构件发生剥离，从而能提高可靠性。
解决技术问题所采用的技术方案
为了达到上述目的，本发明所涉及的半导体装置的第一方式包括：绝缘基板，该绝缘基板安装有包含半导体芯片的主电路构成元器件；印刷基板，该印刷基板与该绝缘基板相对，在与该绝缘基板相对的面上配置有与所述半导体芯片相连接的导电连接构件；第一密封构件，该第一密封构件在所述绝缘基板与所述印刷基板的相对面之间以包围所述半导体芯片的方式对所述半导体芯片进行密封；以及第二密封构件，该第二密封构件覆盖所述绝缘基板的侧面、所述第一密封构件的侧面、所述印刷基板的侧面及上表面。而且，具有密封区域限制棒部，该密封区域限制棒部配置于所述第一密封构件的密封区域的外周部，连接在所述绝缘基板与所述印刷基板之间，所述第一密封构件的耐热温度比所述第二密封构件的耐热温度要高。
发明效果
根据本发明，在将半导体芯片在绝缘基板与印刷基板之间进行密封的第一密封构件的密封区域中配置密封区域限制棒部，从而能正确地进行限制。因此，能确保密封绝缘基板和印刷基板的第二密封构件相对于绝缘基板和印刷基板的接合面积，确保第二密封构件与绝缘基板及印刷基板之间的接合强度。因此，能抑制温度循环实验等可靠性试验中的树脂剥离，对被密封的绝缘基板和印刷基板进行长期保护，能提高半导体装置的可靠性。
另外，由于能利用密封区域限制棒部的配置位置来调整第一密封构件的密封区域，因此，能选择性地将第一密封构件填充于半导体芯片附近的高温部区域，能减少昂贵的耐热密封材料的使用量，抑制制造成本。
附图说明
图1是放大表示本发明所涉及的半导体装置的实施方式1的主要部分的纵向剖视图。
图2是表示填充底部填充树脂前后的状态的纵向剖视图和横向剖视图。
图3是未形成密封区域限制棒部的情况下与图1相同的剖视图。
图4是表示本发明的变形例的与图2相同的横向剖视图。
图5是表示本发明的其它变形例的与图2相同的横向剖视图。
图6是表示本发明所涉及的半导体装置的实施方式2的立体图。
图7是实施方式2的纵向剖视图。
图8是绝缘基板的俯视图。
图9是印刷基板的俯视图。
图10是印刷基板的仰视图。
图11是表示将印刷基板组装到绝缘基板上的状态的立体图。
图12是表示现有例的图，图12(a)是俯视图，图12(b)是图12(a)的A-A线上的剖视图。
图13是表示其它现有例的剖视图。
具体实施方式
以下，参照附图来说明本发明的实施方式。
图1是表示本发明所涉及的半导体装置的剖视图。
图中，标号1是作为半导体装置的功率半导体模块。该功率半导体模块1包括：通过焊料等接合构件分别安装于绝缘基板11上的第一半导体芯片12A和第二半导体芯片12B；以及在这些半导体芯片12A、12B的上方构成通用的布线电路的印刷基板16。
半导体芯片12A、12B分别是功率MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor：金属-氧化物半导体场效应晶体管)、绝缘栅双极型晶体管(InsulatedGate Bipolar Transistor，IGBT)、续流二极管(Free Wheeling Diode，FWD)等功率半导体元件。
这些半导体芯片12A、12B虽然是如上所述的各种功率器件，但也可以形成于硅基板，也可以形成于SiC、其它基板。
在图1中，为了简化图示，仅示出了半导体芯片12A、12B。也可以将半导体芯片12A、12B的其中一个设为功率MOSFET(或IGBT)，将另一个设为FWD。或者，也可以进一步配置未图示的半导体芯片，并配置两组功率MOSFET(或IGBT)与FWD的反向并联连接电路。
绝缘基板11具有以电容性良好的氧化铝等陶瓷为主要成分的例如在俯视下呈长方形的基板13。该基板13的表面粘贴有由厚度例如为0.5mm以上的铜板所构成的导电图案14，背面粘贴有具有同样厚度的散热用导热图案15。
而且，在导电图案14上，利用保持规定间隔进行配置的焊料等接合构件而安装有半导体芯片12A和12B，并通过嵌合等将由引脚状导电体所构成的外部连接端子17固定于半导体芯片12A的左端部侧。
另外，在半导体芯片12A、12B的正面上形成有电极，在各电极上通过焊料等接合构件而连接有形成于印刷基板16上的柱状电极18。
此外，在上述示例中，以焊料为例对导体图案14与半导体芯片12A、12B的背面电极(未图示)之间、以及半导体芯片12A、12B的正面电极(未图示)与柱状电极18之间的接合材料进行了说明，但接合材料并不局限于焊料。例如，也可以使用将银等金属的微粒混合于有机溶剂粘合剂而得的金属糊料。通过加热/加压将这样的金属糊料中的有机溶剂进行分解，对其中的金属微粒进行烧结从而获得牢固的接合。
在印刷基板16上，在正反两面形成有规定的导体(布线)图案，并贯穿印刷基板16而固定支承有多个柱状电极18。此外，在印刷基板16上朝上方突出形成有外部连接端子19。
因此，绝缘基板11与印刷基板16隔开规定间隔，所述规定间隔为半导体芯片12A、12B的厚度、半导体芯片12A、12B与绝缘基板11的导体图案14之间的接合构件的厚度、柱状电极18与半导体芯片12A、12B之间的接合构件的厚度、以及柱状电极18的突出高度之和。
另外，在绝缘基板11与印刷基板16之间，在半导体芯片12A、12B各自的4个角的外周侧在隔开规定距离的位置上固定有密封区域限制棒部22Aa～22Ad及22Ba～22Bd，所述密封区域限制棒部22Aa～22Ad及22Ba～22Bd对作为密封半导体芯片12A、12B的第一密封构件的底部填充树脂21的密封区域SAa和SAb进行规定。
密封区域限制棒部22Aa～22Ad及22Ba～22Bd由相对于底部填充树脂21具有浸润性的材料构成。作为相对于底部填充树脂21具有浸润性的材料，例如有铜、铝、镍、锡等。
这里，密封区域限制棒部22Aa～22Ad及22Ba～22Bd也可以使用将绝缘基板11的导体图案14与形成于印刷基板16的导体图案进行电连接的柱状电极。在像这样将密封区域限制棒部兼作为柱状电极的情况下，优选为选择铜作为密封区域限制棒部的材料。即使在使用铜来形成密封区域限制棒部的情况下，也可以不将绝缘基板11的导体图案14与印刷基板16的导体图案进行电连接。对于密封区域限制棒部的形状，虽然示出了圆柱形的例子，但并不局限于此。
另外，作为底部填充树脂21，若耐热温度为250℃以上则使用较为昂贵的例如硅类树脂或聚酰亚胺类树脂。例如，能使用用来作为分立器件的芯片涂层材料的树脂。
此外，底部填充树脂21的密封区域SAa和SAb如图2所示，相对于半导体芯片12A和12B的外周边缘隔开规定间隔而偏向外侧，以比绝缘基板11上的导体图案14要窄并比印刷基板16也要窄的方式进行设定。而且，密封区域SAa和SAb两者在中央侧端部相连结。
另外，在印刷基板16的中央位置上，贯穿形成有用于注入底部填充树脂21的注入口16a。
然后，在如图2(a)所示那样组装了绝缘基板11的导体图案14和印刷基板16的状态下(称为组装体)，使用填充有耐热温度较高的底部填充树脂21的注射器从注入口16a向密封区域SAa和SAb中注入规定量的底部填充树脂21。
这样，从形成于印刷基板16的中央部的注入口16a注入底部填充树脂21，从而将底部填充树脂21填充至绝缘基板11的导体图案14与印刷基板16之间。
然后，若所填充的底部填充树脂21到达半导体芯片12A和12B的4个角的密封区域限制棒部22Aa～22Ad及22Ba～22Bd，则会沿着密封区域限制棒部22Aa～22Ad及22Ba～22Bd的表面运动而被吸起至上部，从而在密封区域限制棒部22Aa～22Ad及22Ba～22Bd的周围会聚集底部填充树脂21。
此时，多数底部填充树脂21因底部填充树脂21的表面张力而被向密封区域限制棒部22Aa～22Ad及22Ba～22Bd一侧牵引，从而覆盖半导体芯片12A及12B的周围，并且底部填充树脂21覆盖半导体芯片12A及12B的上表面而被正确地填充于密封区域SAa和SAb内。
这里，密封区域SAa及SAb如图2(b)所示完全覆盖半导体芯片12A及12B的侧面，其范围比绝缘基板11的导体图案14要窄，且比印刷基板16也要窄。因此，如图1中的放大图所示，能将底部填充树脂21正确地填充于被密封区域限制棒部22Aa～22Ad及22Ba～22Bd所包围的范围内，所述范围比绝缘基板11的导体图案14的外周边缘要靠近内侧且比印刷基板16的外周边缘要靠近内侧。
因此，在侧面一侧形成为绝缘基板11的导体图案14的上表面、底部填充树脂21的侧面及印刷基板16的下表面所包围的横向U字部23。此时，能利用U字部23来增加后述环氧树脂24的接合面积。并且，形成U字部23的上下内表面由绝缘基板11的导体图案14及形成于印刷基板16的下表面的导体图案所构成，所述绝缘基板11的导体图案14由与后述的环氧树脂24的接合强度较高的铜所形成。
将填充完底部填充树脂21的组装体在规定的温度环境中放置规定时间，以使底部填充树脂21固化。例如，在恒温槽等中保持150℃，经过60分钟左右的时间而使底部填充树脂21固化。此外，底部填充树脂也可以不完全固化，但优选为使其固化至在后述注入环氧树脂时环氧树脂不会被挤出而流出的程度。
在这种状态下，在除了绝缘基板11的散热用导热图案15的底面以外都被树脂注入模具(未图示)所覆盖的状态下，注入耐热温度比底部填充树脂21要低的作为第二密封树脂且成本较低的环氧树脂24。由此，利用环氧树脂24来将绝缘基板11、底部填充树脂21、密封区域限制棒部22Aa～22Ad及22Ba～22Bd、以及印刷基板16进行密封。
这里，在熔融的状态下将环氧树脂24从圆筒注入到经过加热的(例如150℃左右)树脂注入模具(均未图示)中。为了以无间隙的方式将环氧树脂24填充至所述组装体中，而以规定的压力(例如10MPa左右)将熔融的环氧树脂24注入树脂注入模具中。
此时，环氧树脂24如图1的放大图所示，进入由绝缘基板11的导体图案14、底部填充树脂21及印刷基板16所包围的U字部23内，环氧树脂24在该状态下固化。因此，能在形状上对环氧树脂24与绝缘基板11及印刷基板16之间的树脂剥离进行抑制。
在这种情况下，如上所述，由于绝缘基板11的导体图案14及印刷基板16的导体图案在U字部23的上下表面上与环氧树脂24相接触，因此，能获得较高的接合强度。因此，即使在进行温度循环实验等情况下，环氧树脂24也不会发生剥离，并能可靠地抑制树脂裂纹、基板损坏。因此，能提高半导体装置的可靠性。
此外，在未配置有密封区域限制棒部22Aa～22Ad及22Ba～22Bd的情况下，如图3的主要部分放大图所示，无法对底部填充树脂21的密封区域SAa及SAb进行调整，有可能会超过绝缘基板11的导体图案14的外周边缘而到达印刷基板16的外周边缘。
若像这样绝缘基板11及印刷基板16之间完全被底部填充树脂21所充满，则覆盖外侧的环氧树脂24无法进入绝缘基板11的导体图案14与印刷基板16之间。
因此，虽然满足了底部填充树脂21与环氧树脂24之间的接合强度，但与铜相比无法避免接合强度的下降，容易发生剥离。相应地，与印刷基板16的角部相接触的位置上有可能会产生树脂裂纹25，或者构成绝缘基板11的陶瓷基板13有可能会产生陶瓷裂纹，从而半导体装置的可靠性会降低。
在本实施方式中，如上所述，通过配置密封区域限制棒部22Aa～22Ad及22Ba～22Bd，能正确地对填充于绝缘基板11与印刷基板16之间且具有耐热性的作为第一密封构件的底部填充树脂21的密封区域SAa及SAb其进行调整。因此，能可靠地覆盖半导体芯片12A及12B并在绝缘基板11及印刷基板16之间形成U字部23，将作为第二密封构件的环氧树脂24填充于该U字部23内。
因此，能与形成导体图案14及印刷基板16的导体图案的铜相接触，从而提高接合强度，其中，所述导体图案14构成绝缘基板11。其结果是，能防止环氧树脂24发生剥离，防止树脂裂纹和绝缘基板11的陶瓷裂纹的产生，从而能提高半导体装置的可靠性。
另外，在上述实施方式1中，由于在印刷基板16的中央部形成有注入口16a，因此，能将底部填充树脂均匀地注入左右侧的密封区域SAa和SAb，并能通过一次注入来形成密封区域SAa和SAb。
此外，在上述实施方式中，对将密封区域限制棒部22Aa～22Ad及22Ba～22Bd配置于半导体芯片12A及12B的四角的外侧的情况进行了说明，但并不局限于此。
即，如图4所示，也可以在密封区域限制棒部22Aa与22Ab间、22Ac与22Ad间、22Ad与22Aa间分别添加密封区域限制棒部22Ae、22Af及22Ag。同样，也可以在密封区域限制棒部22Ba～22Bd间也添加密封区域限制棒部22Be、22Bf及22Bg。在这种情况下，由于能增加密封区域限制棒部与底部填充树脂21之间的接触面积，因此，易于保持密封区域SAa及SAb内的底部填充树脂21的形状，能更可靠地限制密封区域。
另外，在上述实施方式中，对从形成于印刷基板16中央部的注入口16a注入底部填充树脂21、从而在半导体芯片12A与12B之间填充满底部填充树脂21的情况进行了说明，但并不局限于此。
即，如图5所示，也可以在印刷基板16的半导体芯片12A及12B的正上方形成注入口并注入底部填充树脂21，或者从半导体芯片12A及12B的侧面侧注入底部填充树脂21，对半导体芯片12A及12B分别形成覆盖其周围的密封区域SAa及SAb。在这种情况下，能减少半导体芯片12A与12B之间的底部填充树脂21的填充量，能相应地降低制造成本。另外，由于在绝缘基板11与印刷基板16之间在底部填充树脂21间填充有环氧树脂24，因此，能进一步提高环氧树脂24的接合强度。
接下来，使用图6～图11来说明本发明的实施方式2。
在该实施方式2中，将本发明运用于实施方式1中的半导体芯片12A、12B分别由多个芯片构成的情况。
即，在实施方式2中，作为半导体装置的功率半导体模块30具有如图6～图11所示的结构。
该功率半导体模块30包括：在上述绝缘基板11上分别安装第一半导体芯片32A及第二半导体芯片32B而构成的2组主电路构成元器件33A、33B；以及在这些主电路构成元器件33A、33B的上方构成通用布线电路的印刷基板36。
第一半导体芯片32A具有内置有功率MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor：金属-氧化物半导体场效应晶体管)(或者绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT))的结构。第二半导体芯片32B具有内置有续流二极管(Free Wheeling Diode，FWD)的结构。
而且，在绝缘基板11上，如图8所示，分别搭载有4个第一半导体芯片32A和2个第二半导体芯片32B。在长边方向的中心线上保持规定间隔地配置有第二半导体芯片32B，在这些第二半导体芯片32B的宽度方向两外侧保持规定距离地配置有第一半导体芯片32A。
这里，第一半导体芯片32A具有漏极端子td、源极端子ts及栅极端子tg，栅极端子tg配置在第二半导体芯片32B的相反侧的端部侧。
这些半导体芯片32A、32B虽然是如上所述的各种功率器件，但也可以是形成于硅基板的器件，也可以是形成于SiC、其它基板的器件。
形成在绝缘基板11的基板13上的导体图案14如图8所示，左端部具有平面形状形成为T字形的芯片搭载图案14c，该芯片搭载图案14c由宽度与基板13的宽度大致相等的宽幅部14a、以及与该宽幅部14a的右侧相连接且宽度比宽幅部14a要窄的窄幅部14b构成。
另外，导体图案14在芯片搭载图案14c的窄幅部14b的外侧以确保规定间隔的方式具有独立的端子连接图案14d及14e。这些端子连接图案14d及14e的侧边缘与芯片搭载图案14c的宽幅部14a的侧边缘相一致。
这里，如图8所示，在芯片搭载图案14c的宽幅部14a上，利用焊料等接合构件而安装有第一半导体芯片32A及第二半导体芯片32B，并且，在第一半导体芯片32A的宽度方向外侧形成有嵌合孔14f，该嵌合孔14f供成为主电路用外部连接端子的导电端子引脚39压入。另一方面，在端子连接图案14d及14e上形成有嵌合孔14g，该嵌合孔14g供作为外部连接端子的成为源极端子的导电端子引脚40压入。
另外，导体图案14的右半部与芯片搭载图案14c相同，形成有利用宽幅部14h和窄幅部14i而使平面形状形成为T字形的芯片搭载图案14j、以及在该芯片搭载图案14j的窄幅部14i的外侧保持规定间隔而独立形成的各2个端子连接图案14k、14l和14m、14n。
而且，如图8所示，在芯片搭载图案14j上，利用焊料等接合构件而安装有第一半导体芯片32A及第二半导体芯片32B，并且，在第一半导体芯片32A的宽度方向外侧形成有嵌合孔14o，该嵌合孔14o供作为外部连接端子的成为漏极端子的导电端子引脚38压入。
在端子连接图案14k及14m上形成有嵌合孔14p，该嵌合孔14p供作为外部连接端子的成为源极辅助端子的导电端子引脚41a、41b压入。在端子连接图案14l及14n上形成有嵌合孔14q，该嵌合孔14q供作为外部连接端子的成为栅极端子的导电端子引脚42a、42b压入。
这里，导电端子引脚38、40及39的材质优选为是导电性优良的铜(Cu)、或铝(Al)类材料。然而，在考虑到焊接的容易性时，通过对导电端子引脚38、40及39实施镍(Ni)或锡类的表面处理，来改善焊接的浸润性，从而能提高安装效率。
在绝缘基板11的导体图案14上，串联连接有例如N沟道MOSFET(以下简称为晶体管)Q1a～Q1d与FWD(以下成为二极管)D1a、D1b的反向并联连接电路、以及晶体管Q2a～Q2d与二极管D2a、D2b的反向并联连接电路，其中，所述晶体管Q1a～Q1d成为例如构成上臂的第一半导体芯片32A，所述FWDD1a、D1b成为第二半导体芯片32B，所述晶体管Q2a～Q2d成为构成下臂的第一半导体芯片32A，所述FWDD2a、D2b成为第二半导体芯片32B。
这里，配置于一块绝缘基板11上的半导体芯片(功率器件)只要等效构成晶体管与二极管的反向并联电路即可，因此，晶体管和二极管可以是各一个，也可以是数量互相相同的多个。
然后，由一对晶体管Q1a～Q1d、Q2a～Q2d和二极管D1a、D1b、D2a、D2b所构成的2组反向并联电路进一步经由配置于上表面的印刷基板36和作为棒状导电连接构件的圆柱形的柱状电极37而串联连接。
此外，如图8所示，对于2个半导体芯片32A和32B的配置，也能沿左右方向并排配置，来代替沿前后方向并排配置的情况。
然后，在第一半导体芯片32A的下表面形成晶体管Q1a～Q1d(或Q2a～Q2d)的漏极电极，并经由导体图案14的芯片搭载图案14j(或14c)与作为构成功率半导体模块30的外部输入用端子(漏极端子D1)的连接端子的导电端子引脚38(或成为主电路用外部连接端子(源极兼漏极端子S1/D2)的导电端子引脚39)相连接。
形成于第二半导体芯片32B背面的阴极电极也经由芯片搭载图案14j(或14c)与作为构成外部输入端子(漏极端子D1)的连接端子的导电端子引脚38(或作为构成外部输入用端子(源极兼漏极端子S1/D2)的连接端子的导电端子引脚39)相连接。
另外，在第一半导体芯片32A的正面上，形成有晶体管Q1a～Q1d(或Q2a～Q2d)的源极电极和栅极电极，其分别经由柱状电极37与印刷基板36相连接。
另外，在第二半导体芯片32B的正面上，形成有阳极电极，该阳极电极经由柱状电极37与印刷基板36相连接。
如图6所示，在相对于功率半导体模块30的宽度方向中心线对称的位置上各形成有2根这样的导电端子引脚38～40。另外，功率半导体模块30在导电端子引脚38的长边方向外侧还具有一侧2根共4根导电端子引脚41a、41b及42a、42b。沿功率半导体模块30的两侧边缘大致呈直线状地配置有2列这样的导电端子引脚38～40及41a、41b、42a、42b。
导电端子引脚41a、41b与印刷基板36相连接，构成电流检测端子SS1、SS2，该电流检测端子SS1、SS2与感测在半桥电路的晶体管Q1a～Q1d、Q2a～Q2d的漏极-源极间流过的电流的源极相连接并输出感测信号。另外，剩余的2根导电端子引脚42a、42b构成向晶体管Q1a～Q1d、Q2a～Q2d的栅极电极提供栅极控制信号的栅极端子G1、G2。
另外，如图8～图10所示，在俯视下设定有长方形的密封区域SAa，以将由4个第一半导体芯片32A和2个第二半导体芯片32B所构成的主电路构成元器件33A包围。同样，在俯视下设定有长方形的密封区域SAb，以将由4个第一半导体芯片32A和2个第二半导体芯片32B所构成的主电路构成元器件33B包围。
然后，在这些密封区域SAa和SAb的四角的角部，密封区域限制棒部50Aa～50Ad及50Ba～50Bd由芯片搭载图案14c及14j的宽幅部14a及14h嵌合并支承。这些密封区域限制棒部50Aa～50Ad及50Ba～50Bd的上端与形成于印刷基板3的贯通孔36x卡合。
如图9所示，印刷基板36的表面侧形成有成为主电路构成元器件33A的电流通路的较宽的朝向右侧呈T字形的导电图案36a、以及成为主电路构成元器件33B的电流通路的同样较宽的导电图案36b。另外，在印刷基板36的表面形成有栅极用布线36c和36d，该栅极用布线36c和36d经由柱状电极37与主电路构成元器件33A和33B的第一半导体芯片32A的栅极电极相连接。
栅极用布线36c由冠状图案36e和连接图案36h构成。冠状图案36e形成为保持规定距离地包围T字形的导体图案36a的窄幅部。连接图案36h沿印刷基板36的侧边缘延长，使得从冠状图案36e的中央部与形成于插通孔36f周围的端子连接图案36g相连结，其中，所述插通孔36f穿设在左端部且供导电端子引脚42a插通。
栅极用布线36d由冠状图案36j以及连接图案36m构成，所述冠状图案36j以包围导体图案36b的左侧端边的方式而形成，所述连接图案36m大致形成为L字形，使得从该冠状图案36j的中央部与形成于插通孔36k周围的端子连接图案361相连结，所述插通孔36k穿设在左端部且供导电端子引脚42b插通。
印刷基板36中穿设有供导电端子引脚38及39以非接触方式进行插通的单纯插通孔36o及36p、供导电端子引脚40以非接触方式进行插通的通孔36q。
这里，通孔36q不与导电端子引脚40相接触，但在需要进一步减小电感的情况下，利用焊接等将通孔36q与导电端子引脚40进行电连接，从而能缩短布线长度。
此外，如图10所示，在印刷基板36的背面形成有成为主电路构成元器件33A的电流通路的较宽的朝向右侧呈T字形的导电图案36a及36b，使得在俯视下与表面侧的导体图案36a及36b相重合。
另外，在印刷基板36的背面形成有主电路构成元器件33A的晶体管Q2a～Q2d的源极、以及经由柱状电极37而与主电路构成元器件33B的晶体管Q1a～Q1d的源极相连接的源极辅助端子用布线36r及36s。以在俯视下与表面侧的栅极用布线36c及36d相重合的方式形成这些源极辅助端子用布线36r及36s，所述源极辅助端子用布线36r及36s与形成于插通孔36t和36u周围的端子连接图案36v及36w相连接，其中，所述插通孔36t和36u形成于左端且供导电端子引脚41a及41b插通。
这里，印刷基板36的正反面的导体图案36b的靠近导体图案36a的端部通过作为棒状导电连接构件的多根例如6根柱状电极37b与绝缘基板11的芯片搭载图案14c的窄幅部14b进行电连接，利用柱状电极37b来形成主电路构成元器件33A及33B间的电流通路。
另外，将印刷基板36的正反面的导体图案36a彼此设定为相互等电位，同样，将正反面的导体图案36b彼此也设定为相互等电位。
然后，在将导电端子引脚38～40、41a、41b及42a、42b压入上述主电路构成元器件33A及33B并保持垂直的状态下，如图11所示，将主电路构成元器件33A及33B与印刷基板36进行接合。在这种情况下，将导电端子引脚38、39、40、41a、41b、42a、42b分别插通至穿设于印刷基板36的插通孔36p及36o、36q、36t、36u、36f、36k。
另外，使形成于印刷基板36的成为棒状导电连接构件的柱状电极37隔着焊料与第一半导体芯片32A及第二半导体芯片32B以及导电图案14相抵接。
在这种状态下，利用回流处理，将印刷基板36的柱状电极37与第一半导体芯片32A及第二半导体芯片32B以及导体图案14进行电气性和机械性接合。
与此同时，经由作为棒状导电连接构件的柱状电极37a将插通孔36q、36t、36u、36f、36k与导电端子引脚40、41a、41b、42a、42b进行电气性接合。此时，密封区域限制棒部50Aa～50Ad及50Ba～50Bd的下端与绝缘基板11的导电图案14中的芯片搭载图案14c及14j进行电连接，但在印刷基板36一侧并不与导电图案相连接，不作为电流通路来使用。
在像这样将主电路构成元器件33A及33B与印刷基板36相接合之后，在绝缘基板11的导体图案14与印刷基板36之间，例如使用从导体图案14及印刷基板36间的前端侧填充作为第二密封构件的底部填充树脂51的注射器，将规定量的底部填充树脂51注入密封区域SAa及SAb。
通过注入该底部填充树脂51，从而与上述实施方式1相同，在所注入的底部填充树脂51到达密封区域限制棒部50Aa～50Ad及50Ba～50Bd时，会沿着密封区域限制棒部50Aa～50Ad及50Ba～50Bd的表面运动而被吸起至上部，从而在密封区域限制棒部50Aa～50Ad及50Ba～50Bd的周围会聚集底部填充树脂51。
此时，多数底部填充树脂51因底部填充树脂51的表面张力而被向密封区域限制棒部50Aa～50Ad及50Ba～50Bd一侧牵引，从而覆盖半导体芯片32A及32B的周围，并且底部填充树脂51覆盖半导体芯片32A及32B的上表面而被正确地填充于密封区域SAa和SAb内。
这里，密封区域SAa及SAb如图8～图10所示完全覆盖半导体芯片32A及32B的侧面，其范围比绝缘基板11的导体图案14要窄，且比印刷基板36也要窄。
因此，在包含绝缘基板11及印刷基板36的长边方向的端部的三个侧面侧形成由绝缘基板11的导体图案14的上表面、底部填充树脂51的侧面及印刷基板36的下表面所包围的横向的U字部53。
此时，能利用U字部53来增加后述的环氧树脂54的接合面积。并且，形成U字部53的上下内表面由绝缘基板11的导体图案14及形成于印刷基板36的下表面的导体图案所构成，所述绝缘基板11的导体图案14由与后述的环氧树脂54的接合强度较高的铜所形成。
在这种状态下，在除了绝缘基板11的散热用导热图案15的底面以外都被树脂注入模具(未图示)所覆盖之后，注入耐热温度比底部填充树脂51要低的作为第二密封树脂且成本较低的环氧树脂54。由此，进行如下模塑成形：即，利用环氧树脂54来将绝缘基板11、底部填充树脂51、密封区域限制棒部50Aa～50Ad及50Ba～50Bd、以及印刷基板36进行密封。
此时，如图7所示，环氧树脂54在侧面侧进入由绝缘基板11的导体图案14、底部填充树脂51及印刷基板36所包围的U字部53内。另外，在长边方向的中央部填充环氧树脂54，使得对填充于密封区域SAa及SAb的底部填充树脂51间进行填埋。因此，能在形状上对环氧树脂54与绝缘基板11及印刷基板36之间的树脂剥离可靠地进行抑制。
此时，如上所述，由于绝缘基板11的导体图案14及印刷基板36的导体图案在U字部53的上下表面上与环氧树脂54相接触，因此，能获得较高的接合强度。因此，即使在进行温度循环实验等情况下，在外周侧环氧树脂54也不会发生剥离，并能可靠地抑制树脂裂纹、基板损坏。因此，能提高半导体装置的可靠性。
像这样进行模塑成形，从而功率半导体模块30的外形整体如图6所示，形成为在俯视下为矩形的长方体形的模塑成形体55。
而且，如图6所示，在模塑成形体55中，在其长边方向的两端部侧形成有绝缘用壁部56A、56B。这些绝缘用壁部56A、56B由U字形突出部56c和U字部57所形成。
U字形突出部56c由形成于模塑成形体55的长边方向端面的内侧并从表面突出的直径较大的半圆筒突出部56a、以及从该半圆筒突出部56a的两端面沿接线方向朝模塑成形体55的端面延长的侧壁部56b构成。
U字部57具有以下结构：与U字形突出部56c的内周面相连接，挖入至模塑成形体55的约一半的厚度，并将端面侧开放。
在构成这些绝缘用壁部56A、56B的U字部57的底部，贯穿模塑成形体55的底面而形成有例如以半圆筒突出部56a的中心轴为中心的安装孔58。这里，将绝缘用壁部56A、56B的半圆筒突出部56a的内径设定为比插通安装孔58的安装螺栓、安装螺钉等固定件的头部要大的直径。另外，将半圆筒突出部56a的壁面高度设定为能足够确保相邻的导电端子引脚38、42a、42b与固定件的头部之间所需要的沿面距离的壁面高度。
而且，在并列配置有所需数量的具有上述结构的功率半导体模块30的状态下，通过将导电端子引脚38～40单独与主端子条相连接，并将导电端子引脚41a、41b、42a、42b经由引线布线、印刷布线与驱动电路相连接，从而例如能形成逆变器电路的U相。通过将它们组成三组，能形成逆变器电路的U相、V相和W相。
这样，即使在实施方式2中，也能通过密封区域限制棒部50Aa～50Ad及50Ba～50Bd，并利用底部填充树脂51的表面张力，将作为第一密封构件的底部填充树脂51正确地填充于规定的密封区域SAa及SAb，使得将多个半导体芯片32A及32B覆盖。
并且，由于在绝缘基板11与印刷基板36之间用作为第二密封构件的环氧树脂54对底部填充树脂51的周围进行覆盖，因此，能将该环氧树脂54填充于底部填充树脂51的周围而不会发生剥离。因而，可获得与实施方式1相同的作用效果。并且，由于底部填充树脂51只被填充于覆盖多个半导体芯片32A及32B的区域，因此，能将所需的底部填充树脂51的使用量减小到最小限度，能进一步降低制造成本。
除此以外，在实施方式2中，由于嵌合于导体图案14的导电端子引脚39及38通过密封区域SAa及SAb的外周边缘，因此，还能将这些导电端子引脚39及38用作为密封区域限制棒部，能更正确地形成密封区域SAa及SAb。
此外，在上述实施方式1、2中，对用铜来形成密封区域限制棒部22Aa～22Ad及22Ba～22Bd、50Aa～50Ad及50Ba～50Bd的情况进行了说明，但并不局限于此，只要是对于底部填充树脂21及51的浸润性较高的材料即可，可以是金属制，也可以是合成树脂性。另外，作为棒部的形状并不局限于圆柱形，也可以形成为具有椭圆形截面的棒状、或具有三角形、四边形等多边形截面的棱柱形。
另外，在上述实施方式1、2中，对密封区域SAa及SAb在俯视下形成为长方形的情况进行了说明，但并不局限于此，能根据半导体芯片的配置、形状来设置成任意的形状。
另外，在上述实施方式1、2中，限制密封区域SAa及SAb的密封区域限制棒部22Aa～22Ad、22Ba～22Bd及50Aa～50Ad、50Ba～50Bd的根数并不局限于4根，只要根据底部填充树脂21、51的表面张力及密封区域SAa、SAb的边长来设置成能防止底部填充树脂21、51流出的根数即可。
另外，上述实施方式1、2中的绝缘基板11并不局限于上述结构，能使用将陶瓷和铜进行钎焊并通过蚀刻来将铜形成图案的所谓AMB(Active Metal Brazing：活性金属钎焊)基板、或将陶瓷基板和铜直接进行接合的DCB(Direct Copper Bonding：直接铜接合)基板等。另外，作为陶瓷基板材料，能使用氧化铝(Al2O3)、氮化铝(AlN)、氮化硅(Si3N4)等。此外，还能使用树脂基板来代替陶瓷基板。只要是主要能确保绝缘性的基板即可。
另外，在上述实施方式1、2中，对印刷基板16、36与半导体芯片12A、12B、32A、32B之间通过圆柱形的柱状电极18、37来进行连接的情况进行了说明，但并不局限于此，能使用四棱柱、三棱柱、多棱柱、椭圆柱等任意形状的柱状电极。
另外，在上述实施方式1、2中，对第一半导体芯片12A、32A中内置有功率MOSFET的情况进行了说明，但并不局限于此，可以将IGBT内置于第一半导体芯片12A、32A，也可以内置其它电压控制型半导体元件。
另外，在上述实施方式1、2中，对将多个第一半导体芯片12A、32A及第二半导体芯片12B、32B配置于绝缘基板11的情况进行了说明，但并不局限于此，在能使用晶体管内置二极管、或采用同步整流方式等情况下，也能省略续流二极管而只由功率MOSFET、IGBT等功率半导体开关元件来构成。
另外，本发明只用半导体模块的端子连接的组合就能获得所希望的电路结构，因此，本发明并不限于上述功率转换用逆变器装置，还能将本发明适用于使用功率半导体模块的其它功率转换装置、用于高频的开关IC等其它半导体装置。
标号说明
1 功率半导体模块
11 绝缘基板
12A、32A 第一半导体芯片
12B、32B 第二半导体芯片
14 导电图案
14a、14h 宽幅部
14b、14i 窄幅部
14c、14j 芯片搭载图案
14d、14e、14k、14l、14m、14n 端子连接图案
15 散热用导热图案
16、36 印刷基板
21、51 底部填充树脂
22Aa～22Ad、22Ba～22Bd、50Aa～50Ad、50Ba～50Bd 密封区域限制棒部
SAa、SAb 密封区域
23、53 U字部
24、54 环氧树脂

Claims (12)

1.一种半导体装置，其特征在于，包括：
绝缘基板，该绝缘基板安装有包含半导体芯片的主电路构成元器件；
印刷基板，该印刷基板与该绝缘基板相对，在与该绝缘基板相对的面上配置有与所述半导体芯片相连接的导电连接构件；
第一密封构件，该第一密封构件在所述绝缘基板与所述印刷基板的相对面之间以包围所述半导体芯片的方式对所述半导体芯片进行密封；以及
第二密封构件，该第二密封构件覆盖所述绝缘基板的侧面、所述第一密封构件的侧面、所述印刷基板的侧面及上表面，
所述半导体装置具有密封区域限制棒部，该密封区域限制棒部配置于所述第一密封构件的密封区域的最外侧的外周部，连接在所述绝缘基板与所述印刷基板之间，
所述第一密封构件的耐热温度比所述第二密封构件的耐热温度要高。
2.如权利要求1所述的半导体装置，其特征在于，
所述密封区域限制棒部配置于规定所述第一密封构件的密封区域的外周部的角部。
3.如权利要求1所述的半导体装置，其特征在于，
所述密封区域限制棒部利用液态的所述第一密封构件的表面张力来支承所述第一密封构件。
4.如权利要求1所述的半导体装置，其特征在于，
将所述第一密封构件的密封区域设定得比所述绝缘基板和所述印刷基板的外周要窄。
5.如权利要求1所述的半导体装置，其特征在于，
所述密封区域限制棒部由对于所述第一密封构件的浸润性高的构件所形成。
6.如权利要求1所述的半导体装置，其特征在于，
将所述密封区域限制棒部嵌合保持于所述绝缘基板上所形成的嵌合孔中。
7.如权利要求1所述的半导体装置，其特征在于，
所述密封区域限制棒部由将所述绝缘基板的导体图案与所述印刷基板的导体图案进行电连接的导体所形成。
8.如权利要求1所述的半导体装置，其特征在于，
所述密封区域限制棒部由对所述第一密封构件的浸润性高的绝缘树脂所形成。
9.如权利要求1所述的半导体装置，其特征在于，
在配置有多个所述半导体芯片的情况下，对各半导体芯片的每个半导体芯片配置所述第一密封构件的密封区域。
10.如权利要求1所述的半导体装置，其特征在于，
根据所述第一密封构件的表面张力来设定所述密封区域限制棒部的配置间隔。
11.如权利要求1所述的半导体装置，其特征在于，
在所述绝缘基板及印刷基板的任意一个基板上，形成有用于将所述第一密封构件注入该绝缘基板与印刷基板之间的注入口。
12.如权利要求1所述的半导体装置，其特征在于，
所述半导体芯片是功率半导体元件。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6511979B2 (ja) * 2015-06-18 2019-05-15 富士電機株式会社 半導体装置及び半導体装置の製造方法
DE112016007203T5 (de) * 2016-09-07 2019-06-06 Mitsubishi Electric Corporation Halbleitervorrichtung
DE102016117003A1 (de) * 2016-09-09 2018-03-15 Eaton Industries (Austria) Gmbh Schutzschaltgerät
DE102016123917A1 (de) * 2016-12-09 2018-06-14 Endress+Hauser SE+Co. KG Elektronik-Baugruppe
JP6786416B2 (ja) * 2017-02-20 2020-11-18 株式会社東芝 半導体装置
JP6301031B1 (ja) * 2017-04-21 2018-03-28 三菱電機株式会社 半導体装置
CN108802593B (zh) * 2018-04-12 2021-01-08 合肥英唐电子有限公司 一种测试有数码管的成品封胶电路板的全自动测试设备
JP6602519B1 (ja) * 2019-05-09 2019-11-06 三菱電機株式会社 半導体装置、半導体装置の劣化診断装置及び半導体装置の劣化診断方法
JP7286582B2 (ja) * 2020-03-24 2023-06-05 株式会社東芝 半導体装置
JP2022046369A (ja) * 2020-09-10 2022-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
CN116762164A (zh) 2021-01-15 2023-09-15 三菱电机株式会社 半导体装置及其制造方法以及半导体封装

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101546716A (zh) * 2008-03-25 2009-09-30 富士电机电子技术株式会社 半导体装置的制造方法
CN101740710A (zh) * 2008-11-20 2010-06-16 夏普株式会社 发光装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6216553A (ja) * 1985-07-15 1987-01-24 Sharp Corp 制御回路内蔵型電力半導体装置
JPH05175375A (ja) 1991-12-25 1993-07-13 Hitachi Ltd 樹脂封止型半導体装置
JPH0864759A (ja) 1994-08-24 1996-03-08 Hitachi Ltd 樹脂封止型パワーモジュール装置及びその製法
JPH09321182A (ja) 1996-05-29 1997-12-12 Shiaru:Kk 樹脂封止型半導体装置
JP3527369B2 (ja) 1996-09-04 2004-05-17 東レ・ダウコーニング・シリコーン株式会社 電気部品およびその製造方法
JP2002164479A (ja) * 2000-11-22 2002-06-07 Niigata Seimitsu Kk 半導体装置およびその製造方法
JP4022758B2 (ja) * 2003-03-31 2007-12-19 株式会社デンソー 半導体装置
US7180169B2 (en) * 2003-08-28 2007-02-20 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for manufacturing the same
JP2006179856A (ja) * 2004-11-25 2006-07-06 Fuji Electric Holdings Co Ltd 絶縁基板および半導体装置
JP4884830B2 (ja) * 2006-05-11 2012-02-29 三菱電機株式会社 半導体装置
JP5241177B2 (ja) 2007-09-05 2013-07-17 株式会社オクテック 半導体装置及び半導体装置の製造方法
JP5228519B2 (ja) * 2008-02-19 2013-07-03 富士電機株式会社 半導体装置
JP5043743B2 (ja) 2008-04-18 2012-10-10 ラピスセミコンダクタ株式会社 半導体装置の製造方法
KR101481577B1 (ko) 2008-09-29 2015-01-13 삼성전자주식회사 잉크 젯 방식의 댐을 구비하는 반도체 패키지 및 그 제조방법
JP5321270B2 (ja) 2009-06-17 2013-10-23 信越化学工業株式会社 フリップチップ型半導体装置用シリコーンアンダーフィル材およびそれを使用するフリップチップ型半導体装置
US8021930B2 (en) * 2009-08-12 2011-09-20 Stats Chippac, Ltd. Semiconductor device and method of forming dam material around periphery of die to reduce warpage
JP2011049502A (ja) 2009-08-28 2011-03-10 Nec Corp 半導体装置の実装構造および半導体装置の製造方法
JP2011233854A (ja) * 2010-04-26 2011-11-17 Nepes Corp ウェハレベル半導体パッケージ及びその製造方法
JP5842349B2 (ja) * 2011-03-18 2016-01-13 富士通株式会社 シート状構造体、シート状構造体の製造方法、電子機器及び電子機器の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101546716A (zh) * 2008-03-25 2009-09-30 富士电机电子技术株式会社 半导体装置的制造方法
CN101740710A (zh) * 2008-11-20 2010-06-16 夏普株式会社 发光装置

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Publication number Publication date
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