JP2014116366A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の大型化に伴う樹脂の注入速度増加により発生するジェッティング現象を抑制することで、封止樹脂の均一形成を可能とし、絶縁信頼性の向上した半導体装置を得る。
【解決手段】一方の面に半導体素子２０が搭載された金属部材２と、金属部材２と対向して配置され、電気部品４が搭載され、少なくとも１辺に凸状部１３を有するプリント配線板３と、金属部材２とプリント配線板３とを封止する封止樹脂１０とを備え、封止樹脂１０は、金型２１を用いて封入され、凸状部１３が対向する金型２１の注入口１６から注入される。
【選択図】図１

Description

この発明は、パワー半導体素子が搭載されたリードフレームや電気部品が実装されたプリント配線板、放熱部材としてのヒートシンクなどをトランスファーモールドによって封止したモールド型パワー半導体装置に関するものである。
従来の半導体装置においては、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの半導体素子が搭載された電気回路の配線パターンが形成されたリードフレームと、プリント配線板と電気部品とを有してＩＧＢＴを制御する電気回路を形成した制御回路基板とを一体的にトランスファーモールド封止したモールド樹脂とを備えている。（例えば特許文献１）。
特開２００９−１２３９５３号公報（第９頁、第５図）
従来の半導体装置では、制御回路基板を一体的にトランスファーモールド封止していたため、樹脂成形時の樹脂流動性を考慮して制御回路基板の上に樹脂を流し込むように金型のゲートを設けることがある。今後、本構造の適用が大容量化、つまり大型の半導体装置に展開されるにつれ、熱硬化性樹脂の硬化時間を考慮して樹脂の注入を早くする必要がある。樹脂の注入を早くすると、樹脂が金型のゲートから勢いよく蛇状に飛び出すジェッティング現象が発生しやすくなる。これにより、制御基板上の電気部品等の上に飛び出したモールド樹脂が電気部品等の上に先に覆いかぶさり、電気部品等の周囲に成形後の空隙として残りやすかった。そのため、封止樹脂が均一に形成されず、絶縁信頼性が低下するという問題があった。
この発明は、上述のような問題を解決するためになされたもので、半導体装置の大型化に伴う樹脂の注入速度増加により発生するジェッティング現象を抑制することで、封止樹脂の均一形成を可能とし、絶縁信頼性の向上した半導体装置を得るものである。
この発明に係る半導体装置においては、一方の面に半導体素子が搭載された金属部材と、前記金属部材と対向して配置され、電気部品が搭載され、少なくとも１辺に凸状部を有するプリント配線板と、前記金属部材と前記プリント配線板とを封止する封止樹脂とを備え、前記封止樹脂は、金型を用いて封入され、前記凸状部が対向する前記金型の注入口から注入されたものである。
この発明は、プリント配線板の少なくとも１辺を凸状部とし、封止樹脂注入のための金型のゲートと対向させて配置したので、注入した封止樹脂のジェッティング現象を抑制し、封止樹脂の不均一形状の発生を防止することができる。
この発明の実施の形態１における半導体装置を示す断面模式図である。 この発明の実施の形態１における制御回路基板を示す上面模式図および断面模式図である。 この発明の実施の形態１における金型のゲートと制御回路基板の位置関係示す上面透視図である。 この発明の実施の形態１における金型のゲートと制御回路基板の端部との置関係を示す断面模式図である。 ジェッティング現象を示す模式図である。 この発明の実施の形態１における半導体装置の製造方法を示す断面模式図である。 この発明の実施の形態２における半導体装置を示す断面模式図である。 この発明の実施の形態３における半導体装置を示す断面模式図である。 この発明の実施の形態４における制御回路基板を示す上面模式図である。
実施の形態１．
図１は、この発明の実施の形態１における半導体装置の構造を示す断面模式図である。なお、図１は半導体装置の構造を模式的に示した断面図であるため、各部の位置関係や各種配線や部品等は概略的に示されている。
はじめに、この発明の実施の形態１における半導体装置の全体構成を説明する。図１に示すように、半導体装置１００は、金属部材であるリードフレーム２、制御回路基板５、高熱伝導基板７、封止樹脂であるモールド樹脂１０を備えている。
リードフレーム２には、所定の電気回路の配線パターンが形成されている（図示せず）。リードフレーム２の一方の面（以下第１主面）には、半導体素子２０としてＩＧＢＴやダイオード、電流値を検出するための電流検出手段としてのシャント抵抗、温度を検出するための温度検出手段としてのサーミスタ等（図示せず）がはんだ接合により搭載されている。なお、半導体素子２０としてはＩＧＢＴに限られるものではなく、例えばＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等を採用して実施してもよい。
これらＩＧＢＴ等が配置される配線パターンの上方には、リードフレーム２の第１主面と所定の間隔をもって、プリント配線板３と電気部品４とによりＩＧＢＴ等を制御する電気回路を形成した制御回路基板５が配置されている。そして制御回路基板５とリードフレーム２との間（図示せず）や、リードフレーム２とＩＧＢＴとの間等、必要な箇所がボンディングワイヤ６により適宜電気的に接続されている。なお、本実施の形態１ではボンディングワイヤ６としてアルミニウムワイヤを使用しているが、アルミニウムワイヤに限られることはない。銅ワイヤ等の抵抗値の低い材料でも良い。銅ワイヤのような抵抗値の低い材料を用いることで、大電流化への対応も可能となる。金ワイヤを用いた場合でも、同様の効果を得ることが可能である。
リードフレーム２の第１主面と反対側の面（第２主面とする）には、放熱板として機能する高熱伝導絶縁基板７が配設されている。高熱伝導基板７は、絶縁シートである高熱伝導絶縁層８と金属板であるヒートシンク９からなり、リードフレーム２の第２主面、高熱伝導絶縁層８、ヒートシンク９の順に配設される。
ＩＧＢＴ等が搭載されたリードフレーム２と制御回路基板５と高熱伝導絶縁基板７とが、モールド樹脂１０により一体的にトランスファーモールド封止されている。この際、リードフレーム２の外部リード部とヒートシンク９の高熱伝導絶縁層８が配置されている側とは反対の面は、モールド樹脂１０から露出するような状態で封止されている。
プリント配線板３は、例えば厚さ１．６ｍｍの電子機器に一般的に用いられているものを使用することができるが、厚さもこれに限られるものではない。また、プリント配線板３の耐熱性グレードもＦＲ−４に限られることはなく、リードフレーム２に搭載する半導体素子２０としてシリコンカーバイド（ＳｉＣ：Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）を用いて素子の高温動作を想定する場合など、耐熱性グレードの高いＦＲ−５相当のプリント配線板３を用いることもできる。
リードフレーム２と制御回路基板５とは、図１に示すように略並行に配置されている。これは、リードフレーム２上に支柱を立てて制御回路基板５を支える方法、リードフレーム２と接続されたボンディングワイヤ（図示せず）で維持する方法等を用いることができる。リードフレーム２と制御回路基板５との間隔は、リードフレーム２の第１主面に搭載されたＩＧＢＴ等を電気的に接続するボンディンブワイヤ６のループ高さと、プリント配線板３のリードフレーム２と対向する側の面に配置される電気部品４の高さとを考慮して設定される。この間隔は、両者の接触を防ぐために必要な高さであって、かつ出来るだけ狭くなるようにすることが望ましい。例えば、リードフレーム２の支柱を、リードフレーム２の一部を変形させたような導電性のものを用いて、支柱と制御回路基板５上の回路と電気的に接続することも可能である。
高熱伝導基板７は、高熱伝導絶縁層８とヒートシンク９を備え、リードフレーム２の第１主面上のＩＧＢＴ等による熱を放熱するための放熱板としての役割を担う。高熱伝導絶縁層８は、エポキシ樹脂等の熱硬化性樹脂に熱伝導性の高い無機粉末フィラーが充填されたものであり、例えばシリカやアルミナ、窒化硼素や窒化アルミニウム等の絶縁性の粉末を１種または複数種混合して樹脂に充填されている。樹脂は、エポキシ樹脂等の熱硬化性樹脂がリードフレーム２やヒートシンク９との接着性に優れるため好ましいが、これに限定されるものではなく、例えば熱可塑性樹脂でもよい。高熱伝導絶縁層８の厚さは、２００μｍ程度の膜厚で形成されている。厚さはこれに限られるものではなく、半導体装置として要求される熱抵抗や熱容量、絶縁耐圧によって５０〜３００μｍの範囲で適宜選択が可能である。
ヒートシンク９は、例えば３ｍｍ厚のアルミニウム板等の金属板で構成される。ヒートシンク９として使用する金属板は、放熱性を考えて選択することができ、アルミニウム板に限られたものではなく、例えば銅板を使用することもできる。また、形状や厚さについても限定されることなく、凹凸のついたフィン形状の金属板や、半導体装置に要求される熱抵抗や熱容量によって厚い金属板や金属箔等を用いることができ、１００μｍ〜１０ｍｍの範囲で適宜選択が可能である。
図２は、この発明の実施の形態１における制御回路基板を示す上面模式図および断面模式図である。図２（ａ）は上面模式図、図２（ｂ）は断面模式図である。図２において、制御回路基板５は、プリント配線板３、電気部品４を備えている。
図２に示すように、プリント配線板３は、配線パターン（図示せず）が形成されている。電気部品４は、プリント配線板３の配線パターン上に搭載されている。プリント配線板３には、少なくとも１辺に凸状部１３が設けられている。また、プリント配線板３には、一対の端部に突出部１４が形成されている。
図３は、この発明の実施の形態１における金型のゲートと制御回路基板の位置関係示す上面透視図である。図３において、プリント配線板３の凸状部１３は、少なくともモールド樹脂１０を注入する金型の注入口である金型のゲート１６（点線で図示）に対向する位置に設けられている。凸状部１３の形状は、図３に示すような台形に限ることはなく、矩形でもよいが、凸状部１３の先端部の幅は、金型のゲート１６の幅に近いことが好ましい。強度面からは矩形よりも台形形状が好ましいが、金型のゲート１６の配置によっては凸状部１３間の凹部の間隔を確保するために矩形を選択することも可能である。
図３に示すように、プリント配線板３の一部には、樹脂封止時に金型に挟んで位置決めをするための突起部１４が設けられている。突起部１４は、プリント配線板３の位置決めができれば４箇所に限られることはなく、２箇所でもよい。また、突起部１４を設ける場所は、モールド樹脂１０が流入してくる金型のゲート１６や金型のキャビティ１５内の空気が抜けるためのエアベントを阻害しない範囲であればどこに設けてもよいが、図３に示すように、金型のゲート１６の両脇に設けることが好ましい。これにより、モールド樹脂１０が制御回路基板５上に流入する際に、モールド樹脂１０の流動圧力によって、例えば制御回路基板５がリードフレーム２側に変形してしまうことを抑制することができる。
図４は、金型のゲート１６とプリント配線板５の凸状部１３の先端部との位置関係を示した断面模式図（点線で示した金型のゲート１６と制御回路基板５のみの図示）である。図５は、ジェッティング現象を示す模式図である。ジェッティング現象とは、金型のゲート１６でのモールド樹脂１０の流速が速すぎたり、金型のゲート１６から金型のキャビティ１５に流入する方向に樹脂流路が長すぎたりすると成形品の表面に蛇行状の痕跡を生じる現象のことである。
図４に示すように、金型のゲート１６は、制御回路基板５の横に設けられている。金型のゲート１６は、モールド樹脂１０成形時に制御回路基板５の上部にも注入樹脂を流動させるために設けられている。そして、プリント配線板３に凸状部１３を設けたことで、金型のゲート１６から金型のキャビティ１５内へ注入される樹脂が凸状部１３に衝突することで、樹脂の注入速度が抑制され、ジェッティング現象が抑制される。
金型のゲート１６の上面ラインに対してプリント配線板３上面ラインの高さ方向の位置関係は、０ｍｍ以下から−２ｍｍ以上の範囲に設置されていることが望ましい。これは、金型のゲート１６の上面ラインに対してプリント配線板３上面ラインの高さが０ｍｍ以上であると、金型のゲート１６から流入してきたモールド樹脂１０が、プリント配線板３の上面にうまく流れ込まずに、主に制御回路基板５（プリント配線板３）の下面に流れ込んでしまうためである。また、金型のゲート１６の上面ラインに対してプリント配線板３上面ラインの高さが０ｍｍであれば、モールド樹脂１０の溶融粘度は数十Ｐａ・ｓ程度と高粘度であるため、流入してきたモールド樹脂１０はプリント配線板３の凸状部１３の先端部に衝突した後、プリント配線板３の上面にも容易に流動することが可能である。
しかしながら、金型のゲート１６の上面ラインに対してプリント配線板３上面ラインの高さが−２ｍｍ以下となると、金型のゲート１６から流入してきたモールド樹脂１０がプリント配線板３に設けられた凸状部１３に接触せずに、図６のようにモールド樹脂１０が金型のゲート１６から勢いよく飛び出すジェッティング現象が生じやすくなる。これは、大型の半導体装置に本構造を適用し、モールド樹脂１０の注入速度を速くした場合に顕著に現れる。
一方、金型のゲート１６に対してプリント配線板３の凸状部１３の距離（間隔）の関係は、０.５ｍｍ以上から１０ｍｍ以下の範囲に設置されている必要がある。プリント配線板３の凸状部１３を金型のゲート１６に近づけた場合、プリント配線板３の凸状部１３の先端部が金型のゲート１６を塞いでしまうことや、モールド樹脂１０がスムーズに注入できないことが発生するため、凸状部１３の先端部は金型のゲート１６より０．５ｍｍ以上は距離を置いて配置することが望ましい。また、金型のゲート１６と凸状部１３との距離があまり長くなってしまうと、制御回路基板５上へのモールド樹脂１０の流動性が乏しくなるため、１０ｍｍ以上あけないことが望ましい。
なお、金型のゲート１６の位置や形状は、樹脂封止後の半導体装置外観からも判別は可能であり、樹脂封止後にモールド樹脂１０のゲートブレイク工程により、半導体装置表面には、モールド樹脂１０を破断した表面部分が残っている。
次に、本実施の形態１に係る半導体装置の製造方法について説明する。図６は、この発明の実施の形態１における半導体装置の製造方法を示す断面概略図を示す。図６（ａ）に示すように、素子搭載工程において、所定の配線パターンが形成されたリードフレームの第１主面に半導体素子を固着する。そして、必要な箇所がワイヤ６により電気的に接続される。
次に、図６（ｂ）に示すように、電気部品搭載工程において、所定の配線パターンが形成されたプリント配線板３に電気部品４を固着する。プリント配線板３には、少なくとも１辺が図２に示したような凸状部１３が設けられている。
次に、図６（ｃ）に示すように、金型内へ配置する封止前工程において、ヒートシンク９上に高熱伝導絶縁層８を介して、リードフレーム２の第２主面側を配置する。さらに、リードフレーム２に対向させて制御回路基板５を配置する。このとき、プリント配線板３の凸状部１３を形成した辺とモールド樹脂１０が注入される金型のゲート１６の先端部は対向して配置される。また、金型２１は、金型のゲート１６の中心部で分割することができる。金型２１の分割の位置は、特に限定されるものではなく、金型のゲート１６の中心部以外で分割しても良い。
次に、図６（ｄ）に示すように、樹脂封止工程においては、モールド樹脂１０は、金型２１を用いて封入される。これにより、半導体装置１００が形成される。
このような製造フローを経て、本実施の形態１の半導体装置１００は形成される。図６（ｃ）に示したように、金型２１へ配置した状態で、プリント配線板３と金型のゲート１６と位置関係は、金型のゲート１６がプリント配線板３よりも上側に設定されるように、プリント配線板３を金型内へ配置する。
ここで、図６（ａ）、図６（ｂ）に示した素子搭載工程、電気部品搭載工程は、必ずしも必要ではなく、リードフレーム２上に半導体素子２０が搭載された形態、プリント配線板３の電気部品４が搭載された形態で購入品として準備しても良い。
以上のように構成された半導体装置においては、金型のゲート１６付近にプリント配線板３の凸状部１３を設けることにより、モールド樹脂１０のジェッティング現象が抑えられる。これにより、プリント配線板５に搭載されている電気部品４の細部までモールド樹脂１０が行きわたり、均一に樹脂封止されることで電気絶縁信頼性が向上する。これは、大型の半導体装置になるほど、モールド樹脂１０の充填時間の増加を抑えるために注入速度を早くする必要があり、これにより発生しやすくなるジェッティング現象を抑えることが可能となる。また、プリント配線板３に設けた凸状部１３の間隔をあけておくことにより、制御回路基板５の下面にモールド樹脂１０が回りこみやすくなり、制御回路基板５の上下面へのモールド樹脂１０の流動性の不均一性を防止することができ、さらに信頼性の高い半導体装置を得ることができる。
実施の形態２．
本実施の形態２においては、実施の形態１で用いた高熱伝導絶縁層８をセラミックス基板１１に置き換えた点が異なる。このように、セラミックス基板１１を用いてもプリント配線板３には凸状部１３が形成されているので、注入したモールド樹脂１０のジェッティング現象を抑制でき、封止樹脂の不均一形状の発生を防止することが可能となる。また、セラミックス基板１１を用いたことで、熱伝導性や耐熱性が向上するため、高温動作を目的としたＳｉＣ半導体素子の搭載も可能となる。
図７は、この発明の実施の形態２における半導体装置を示す断面図である。図８において、半導体装置２００は、リードフレーム２、制御回路基板５、セラミックス基板１１、ヒートシンク９、封止樹脂であるモールド樹脂１０を備えている。
セラミックス基板１１は、例えば、アルミナや窒化アルミニウム、窒化珪素等のセラミックスに銅やアルミニウムの回路パターンが形成されたものを使用することができる（セラミックスを銅やアルミ等の金属で挟んだ構造）。セラミックス基板１１とヒートシンク９は、例えば、はんだ１７等の接合材で接合されている。ヒートシンク９は、半導体装置に要求される放熱性に応じて使用しないことも可能であり、その場合は、セラミックス基板１１の回路パターンが形成された面とは反対の面が半導体装置２００の表面に露出した構造となる。
以上のように構成された半導体装置においては、高熱伝導絶縁層８の代わりにセラミック基板１１に置き換えた構造とした。このように、セラミックス基板１１を用いた場合でも、プリント配線板３に設けた凸状部により、モールド樹脂１０のジェッティング現象を抑制することができる。これにより、封止樹脂の不均一形状の発生を防止することができ、絶縁信頼性の向上が可能となる。また、セラミックス基板１１を用いることで、熱伝導性や耐熱性が向上するため、例えば、高温動作を目的としたＳｉＣ半導体素子を搭載する場合などに選択することができる。
実施の形態３．
本実施の形態３においては、実施の形態１で用いた高熱伝導絶縁層８や、実施の形態２で用いたセラミック基板１１を一体的に封止せず、リードフレーム２まで形成した非絶縁性構造である点が異なる。このように、リードフレーム２の第２主面に、高熱伝導絶縁層８やセラミック基板１１の絶縁性構造を用いていない場合でも、プリント配線板３には凸状部１３が形成されているので、注入したモールド樹脂１０のジェッティング現象を抑制でき、封止樹脂の不均一形状の発生を防止することが可能となる。また、高熱伝導絶縁層８やセラミック基板１１の絶縁性構造を用いないことで熱応力が発生しないため信頼性を向上させることができる。
図８は、この発明の実施の形態３における半導体装置を示す断面図である。図９において、半導体装置３００は、リードフレーム２、制御回路基板５、封止樹脂であるモールド樹脂１０を備えている。
この半導体装置３００は、作製する半導体装置のサイズや形状によって本実施の形態３の構造を選択することができる。例えば、大型の大容量半導体装置や異型の半導体装置に実施の形態１の構造を適用した場合、半導体装置内の高熱伝導絶縁層８に発生する熱応力が高くなる。しかしながら、本実施の形態３の構造では、高熱伝導絶縁層８を一体的に封止しないことにより、熱応力が発生しないため信頼性を向上させることが可能となる。
また、本構造であれば、半導体装置の使用環境に応じて、露出したリードフレーム２の第２主面に対して任意のサイズや任意の熱伝導性など、必要に応じた絶縁層を接合することが可能であり、さらに、絶縁層を介して任意形状のヒートシンクやフィンを接合することも可能となる。
以上のように構成された半導体装置においては、高熱伝導絶縁層８やセラミック基板１１を一体的に封止せずリードフレーム２まで形成した構造とした。このように、高熱伝導絶縁層８やセラミック基板１１の絶縁性構造を用いていない場合でも、プリント配線板３に設けた凸状部により、モールド樹脂１０のジェッティング現象を抑制することができる。これにより、封止樹脂の不均一形状の発生を防止することができ、絶縁信頼性の向上が可能となる。また、高熱伝導絶縁層８やセラミック基板１１の絶縁性構造を用いないことで、半導体装置の使用環境に応じて、露出したリードフレーム２の第２主面に対して任意のサイズや任意の熱伝導性など、必要に応じた絶縁層を接合することが可能であり、さらに、絶縁層を介して任意形状のヒートシンクやフィンを接合することも可能となる。
実施の形態４．
本実施の形態４においては、実施の形態１、２、３で用いたプリント配線板３をプリント配線板３０に置き換えた点が異なる。このように、プリント配線板３０を用いた場合でも、プリント配線板３０には凸状部１３が形成されているので、注入したモールド樹脂１０のジェッティング現象を抑制でき、封止樹脂の不均一形状の発生を防止することが可能となる。また、プリント配線板３０に端子１８を設けたことで、制御回路基板５の変形も抑制することが可能となり、絶縁信頼性の向上が可能となる。
図９は、この発明の実施の形態４における制御回路基板を示す上面模式図である。
図９において、制御回路基板５は、プリント配線板３０、電気部品４、端子１８を備えている。
プリント配線板３０の一対の辺部には、モールド樹脂１０の外部へ伸び、図示していない外部機器と制御回路基板５とを電気的に接続するための、複数の端子１８が設けられている。端子１８は、プリント配線板３の辺部にはんだ付けされることにより固定されている。これにより、図２で示した樹脂封止時での位置決めに用いる突起部１４が不要になるだけでなく、モールド樹脂１０の外部へ伸びる複数の端子１８を金型で挟みこむことで、よりモールド樹脂成形時の制御回路基板５の変形を抑えることが可能となり、信頼性の高い半導体装置を得ることができる。
以上のように構成された半導体装置においては、プリント配線板３をプリント配線板３０に置き換えた構造とした。このように、端子１８が配置されたプリント配線板３０を用いた場合でも、プリント配線板３０に設けた凸状部１３により、モールド樹脂１０のジェッティング現象を抑制することができる。これにより、封止樹脂の不均一形状の発生を防止することができ、絶縁信頼性の向上が可能となる。また、プリント配線板３０に端子１８を設けたことで、制御回路基板５の変形も抑制することが可能となり、絶縁信頼性の向上が可能となる。
１００，２００，３００ 半導体装置、２ リードフレーム、３，３０ プリント配線板、４ 電気部品、５ 制御回路基板、６ ボンディングワイヤ、７ 高熱伝導基板、８ 高熱伝導絶縁層、９ ヒートシンク、１０ モールド樹脂、１１ セラミックス基板、１２ 接合材、１３ 凸状部、１４ 突起部、１５ 金型のキャビティ、１６ 金型のゲート、１７ はんだ、１８ 端子、２０ 半導体素子、２１ 金型。

Claims (8)

  1. 一方の面に半導体素子が搭載された金属部材と、
    前記金属部材と対向して配置され、電気部品が搭載され、少なくとも１辺に凸状部を有するプリント配線板と、
    前記金属部材と前記プリント配線板とを封止する封止樹脂とを備え、
    前記封止樹脂は、金型を用いて封入され、前記凸状部が対向する前記金型の注入口から注入されたことを特徴とする半導体装置。
  2. 前記凸状部は、前記注入口より下の位置に配置されたことを特徴とする請求項１記載の半導体装置。
  3. 前記凸状部の先端部と対向する前記封止樹脂の外周部との距離が０．５ｍｍ以上２ｍｍ以下であることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記金属部材の他方の面側に、絶縁層を備えたことを特徴とする請求項１ないし請求項３のいずれか１項記載の半導体装置。
  5. 前記金属部材の他方の面側に、絶縁シートを介して金属板を備えたことを特徴とする請求項１ないし請求項３のいずれか１項記載の半導体装置。
  6. 前記金属部材の他方の面側に、セラミックス基板を介して前記金属板を備えたことを特徴とする請求項１ないし請求項３のいずれか１項記載の半導体装置。
  7. 前記プリント配線板の対向する辺部に前記封止樹脂外部へ突出する端子が設けられていることを特徴とする請求項１ないし請求項６の少なくとも１項記載の半導体装置。
  8. 金属部材とプリント配線板とを対向させて封止樹脂の封入に用いる金型に配置する工程と、
    前記封止樹脂は、前記金型を用いて封入され、前記プリント配線板の凸状部が対向する前記金型の注入口から注入し前記封止樹脂で封止する工程とを備えたことを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016072012A1 (ja) * 2014-11-07 2016-05-12 三菱電機株式会社 電力用半導体装置およびその製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01268159A (ja) * 1988-04-20 1989-10-25 Nec Corp 樹脂封止半導体装置及び成型用金型
JPH07176664A (ja) * 1993-10-25 1995-07-14 Toshiba Corp 半導体装置およびその製造方法
JPH10270602A (ja) * 1997-03-27 1998-10-09 Fujitsu Ten Ltd 電子回路装置、該電子回路装置の封止層の形成方法、回路基板、及び前記封止層の形成に使用する金型
JP2002289758A (ja) * 2001-03-23 2002-10-04 Hitachi Chem Co Ltd 半導体装置
JP2005191071A (ja) * 2003-12-24 2005-07-14 Denso Corp 半導体装置
JP2010056355A (ja) * 2008-08-29 2010-03-11 Hitachi Ltd トランスファーモールド型電子制御装置
JP2011151157A (ja) * 2010-01-21 2011-08-04 Mitsubishi Electric Corp パワーモジュール

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01268159A (ja) * 1988-04-20 1989-10-25 Nec Corp 樹脂封止半導体装置及び成型用金型
JPH07176664A (ja) * 1993-10-25 1995-07-14 Toshiba Corp 半導体装置およびその製造方法
JPH10270602A (ja) * 1997-03-27 1998-10-09 Fujitsu Ten Ltd 電子回路装置、該電子回路装置の封止層の形成方法、回路基板、及び前記封止層の形成に使用する金型
JP2002289758A (ja) * 2001-03-23 2002-10-04 Hitachi Chem Co Ltd 半導体装置
JP2005191071A (ja) * 2003-12-24 2005-07-14 Denso Corp 半導体装置
JP2010056355A (ja) * 2008-08-29 2010-03-11 Hitachi Ltd トランスファーモールド型電子制御装置
JP2011151157A (ja) * 2010-01-21 2011-08-04 Mitsubishi Electric Corp パワーモジュール

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016072012A1 (ja) * 2014-11-07 2016-05-12 三菱電機株式会社 電力用半導体装置およびその製造方法
JPWO2016072012A1 (ja) * 2014-11-07 2017-06-22 三菱電機株式会社 電力用半導体装置およびその製造方法
CN107078127A (zh) * 2014-11-07 2017-08-18 三菱电机株式会社 电力用半导体装置及其制造方法
US9947613B2 (en) 2014-11-07 2018-04-17 Mitsubishi Electric Corporation Power semiconductor device and method for manufacturing the same

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