KR100306503B1 - 패키징된집적회로의패널을형성하는방법및장치 - Google Patents

패키징된집적회로의패널을형성하는방법및장치 Download PDF

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Abstract

본원에는 패키징된 집적 회로의 패널을 형성하는 방법 및 장치가 개시되어 있다. 상부에 장착된 집적 회로 어레이를 지니는 기판 패널은 모울딩 챔버를 지니는 모울드내에 배치되어 있다. 상기 모울딩 챔버는 복수개의 모울딩 컴파운드 유동 게이트를 거쳐 유동가능하게 상호접속된 다수의 인접 패키지 요부를 지닌다. 각각의 패키지 요부는 최소한 하나의 관련 집적 회로를 수납하기에 적합하다. 모울딩 컴파운드는 하나의 모울드 게이트를 통해 상기 모울딩 챔버내로 유동됨으로써 최소한 어느 정도의 모울딩 컴파운드가 관련 유동 게이트를 거쳐 복수개의 상이한 패키지 요부를 통과한다. 한 실시예에서, 모울드는 모울딩 챔버내에 다수의 패키지 요부를 한정하는 복수개의 리지를 갖는 모울딩 챔버를 지니는 모울드 몸체를 포함한다. 상기 다수의 패키지 요부는 상기 리지에 의해 형성된 유동 게이트를 통해 유동가능하게 상호 접속된다.

Description

패키징된 집적 회로의 패널을 형성하는 방법 및 장치{Method and Apparatus for Forming a Panel of Packaged Integrated Circuits}
발명의 분야
본 발명은 일반적으로는 집적 회로에 보호 패키징을 적용하는 개선된 방법 및 장치에 관한 것이다. 보다 구체적으로 기술하면, 복수개의 개별 집적 회로 패키지가 단일의 모울딩 챔버내에 봉입되는, 패널을 기재로 하는 봉입 방법이 기술되어 있다.
발명의 배경
반도체를 기재로 한 집적 회로 다이는 당업계에서 잘 알려져 있는 여러 에칭, 도우핑, 및 데포지트 단계의 사용을 통해 실리콘 웨이퍼로 부터 만들어 진다.
궁극적으로는, 집적 회로는, 다양한 핀아웃 ( pinout ) 이나 장착 및 상호접속 스킴을 지니는 " 패키징된 집적 회로 " 를 형성하도록 집적 회로주위에 봉입물을 형성함으로써 패키징될 수 있다. 플라스틱이 종종 봉입물로서 사용되고 있다.
봉입물로서 플라스틱을 사용하는 집적 회로 패키지는 다른 패키징 옵션보다 일반적으로 덜 비싸다.
최근들어, 패키징 효율성을 개선시키려는 노력의 결과로 패키징 공정시 기판패널이 사용되어 왔다. 예를들면, 기판 패널은 흔히 그리드 어레이 및 칩 규모형태의 패키지에서 사용된다. 도 1a 는 기판 패널 (101) 에 장착된 복수개의 집적 회로 (102) 를 포함하는 집적 회로 (100) 의 패널 ( panel ) 의 일부를 예시하는 도면이다 기판 패널 (101) 은 봉입 공정시 집적 회로 (102) 용의 기계적 지지부와 아울러 복수개의 집적 회로 (102) 각각 및 외부 회로 ( 도시되지 않음 ) 사이의 전기 도전 경로를 제공하는 것이 전형적이다.
패널을 기재로 한 집적 회로를 봉입하는 한 전형적인 장치는 도 1b 에 도시된 바와 같은 종래의 모울드 (150) 를 사용하는 것이다. 종래의 모울드는 복수개의 그룹의 집적 회로 ( 102, 103 ) 를 실질적으로 동시에 봉입하는 데 사용될 수 있다. 도시된 바와 같이, 포트 (120) 는 러너 ( runner ; 130, 140 ) 로 예시된 러너를 거쳐 포트 (120) 내에 담긴 모울딩 컴파운드 (116) 를 한쌍의 봉입 영역 ( 122, 124 ) 각각에 공급한다. 러너의 경로 선택을 용이하게 하는 데 필요한 기판 (100) 의 부분들은 사실상 종종 낭비되는 데, 이는 기판 재료가 극히 비싸기 때문에 상당히 우려되는 점이다.
패널을 기재로 한 집적 회로를 봉입하는 다른 한 전형적인 장치는 도 1c 에 도시된 바와 같은 갱 포트 모울드 ( gang pot mold ; 155 ) 를 사용하는 것이다.
이러한 실시예에서, 모울딩 컴파운드 (170) 는, 각각이 기판 (194) 상에 장착된 복수개의 집적 회로 (188) 를 포함하는 균일한 저장부 (182) 뿐만 아니라 각각이 기판 패널 (192) 상에 장착된 복수개의 집적 회로 (190) 를 포함하는 하나 이상의 저장부 (180) 내로 공급된다. 불행하게도, 복수개의 개별 집적 회로의 균일한 모울딩은 단일화 공정에 악 영향을 주는 기판 패널의 상당한 왜곡을 야기시킬 수 있다.이러한 왜곡은 세팅 모울딩 컴파운드에 의해 유발되는 스트레스에 기인하는 데, 그 이유는 집적 회로를 덮는 모울딩 컴파운드 (170) 의 실질적으로 균일한 단면 영역에 의하여 스트레스가 효과적으로 제거되지 않기 때문이다. 아울러, 균일한 모울딩은 복수개의 집적 회로 각각의 위치들을 가리며, 이는 차후의 단일화 공정을 어렵게 하고 시간을 소비하게 한다.
전술한 내용을 고려해 볼 때, 집적 회로의 패널을 봉입하는 보다 효과적인 장치를 제공하는 것이 바람직스러울 것이다.
도 1a 는 기판 패널에 장착된 복수개의 집적 회로를 포함하는 집적 회로의 패널 일부를 예시하는 도면.
도 1b 는 기판상에 장착된 집적 회로의 패널을 형성하는 선행기술의 모울딩 장치를 예시하는 도면.
도 1c 는 복수개의 집적 회로가 함께 봉입되어 있는 기판상에 장착된 집적 회로의 패널을 형성하는 다른 한 모울딩 장치를 예시하는 도면.
도 2 는 본 발명의 한 실시예에 따른 모울드의 저면도.
도 3 은 모울딩을 용이하게 하도록 기판상에 배치되고 도 2 에 예시된 모울드의 라인 A - A 를 따라 취해진 단면도.
도 4a 는 본 발명의 한 실시예에 따라 형성된 패키징된 집적 회로의 패널의 라인 A - A 를 따라 취해진 단면도.
도 4b 는 본 발명의 다른 한 실시예에 따라 형성된 패키징된 집적 회로의 패널의 라인 A - A 를 따라 취해진 단면도.
도 5 는 본 발명의 다른 한 실시예에 따라 복수개의 갱 ( gang ) 포트를 지니는 모울드의 저면도.
도 6 은 본 발명의 한 실시태양에 따라 집적 회로의 패널로부터 복수개의 패키징된 집적 회로를 제조하는 방법의 플로우 챠트.
전술한 목적 및 다른 목적을 이루기 위해 그리고 본 발명의 목적에 따라, 패키징된 집적 회로의 패널을 형성하는 방법 및 장치가 개시된다. 한 실시예에서, 상부에 장착된 집적 회로의 어레이를 지니는 기판 패널은 모울딩 챔버를 지니는 모울드내에 배치된다. 상기 모울딩 챔버는 복수개의 모울딩 컴파운드 유동 게이트를 거쳐 유동가능하게 상호 접속된 다수의 인접 패키지 요부 ( recess )를 지닌다. 각각의 패키지 요부는 최소한 하나의 관련 집적 회로를 수용하기에 적합하다.
모울딩 컴파운드는 모울드 게이트를 거쳐 상기 모울딩 챔버내로 유동됨으로써 최소한 어느 정도의 모울딩 컴파운드가 관련 유동 게이트를 거쳐 복수개의 상이한 패키지 요부를 통과한다. 모울딩이 완료된 후에는, 패키징된 집적 회로는 톱질 또는 절단 작업에 의한 것과 같은 어느 적합한 방법에 의해 단일화될 수 있다.
본 발명의 다른 한 실시태양에서, 패키징된 집적 회로의 패널을 형성하는 모울드가 기술된다. 상기 모울드는 모울딩 챔버내에 다수의 패키지 요부를 한정하는 복수개의 리지( ridge )를 갖는 모울딩 챔버를 지니는 모울드 몸체를 포함한다.
상기 다수의 패키지 요부는 상기 리지에 의해 형성된 유동 게이트를 통해 유동가 능하게 상호접속된다. 상기 모울드는 상기 모울드 챔버내로 모울딩 컴파운드를
유동시키기에 적합한 모울드 게이트 및 모울딩 공정시 모울딩 챔버로 부터 가스가 배출되는 것을 허용하도록 상기 모울딩 챔버에 연결된 가스 배출구를 부가적으로 포함한다.
본 발명의 특징은 이하 첨부된 도면과 함께 현재 바람직한 실시예의 설명을 참고하면 가장 양호하게 이해될 수 있다.
실시예
이하의 설명에서는 다수의 특정 세부 사항들이 본 발명의 전반적인 이해를 돕기 위해 기재되어 있다. 그러나, 당업자라면 본 발명이 이러한 특정 세부 사항의 일부 또는 전부를 갖추고 있지 않더라도 실시될 수 있다는 점을 알 수 있을 것이다. 기타의 경우에서는, 이미 공지된 공정단계들은 본 발명을 불명확하게 하지 않도록 상세히 기재되어 있지 않았다.
먼저 도 2 및 3 을 참조하여, 본 발명의 한 실시예에 따른 모울드를 기술하고자 한다. 도 2 는 기판 패널상에 장착된 다수의 집적 회로를 봉입하는 데 사용된 모울드 (200) 의 일부에 대한 저면도이다. 도 3 은 모울딩 공정시 기판 (400) 상에 배치된 모울드 (200) 의 단면도이다. 상기 기판 (400) 은 비스말이미드 트리아진, PCB, FR4, 또는 FR5 로 이루어진 그룹으로 부터 선택된 재료로 형성될 수 있다. 상기 모울드 (200) 는 갱 포트 ( gang pot ; 270 ) 를 모울딩 공동 ( 空洞 ) 부 (240) 에 유동가능하게 연결시키는 모울드 게이트 (210) 를 지지하는 모울드 몸체 (250) 를 포함한다. 상기 모울딩 공동부 (240) 는 요부의 벽을 형성하는 리지 (220) 의 매트릭스에 의해 형성된 개별 패키지 요부 (230) 의 어레이를 포함한다. 각각의 패키지 요부 ( 230) 는 관련 집적회로 (402) 를 봉입하도록 설계되어 있다. 복수개의 집적 회로 (402) 는 다양한 방법으로 기판에 전기적으로 연결될 수 있다는 점에 유념하여야 한다. 그러한 방법의 두가지는 도 3 에 예시되어 있는 데, 도 3 에는 집적회로 (402) 가 본드 와이어 (405) 를 거쳐 기판 (400) 에 전기적으로 연결되어 있으며 다이 (404) 가 BGA, TAB, 또는 플립 칩으로 달리 언급되는 볼 그리드 어레이 ( ball grid array ; 407 ) 를 거쳐 기판 (400) 에 전기적으로 연결되어 있다.
도 3 에서 가장 잘 알 수 있는 바와 같이, 리지 (220) 는 모울딩 공동부의 전체 깊이를 일반적으로 확장시키지 않는다. 따라서, 비교적 작은 갭이 봉입 공정시 기판 (400) 의 표면 (410) 및 리지 (220) 사이에 형성된다. 이러한 갭은, 각각의 요부내에 담겨진 봉입 재료 및 가스가 모울딩 공정시 통과하는 것을 허용하는 인접 패키지 요부 (230) 사이에 유동 게이트 (450) 를 형성한다. 다른 한 실시예에서, 모울드 공동부 (240) 는 어떠한 리지도 존재하지 않고서도 설계될 수 있다. 이러한 방식으로 멀티 - 다이는 예를 들면 멀티 - 칩 패키지를 형성하도록 봉입될 수 있다.
모울드 (200)에 의해 형성된 패키지의 사이즈, 형상 및 간격은 리지 (220)의 형상 및 간격에 의해 주로 한정된다. 리지 (220) 는 상이한 패키지 형태 및 구조를 수용하도록 가변적 사이즈를 지닐 수 있다. 도시된 실시예에서, 리지 (220) 의 벽 (221) 은 모울딩 공정시 임의의 가스의 배출을 용이하게 하고 리지 벽에 대한 모울딩 컴파운드의 부착을 감소시키는 데 도움을 주도록 표면 (410) 에 대해 테이퍼 ( taper ) 져 있다. 실제 테이퍼 각 (Ø) 은 특정 시스템의 요건에 따라 광범위하게 변화될 수 있다. 예를들면, 대략 15 - 30 도의 테이퍼 각도가 잘 사용된다. 도시된 실시예에서, 리지 (220) 는 유동 게이트 (450) 가 모든 인접 패키지 요부사이에 형성되기 때문에 균일한 높이를 지닌다. 그러나, 변형 실시예에서는, 리지가 인접 패키지 요부사이로의 봉입 재료의 유동을 제어 또는 억제하도록 상이한 높이를 지닐 수 있다.
도 4a 를 참조하면 가장 양호하게 알 수 있는 바와 같이, 모울드 (200) 는 패키징된 집적 회로 (402) 의 봉입 패널을 만들어 낸다. 리지 (220) 의 벽 (221) 은 인접 패키지 (630) 사이에 봉입 재료가 들어가는 그루브 ( groove ; 670 ) 를 형성한다. 각각의 집적 회로를 도포하는 모울딩 컴파운드보다 실질적으로 얇은 틈새 랜딩 ( landing ; 680 ) 은 각각의 유동 게이트 위치에서 인접 패키지 (630) 사이에 형성된다. 그루브 (670) 는 패키징된 집적 회로의 차후 단일화 공정을 위한 정렬 표시를 제공할 수 있다. 그 이외에도, 그루브 (670) 는 스트레스 제거를 제공함으로써 모울딩 컴파운드의 세팅에 의해 야기되는 기판 왜곡을 방지하는 데 도움을 줄 수 있다. 감소된 모울딩 두께의 영역인 틈새 랜딩 (680) 은, 각각의 집적 회로에 도포된 모울딩 컴파운드의 보다 두꺼운 부분보다 더 유연성이 있다. 복수개의 집적 회로 (402) 는 여러 방법으로 기판에 전기적으로 연결될 수 있다는 점에 유념하여야 한다. 그러한 방법의 두가지가 도 4a 에 예시되어 있는 데, 도 4a 에는 집적회로 (402) 는 본드 와이어 (405) 를 거쳐 기판에 전기적으로 연결될 수 있으며 다이 (404) 는 BGA, TAB 또는 플립 칩으로 달리 언급되는 볼 그리드 어레이 (407) 를 거쳐 기판 (400) 에 전기적으로 연결될 수 있다.
도 4b 에 예시된 다른 한 실시예에서는, 모울드 (200) 가 실질적으로 그루브 또는 예를들면 멀티 -칩 패키지를 형성하는 데 적합한 다른 표면 특징을 지니지 않고서도 패키징된 집적 회로 (403) 의 봉입 패널을 만들어 낼 수 있다. 패널 (403) 은 또한 반도체 패키지 제조 기술에 숙련된 자에게 알려져 있는 어느 수단에 의해서도 단일화될 수 있다. 상기에 기술한 바와 같이, 직접회로 (402) 는 본드 와이어 (405) 를 거쳐 기판 (400) 에 전기적으로 연결될 수 있으며 다이 (404) 는 BGA, TAB, 또는 플립 칩으로 달리 언급되는 볼 그리드 어레이 (407) 를 거쳐 기판 (400) 에 전기적으로 연결될 수 있다.
당업자라면 알 수 있겠지만, 배향을 용이하게 하기 위하여 한 패키지를 특정하게 정렬시키는 것이 종종 극히 유용하다. 예를들면, 핀 1 이 용이하게 식별될 수 있도록 패키지의 핀 1 에 인접하여 만입부 ( ident ) 또는 돌출부 ( nub ) 를 설치하는 것이 통상적이다. 그러한 표시는 도 3 에 예시된 바와 같이 단순히 각각의 패키지 요부에 적합한 표시 구조 (500) 를 제공함으로써 전술한 모울드에 용이하게 수용될 수 있다. 표시의 사이즈, 형상 및 위치는 특정 패키지의 요건을 만족시키도록 광범위하게 변화될 수 있다. 도시된 실시예에서, 표시 구조 (500)는 핀 1 의 위치를 식별하는 위치에서 각각의 패키지 요부의 상부 표면내에 형성된 작은 돌출부의 형태를 취한다. 이때, 봉입된 패키지는 도 4a 에서 가장 양호하게 알 수 있는 바와 같이 해당하는 만입부 (620) 를 포함한다. 도시된 실시예에서, 만입부 (620) 는 핀 1 표지 ( marker ) 이다.
다른 한 실시예에서는, 표시 구조 (500) 는 패키징된 집적 회로의 표면에 영구히 암호화되는 부품 번호 식별 기능을 제공하는 식별자를 형성할 수 있다.
(번호와 같은 ) 영구적인 패키지 표시는 패키징된 집적 회로의 고의적이거나 고의적이 아닌 틀린 표시를 추적하여 방지하는 데 유용할 수 있다.
다음으로 도 5 를 참조하면, 다른 한 실시예로서, 패키징된 집적 회로의 패널을 형성하는 데 사용된 모울드 (300) 는, 각각이 다수의 패키지 요부에 유동가능하게 연결된 복수개의 갱 포트 (310) 를 포함할 수 있다. 상기 복수개의 갱 포트 (300) 각각은 도면 부호 ( 312, 322, 332, 344 ) 와 같은 다수의 패키지 요부의 관련 부분내로 모울딩 컴파운드를 유동시키기에 적합하다. 이러한 방식으로, 모울딩 컴파운드를 유동시키기 위한 복수개의 갱 포트 (310) 의 사용은 모울딩 공동부 (340) 내에 포함된 실질적으로 모든 요부를 채우는 데 소요되는 시간을 감소시킬 수 있다.
그 이외에도, 모울드 (300) 를 사용하는 모울딩 공정은 단일의 갱 포트 구조의 사용에 의해 요구되는 갱 포트 작동 압력에 비하여 낮은 갱 포트 작동 압력을 필요로 할 수 있다. 모울딩 공정시, 갱 포트 작동 압력은, 예를들면 모울딩 컴파운드를 제공하는 다수의 유동 게이트 ( 도시되지 않음 )에 의해 만들어지는 축적된 압력 증감을 극복시키기에 충분하여야 한다. 모울드 (300) 의 다수의 갱 포트 각각은, 하나의 갱 포트를 사용하는 구조의 경우보다 적은 수의 요부에 모울딩 컴파운드를 제공하여야 하기 때문에, 모울드 (300) 의 포트들 각각에 대하여 필요한 갱 포트 압력도 따라서 그에 대응하여 상대적으로 감소된다.
본 발명의 한 실시예에 따른 패키징된 집적 회로의 패널을 형성하기 위하여, 도 2 - 4 를 참조하기로 한다. 모울딩 공동부 (240) 에 내재하는 실질적으로 모든 패키지 요부 (230) 를 채우는 데 필요한 모울딩 컴파운드의 소스 ( source ) 가 갱 포트 (270) 에 공급된다. 갱 포트 (270) 내에 담겨지거나 갱 포트 (270) 에 공급되는 모울딩 컴파운드는 이후에 모울드 게이트 (210) 를 거쳐 다수의 패키지 요부 (230) 에 공급된다. 모울딩 컴파운드는, 모울딩 공동부 (240) 내에 포함된 실질적으로 모든 요부를 채우기 위해 유동가능하게 상호 접속하는 유동 게이트 (450) 를 거쳐 모울드 게이트 (210)로 부터 모울딩 요부 (240) 전반에 걸쳐 부채꼴 ( fan ) 모양으로 공급된다. 모울딩 공정에 앞서 모울딩 공동부 (240) 내에 담겨져 있는 어떠한 가스라도 전진하는 모울딩 컴파운드에 의해 적절히 위치한 가스 배출구 (290) 를 거쳐 모울딩 공동부 (240) 로부터 전부 배출된다.
도 3 을 참조하면, 모울딩 컴파운드는, 집적 회로 (402) 가 실질적으로 도포되어질 때까지 관련된 유동 게이트(450) 중 한 유동 게이트를 거쳐 다수의 패키지 요부 (230) 각각 내로 실질적으로 연속적인 방식으로 유동한다. 테이퍼 각 (Ø) 에 의해 제공된 경사진 표면 (221) 은 전진하는 모울딩 컴파운드가 강제로 패키지 요부 (230) 내에 담겨진 어떠한 가스라도 인접하는 유동 게이트 (450) 를 통과하게하는 것을 허용한다. 결국, 가스는 적절히 위치한 가스 배출구 (290) 를 거쳐 외부 영역으로 배출된다. 유동 게이트 (450) 의 폭은 다양한 모울딩 컴파운드 또는 패키지 설계를 수용하도록 변화될 수 있다.
도 6 은 본 발명의 한 실시예에 따라 패키징된 집적 회로의 패널을 형성하는 공정 (800) 을 상세히 보여 주는 플로우 챠트이다. 그러한 실시예에서, 상부에 복수개의 트레이스 ( trace ) 를 갖는 기판 패널이 단계 (810) 에서 제공된다.
그후, 단계 (820) 에서 복수개의 집적 회로가 기판 패널 상에 장착되고 어느 적합한 기술에 의해 관련된 기판 트레이스에 전기적으로 연결된다. 예를들면, 와이어 본딩, 테이프 자동화 본딩 또는 플립 칩형 본딩이 모두 양호하게 사용된다. 집적 회로가 기판상에 장착되어 기판에 전기적으로 연결된 후에, 공정은 상기에 기술된 바와 같이 다수의 패키지 요부를 갖는 모울드내에 조밀화된 패널이 배치되는 단계 (830) 로 진척된다. 모울드 내의 배치 후에, 조밀화된 패널내에 포함된 복수개의 집적 회로중 실질적으로 모든 집적 회로는 단계 (840) 동안 모울드내로의 모울딩 컴파운드의 도입에 의해 봉입된다. 모울딩 컴파운드는 모울딩 공동부내에 포함된 요부 각각을 실질적으로 채움으로써 내부에 포함된 집적 회로 각각을 도포한다.
전술한 실시예에서, 모울딩 컴파운드는 실질적으로 패키지 요부의 내부 공동부의 형상을 취한다. 이러한 방식으로 모울딩된 봉입물의 형상에 내재하는 핀 1 딤플 또는 기타 유용한 만입부 또는 형태와 같은 필요한 어떤 표면 표시가 필요에 따라 형성될 수 있다. 모울딩 컴파운드가 실질적으로 필요한 만큼의 다수의 패키지 요부를 채운 경우, 모울딩 컴파운드의 유동이 중지되고 모울딩 컴파운드는 복수개의 집적 회로로부터 복수개의 패키징된 집적 회로를 형성하도록 세팅하는 것이 허용된다. 이때, 모울드는 단계 (850) 동안 제거될 수 있으며 복수개의 패키징된 집적 회로 각각은 단계 (860) 동안 단일화될 수 있다. 단일화 단계는 절삭 공정을 포함할 수 있음으로써, 톱과 같은 절삭 장치가 봉입된 집적 회로 각각을 분리하는 데 사용될 수 있다. 다른 한 실시예에서, 집적 회로는 절단 공정에 의해 단일화될 수 있음으로써, 집적 회로는 복수개의 리지에 의해 형성된 그루브를 따라 기판 패널 및 관련된 모울딩 컴파운드 층을 절단함으로써 단일화된다.
비록 본 발명의 여러 실시예가 상세히 기술되었지만, 본 발명은 본 발명의 사상이나 범위로 부터 이탈하지 않고서도 기타 특정한 형태로 구체화될 수 있다는 점을 이해하여야 한다. 특히나, 패키지 요부의 형상 및 형태는 원하는 용도에 알맞고 적합하게 할 수 있다. 더구나, 본 발명은 단일 패키지 또는 모울드 구조에 국한되지 않는다. 오히려, 상세히 기재한 패키지 및 모울드 구조는 본 발명에 따른 패키징된 집적 회로의 패널을 형성하는 방법 및 장치 및 그의 이점을 동일물을 형성하는 종래의 방법과 간략하게 비교하는 것을 예시하는 일례로서 사용된다.
또한, 레이저 에칭 기법 또는 패키지 모울딩 컴파운드 기법에서의 개선된 기술과 같은 장래의 개발은 본 발명의 이점에 용이하게 합체될 수 있다. 본 발명은 단일의 다이를 포함하는 패키지의 문맥으로 주로 기술되었다. 그러나, 전술된 기술은 각각의 패키지 요부내에 복수개의 구성요소들을 갖는 멀티-칩 모듈, 하이브리드 패키지 및 기타 등 등을 패키징하는 데 동일하게 적용될 수 있다. 그러므로, 본 발명의 실시예는 제한이 아니라 예시로서 간주되어야 하며, 본 발명은 본 명세서에 기술된 세부 사항에 국한되는 것이 아니라 첨부된 특허 청구범위로 변경될 수 있다.
본 발명은 패키징된 집적 회로의 패널을 형성함에 있어서, 모울드가 모울딩 챔버내에 다수의 패키지 요부를 한정하는 복수개의 리지를 갖는 모울딩 챔버를 지니는 모울드 몸체를 포함함으로써, 러너의 경로 선택을 용이하게 하는 데 필요한 기판의 부분들을 낭비하지 않게 하며 복수개의 개별 패키징된 집적 회로 패널의 단일화 공정에서의 기판 패널의 상당한 왜곡을 야기시키지 않는다.

Claims (22)

  1. (정정) 패키징된 집적 회로의 패널을 형성하는 방법에 있어서,
    복수개의 전기 도전성 상호 접속부를 지니는 기판 패널을 제공하는 단계;
    상기 기판 패널에 다수의 집적 회로를 부착하는 단계;
    복수개의 모울딩 컴파운드 유동 게이트를 통하여 유동가능하게 상호 접속되고, 직접 인접한 패키지 요부들로서, 각 패키지 요부가 집적 회로들 중 관련된 하나를 수용하기에 적합한 패키지 요부들의 2차원 배열을 가진 모울딩 챔버를 구비한 모울드 내에 상기 기판 패넝를 위치시키는 단계; 및
    모울드 게이트를 거쳐 상기 모울딩 챔버 내로 모울딩 컴파운드를 통과시키는 단계로서, 최소한 어느 정도의 모울딩 컴파운드가 관련된 유동 게이트를 거쳐 복수개의 상이한 패키지 요부를 통과하여 관련된 패키지 요부를 실질적으로 채움으로 써 상기 모울딩 챔버 내에 상기 복수개의 집적 회로를 실질적으로 봉입하며, 상기 패키지 요부의 대부분은 최소한 2 개의 직접 인접한 패키지 요부들로부터 모울딩 컴파운드를 직접 수용하는 단계를 포함하는 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  2. (정정) 제 1 항에 있어서, 상기 집적 회로 각각은 복수개의 본드 패드를 지니며, 상기 방법은 각각의 집적 회로의 본드 패드를 전기 도전성 상호 접속부들 중관련된 하나에 전기적으로 접속시키는 단계를 더 포함하는 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  3. (정정) 제 1 항에 있어서, 각각의 패키지 요부는 복수개의 관련된 집적 회로를 수용하기에 적합하며, 상기 패키징된 집적 회로가 멀티 칩 모듈인 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  4. (정정) 제 1 항에 있어서, 상기 모울드는 모울딩 컴파운드가 상기 모울딩 챔버내로 통과하는 동안 가스를 방출하기에 적합한 가스 배출구를 포함하는 것을 특 징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  5. (삭제)
  6. (신설) 제 1 항에 있어서, 상기 패키지 요부는 모울딩 컴파운드가 상기 모 울딩 챔버내로 통과하는 동안 가스의 포획을 실질적으로 방지하는 형태로 형성된 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  7. (신설) 제 1 항에 있어서, 상기 패키지 요부는, 주입에 후속하는 모울딩 컴파운드의 부착을 실질적으로 방지하는 형태로 형성된 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  8. (신설) 제 1 항에 있어서, 상기 모울드는 다수의 인접한 패키지 요부들을 한정하고 유동게이트를 형성하도록 배치된 교차하는 리지(ridge)들의 매트릭스를 더 포함하는 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  9. (신설) 제 8 항에 있어서, 상기 리지들의 매트릭스는 집적회로의 패널의 표면 내에 복수의 홈을 형성하기에 충분한 모울딩 컴파운드를 이동시키는 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  10. (신설) 제 9 항에 있어서, 상기 집적회로의 패널은, 상기 집적회로의 패널을 톱질함으로써 단일화되는 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  11. (신설) 제 1 항에 있어서, 상기 패키지 요부는 상기 복수개의 봉입된 집적회로 각각의 모울딩 컴파운드 내에 식별 표지를 형성하기에 적합한 형태를 갖도록 형성된 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  12. (신설) 제 8 항에 있어서, 상기 모울딩 컴파운드는 플라스틱인 것을 특징으로 하는 패키징된 집적 호로의 패널을 형성하는 방법.
  13. (신설) 제 1 항에 있어서, 상기 집적회로 패키지는 칩 규모 패키지인 것을특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  14. (신설) 제 1 항에 있어서, 상기 기판은 비스말이미드 트리아진, FR4, 및 FR5로 이루어진 군으로부터 선택된 물질로 형성된 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  15. (신설) 제 2 항에 있어서, 상기 방법은 각 집적회로의 본드 패드를, 와이어 본드, TAB, 및 플립 칩을 경유하여 상기 전기 도전성 상호접속부들 중 관련된 하나에 전기적으로 접속시키는 단계를 더 포함하는 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  16. (신설) 패키징된 집적 회로를 형성하는 방법에 있어서,
    제 1 항에 기재된 패키징된 집적회로의 패널을 형성하는 단계; 및
    복수개의 집적회로를 단일화하는 단계를 포함하는 것을 특징으로 하는 패키징된 집적 회로를 형성하는 방법.
  17. (신설) 제 16 항에 있어서, 상기 집적회로는 홈들을 따라서 상기 집적회로의 패널을 톱질함으로써 단일화되며, 상기 홈들은 상기 모울딩 챔버 내의 리지들에 의하여 모울딩 컴파운드가 통과되는 중에 형성되는 것을 특징으로 하는 패키징된 집적 회로를 형성하는 방법.
  18. (신설) 제 16 항에 있어서, 상기 단일화 단계는,
    홈들의 매트릭스와 정렬된 절단부의 매트릭스를 형성하기 위하여 상기 기판의 제 1 면을 통하여 부분적으로 톱질하는 단계로서, 상기 홈들은 상기 모울딩 챔버 내의 리지들에 의하여 모울딩 컴파운드가 통과되는 중에 형성되는 단계; 및
    개개의 집적회로 패키지를 형성하기 위하여 상기 절단부를 따라서 기판을 절단하는 단계를 포함하는 것을 특징으로 하는 패키징된 집적 회로를 형성하는 방법.
  19. (신설) 복수개의 전기 도전성 상호접속부를 구비한 기판 패널에 부착된 패키징된 접적회로의 패널을 형성하는 방법에 있어서,
    복수개의 모울딩 컴파운드 유동 게이트를 거쳐 유동가능하게 상호 접속되고, 직접 인접한 패키지 요부들로서, 각 패키지 요부가 집적 회로들 중 관련된 하나를 수용하기에 적합한 패키지 요부들의 2차원 배열을 가진 모울딩 챔버를 구비한 모울드 내에 상기 기판 패널을 위치시키는 단계; 및
    모울드 게이트를 거쳐 상기 모울딩 챔버 내로 모울딩 컴파운드를 통과시키는 단계로서, 최소한 어느 정도의 모울딩 컴파운드가 관련된 유동 게이트를 거쳐 복수개의 상이한 패키지 요부를 통과하여, 관련된 패키지 요부를 실질적으로 채움으로써 상기 모울딩 챔버내에 상기 복수개의 집적 회로를 실질적으로 봉입하며, 상기 패키지 요부의 대부분은 최소한 2 개의 직접 인접한 패키지 요부들로부터 모울딩 컴파운드를 수용하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. (신설) 제 19 항에 있어서, 상기 요부들은 격자형 틀 모양으로 배열된 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  21. (신설) 제 19 항에 있어서, 상기 패키지 요부는, 모울딩 컴파운드가 상기 모울딩 챔버내로 통과하는 동안 가스의 포획을 실질적으로 방지하는 형태로 형성된 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
  22. (신설) 제 19 항에 있어서, 상기 모울드는 다수의 인접한 패키지 요부들을 한정하고 유동게이트를 형성하도록 배치된 교차하는 리지(ridge)들의 매트릭스를 더 포함하는 것을 특징으로 하는 패키징된 집적 회로의 패널을 형성하는 방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3127889B2 (ja) * 1998-06-25 2001-01-29 日本電気株式会社 半導体パッケージの製造方法およびその成形用金型
TW421833B (en) * 1998-07-10 2001-02-11 Apic Yamada Corp Method of manufacturing semiconductor devices and resin molding machine
JP3494586B2 (ja) * 1999-03-26 2004-02-09 アピックヤマダ株式会社 樹脂封止装置及び樹脂封止方法
US6338813B1 (en) * 1999-10-15 2002-01-15 Advanced Semiconductor Engineering, Inc. Molding method for BGA semiconductor chip package
US6257857B1 (en) * 2000-01-31 2001-07-10 Advanced Semiconductor Engineering, Inc. Molding apparatus for flexible substrate based package
US6523254B1 (en) * 2000-04-19 2003-02-25 Micron Technology, Inc. Method for gate blocking x-outs during a molding process
US6856006B2 (en) * 2002-03-28 2005-02-15 Siliconix Taiwan Ltd Encapsulation method and leadframe for leadless semiconductor packages
US6734571B2 (en) * 2001-01-23 2004-05-11 Micron Technology, Inc. Semiconductor assembly encapsulation mold
TW486793B (en) * 2001-05-29 2002-05-11 Siliconware Precision Industries Co Ltd Packaging method for preventing a low viscosity encapsulant from flashing
JP2003077946A (ja) * 2001-08-31 2003-03-14 Hitachi Ltd 半導体装置の製造方法
SG118103A1 (en) * 2001-12-12 2006-01-27 Micron Technology Inc BOC BGA package for die with I-shaped bond pad layout
US6692987B2 (en) 2001-12-12 2004-02-17 Micron Technology, Inc. BOC BGA package for die with I-shaped bond pad layout
US20030118680A1 (en) * 2001-12-20 2003-06-26 Chief Lin Jig structure for an integrated circuit package
TW533560B (en) * 2002-01-07 2003-05-21 Advanced Semiconductor Eng Semiconductor package mold
US20050110191A1 (en) * 2003-11-25 2005-05-26 Lin Jung K. Package method of phosphoric light emitting diode
US7384817B2 (en) * 2005-05-13 2008-06-10 Sandisk Corporation Method of assembling semiconductor devices with LEDs
US7927923B2 (en) * 2006-09-25 2011-04-19 Micron Technology, Inc. Method and apparatus for directing molding compound flow and resulting semiconductor device packages
US20080305576A1 (en) * 2007-06-07 2008-12-11 Cheemen Yu Method of reducing warpage in semiconductor molded panel
US8242616B1 (en) * 2008-08-29 2012-08-14 Renesas Electronics Corporation Method for manufacturing semiconductor device and molded structure
US8716830B2 (en) * 2011-11-23 2014-05-06 Texas Instruments Incorporated Thermally efficient integrated circuit package
US9530752B2 (en) * 2013-11-11 2016-12-27 Infineon Technologies Ag Method for forming electronic components
US9472481B2 (en) * 2014-02-07 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with stress-reducing structures and methods of forming same
US11515174B2 (en) * 2019-11-12 2022-11-29 Micron Technology, Inc. Semiconductor devices with package-level compartmental shielding and associated systems and methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR870005456A (ko) * 1985-11-08 1987-06-09 미쓰다 가쓰시게 레진 몰드 반도체 및 그 제조장치

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2577584A (en) * 1946-08-12 1951-12-04 Swarovski Glasfabrik Und Tyrol Manufacture of meshlike ornamental articles
DE1164120B (de) * 1961-04-12 1964-02-27 Dow Corning Kontaktlinsen
US3716764A (en) * 1963-12-16 1973-02-13 Texas Instruments Inc Process for encapsulating electronic components in plastic
DE1514453A1 (de) * 1965-04-26 1969-08-14 Siemens Ag Verfahren zum Herstellen von Halbleiterschaltungen
US3413713A (en) * 1965-06-18 1968-12-03 Motorola Inc Plastic encapsulated transistor and method of making same
DE1665921A1 (de) * 1967-04-19 1971-02-11 Siemens Ag Verfahren zum Umhuellen von elektrischen Bauelementen mittels aushaertbarer Kunststoffe
SE389991B (sv) * 1974-09-19 1976-11-29 Ericsson Telefon Ab L M Metod for kapsling av elektriska komponenter samt anordning herfor
US4067951A (en) * 1975-11-19 1978-01-10 Bactomatic Inc. Process for making impedance measuring module
JPS535255A (en) * 1976-07-05 1978-01-18 Hitachi Ltd Mold for molding resin
JPS5619741A (en) * 1979-07-25 1981-02-24 Nichiden Mach Ltd Transfer molding device
JPS597009A (ja) * 1982-07-03 1984-01-14 Toshiba Corp 高密度タブレツトおよびそれを使用した半導体樹脂封止方法
US4504435A (en) * 1982-10-04 1985-03-12 Texas Instruments Incorporated Method for semiconductor device packaging
JPS5981125A (ja) * 1983-08-24 1984-05-10 Hitachi Ltd レジンモ−ルド型
US4569814A (en) * 1984-07-03 1986-02-11 Motorola, Inc. Preforming of preheated plastic pellets for use in transfer molding
JPS61115330A (ja) * 1984-11-10 1986-06-02 Nitto Electric Ind Co Ltd 半導体装置の製造方法
US4689103A (en) * 1985-11-18 1987-08-25 E. I. Du Pont De Nemours And Company Method of manufacturing injection molded printed circuit boards in a common planar array
US4946633A (en) * 1987-04-27 1990-08-07 Hitachi, Ltd. Method of producing semiconductor devices
US5071612A (en) * 1988-12-12 1991-12-10 Kabushiki Kaisha Toshiba Method for sealingly molding semiconductor electronic components
JPH02205042A (ja) * 1989-02-02 1990-08-14 Nec Kyushu Ltd 半導体装置用樹脂封止金型
US4979289A (en) * 1989-02-10 1990-12-25 Honeywell Inc. Method of die bonding semiconductor chip by using removable non-wettable by solder frame
JPH02276257A (ja) * 1989-04-17 1990-11-13 Nec Kyushu Ltd 半導体用樹脂封止トランスファー金型
JP2578209B2 (ja) * 1989-07-04 1997-02-05 株式会社東芝 樹脂封止タイプ半導体デバイス用樹脂封止装置
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5175007A (en) * 1991-05-28 1992-12-29 Motorola, Inc. Mold assembly with separate encapsulating cavities
US5542171A (en) * 1991-10-04 1996-08-06 Motorola, Inc. Method of selectively releasing plastic molding material from a surface
DE4209184C1 (ko) * 1992-03-21 1993-05-19 Orga Kartensysteme Gmbh, 6072 Dreieich, De
US5474958A (en) * 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
TW222346B (en) * 1993-05-17 1994-04-11 American Telephone & Telegraph Method for packaging an electronic device substrate in a plastic encapsulant
US5679978A (en) * 1993-12-06 1997-10-21 Fujitsu Limited Semiconductor device having resin gate hole through substrate for resin encapsulation
JP3383701B2 (ja) * 1994-03-07 2003-03-04 松下電器産業株式会社 樹脂封入成形用金型
KR100437437B1 (ko) * 1994-03-18 2004-06-25 히다치 가세고교 가부시끼가이샤 반도체 패키지의 제조법 및 반도체 패키지
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
US5624691A (en) * 1994-06-21 1997-04-29 Texas Instruments Incorporated Transfer mold design
JP2701766B2 (ja) * 1995-01-27 1998-01-21 日本電気株式会社 半導体装置用リ−ドフレ−ム及びこれを用いるモ−ルド装置
US5682673A (en) * 1995-04-17 1997-11-04 Ipac, Inc. Method for forming encapsulated IC packages
US5744084A (en) * 1995-07-24 1998-04-28 Lsi Logic Corporation Method of improving molding of an overmolded package body on a substrate
US5674785A (en) * 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
US6271584B1 (en) * 1996-02-28 2001-08-07 Siemens Aktiengesellschaft Arrangement of electronic components on a bearer strip
US5796586A (en) * 1996-08-26 1998-08-18 National Semiconductor, Inc. Substrate board having an anti-adhesive solder mask

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR870005456A (ko) * 1985-11-08 1987-06-09 미쓰다 가쓰시게 레진 몰드 반도체 및 그 제조장치

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