KR102065008B1 - 적층형 반도체 패키지 - Google Patents

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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45166—Titanium (Ti) as principal constituent
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    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45169—Platinum (Pt) as principal constituent
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    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45171—Chromium (Cr) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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Abstract

하부 패키지 기판과, 상기 하부 패키지 기판의 상면 상에 실장된 하부 반도체 칩과, 상기 하부 반도체 칩 주변의 상기 하부 패키지 기판의 상면 상에 형성된 하부 솔더 볼들과, 상기 하부 패키지 기판의 상면 상에 형성되고, 상기 하부 솔더 볼들을 노출시키는 비아 홀들을 갖는 하부 봉지재를 포함하는 하부 반도체 패키지, 상기 하부 봉지재 상에 배치되고 그 하면 상에 상부 솔더 볼들을 갖는 상부 반도체 패키지, 상기 비아 홀들 및 상기 하부 봉지재 상에 형성되고 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결하는 접속 패드들, 및 상기 하부 패키지 기판 상의 전면에 형성되고 상기 접속 패드들과 분리된 금속층 패턴을 포함하는 적층형 반도체 패키지가 제공된다.

Description

적층형 반도체 패키지{Stack type semiconductor package}
본 발명은 적층형 반도체 패키지와 그 제조 방법, 및 상기 적층형 반도체 패키지를 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템에 관한 것이다.
반도체 소자의 집적도 향상 및 전자 회로 시스템의 소형화를 위하여 패키지 적층 구조가 제안되었다.
본 발명이 해결하고자 하는 과제는 미세 볼 피치(fine ball pitch)를 구현할 수 있는 적층형 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 우수한 신뢰성을 갖는 적층형 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지는, 하부 패키지 기판과, 상기 하부 패키지 기판의 상면 상에 실장된 하부 반도체 칩과, 상기 하부 반도체 칩 주변의 상기 하부 패키지 기판의 상면 상에 형성된 하부 솔더 볼들과, 상기 하부 패키지 기판의 상면 상에 형성되고, 상기 하부 솔더 볼들을 노출시키는 비아 홀들을 갖는 하부 봉지재(encapsulant)를 포함하는 하부 반도체 패키지, 상기 하부 봉지재 상에 배치되고 그 하면 상에 상부 솔더 볼들을 갖는 상부 반도체 패키지, 상기 비아 홀들 및 상기 하부 봉지재 상에 형성되고, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결하는 접속 패드들(interconnection pads), 및 상기 하부 패키지 기판 상의 전면에 형성되고, 상기 접속 패드들과 분리된 금속층 패턴을 포함할 수 있다.
상기 금속층 패턴 및 상기 접속 패드들은 동일한 층으로 형성될 수 있다.
상기 접속 패드들은 상기 비아 홀들을 통해 상기 하부 솔더 볼들과 전기적으로 연결되고, 상기 하부 봉지재 상에서 상기 상부 솔더 볼들과 전기적으로 연결될 수 있다.
상기 접속 패드들은 상기 비아 홀들의 양 측벽, 상기 하부 솔더 볼들의 노출된 표면 및 상기 하부 봉지재 상에 컨포멀하게 형성될 수 있다.
상기 접속 패드들은 상기 비아 홀들을 매립하여 형성될 수 있다.
상기 접속 패드들 각각은, 평면 상에서 보았을 때, 상기 하부 솔더 볼 및 상부 솔더 볼을 포함하는 면적으로 형성될 수 있다.
상기 접속 패드들과 동일한 층으로 형성되고, 상기 상부 솔더 볼들과 상기 접속 패드들을 전기적으로 연결하는 재배선 패턴들을 더 포함할 수 있다.
상기 재배선 패턴들은 상기 하부 반도체 칩의 상면 상에 형성될 수 있다.
상기 상부 솔더 볼들은 상기 하부 반도체 칩의 상부에 위치하도록 형성될 수 있다.
본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지는, 그 상면에 하부 랜드(land)들을 갖는 하부 패키지 기판과, 상기 하부 패키지 기판의 상면 상에 실장된 하부 반도체 칩과, 상기 하부 패키지 기판의 상면 상에 형성되고, 상기 하부 랜드들을 노출시키는 비아 홀들을 갖는 하부 봉지재를 포함하는 하부 반도체 패키지, 상기 하부 봉지재 상에 배치되고 그 하면 상에 상부 솔더 볼들을 갖는 상부 반도체 패키지, 상기 비아 홀들 및 상기 하부 봉지재 상에 형성되고, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결하는 접속 패드들, 및 상기 하부 패키지 기판 상의 전면에 형성되고, 상기 접속 패드들과 분리된 금속층 패턴을 포함할 수 있다.
상기 접속 패드들은 상기 비아 홀들을 통해 상기 하부 랜드들과 전기적으로 연결되고, 상기 하부 봉지재 상에서 상기 상부 솔더 볼들과 전기적으로 연결될 수 있다.
상기 접속 패드들 각각은, 평면 상에서 보았을 때, 상기 하부 랜드의 노출된 영역 및 상기 상부 솔더 볼을 포함하는 면적으로 형성될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의하면, 하부 패키지 기판 상에 형성된 하부 봉지재의 상면에 하부 반도체 패키지와 상부 반도체 패키지를 전기적으로 연결하기 위한 접속 패드들이 형성된다.
상기 접속 패드들 각각은 상기 하부 봉지재 내에 형성된 비아 홀을 통해 상기 하부 패키지 기판의 하부 솔더 볼과 전기적으로 연결되고, 상기 하부 봉지재 상에서 상기 상부 패키지 기판의 상부 솔더 볼과 전기적으로 연결된다. 상기 접속 패드가 상기 상부 반도체 패키지와 하부 반도체 패키지 간의 전기적 통로로 제공됨으로써, 미세 볼 피치를 갖는 적층형 반도체 패키지를 구현할 수 있다.
상기 하부 패키지 기판 상의 전면에 상기 접속 패드들과 분리되어 형성된 금속층 패턴이 하부 반도체 칩에서 발생하는 열을 방출시키는 방열판(heat sink)의 역할을 함으로써, 우수한 방열 특성을 갖는 적층형 반도체 패키지를 구현할 수 있다. 또한, 상기 금속층 패턴은 전자파 장애(electro-magnetic interference; EMI) 차단막의 역할을 함으로써, 적층형 반도체 패키지의 신뢰성 및 내구성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 하부 패키지 기판을 도시한 평면도이다.
도 3은 도 2의 A 부분의 확대도이다.
도 4는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 5는 도 4의 하부 패키지 기판을 도시한 평면도이다.
도 6은 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 7은 도 6의 하부 패키지 기판의 일부분을 도시한 평면도이다.
도 8은 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 9는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 10은 도 9의 하부 패키지 기판의 일부분을 도시한 평면도이다.
도 11은 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 12는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 13은 도 12의 하부 패키지 기판의 일부분을 도시한 평면도이다.
도 14는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 15a 내지 도 19b는 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 20a 및 도 20b는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 22는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 23a 내지 도 23c는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 24a 및 도 24b는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 25는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 26은 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 27은 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 갖는 반도체 모듈을 개략적으로 도시한 도면이다.
도 28은 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 29는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 갖는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
공간적으로 상대적인 용어인 상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성 요소에 있어 상대적인 위치를 기술하기 위하여 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다. 도 2는 도 1의 하부 패키지 기판을 도시한 평면도이다. 도 3은 도 2의 "A" 부분의 확대도이다.
도 1, 도 2 및 도 3을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(500a)는 하부 반도체 패키지(100a) 및 상부 반도체 패키지(200a)를 포함할 수 있다.
상기 적층형 반도체 패키지(500a)는 상기 하부 반도체 패키지(100a) 상에 상부 반도체 패키지(200a)가 적층된 패키지 온 패키지(package on package; POP) 구조를 가질 수 있다. 상기 하부 반도체 패키지(100a) 및 상부 반도체 패키지(200a)는 개별적으로 조립(packaging) 및 전기적 검사(electrical test)가 완료된 패키지들일 수 있다.
상기 하부 반도체 패키지(100a)는 하부 패키지 기판(105) 및 상기 하부 패키지 기판(105) 상에 실장된 하부 반도체 칩(110)을 포함할 수 있다.
상기 하부 패키지 기판(105)은 복수개의 하부 배선들이 형성되어 있는 기판으로, 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid-flexible printed circuit board)을 포함할 수 있다. 상기 하부 패키지 기판(105)은 하부 코아층(102) 및 하부 솔더 레지스트층들(104a, 104b)을 포함할 수 있다. 상기 하부 패키지 기판(105)을 구성하는 하부 코아층(102) 내에 상기 복수개의 하부 배선들이 형성될 수 있다. 상기 복수개의 하부 배선들에 접지 전압 및 전원 전압이 인가될 수 있다.
상기 하부 패키지 기판(105)의 상면(105a)에 제1 하부 솔더 레지스트층(104a)에 의해 서로 절연되는 제1 하부 랜드들(106)이 형성될 수 있다. 상기 하부 패키지 기판(105)의 하면(105b)에 제2 하부 솔더 레지스트층(104b)에 의해 서로 절연되는 제2 하부 랜드들(108)이 형성될 수 있다. 상기 제1 하부 랜드들(106)은 상기 하부 배선들을 통해 상기 제2 하부 랜드들(108)과 전기적으로 연결될 수 있다. 상기 제1 및 제2 하부 랜드들(106, 108)은 구리(Cu), 니켈(Ni), 금(Au), 또는 솔더 물질을 포함할 수 있다.
상기 제2 하부 랜드들(108) 상에 상기 적층형 반도체 패키지(500)를 반도체 모듈 보드(board) 또는 시스템 보드에 전기적으로 연결하기 위한 외부 연결 부재들(114)이 형성될 수 있다. 상기 외부 연결 부재들(114)은 솔더 볼(solder ball), 솔더 범프(solder bump), 솔더 페이스트(solder paste) 등과 같은 솔더 물질로 형성되거나, 구형(sphericity), 메사(mesa) 또는 핀(pin) 모양의 금속으로 형성될 수 있다. 상기 외부 연결 부재들(114)은 볼 그리드 어레이(ball grid array; BGA) 패키지를 구현하기 위한 그리드 타입으로 배열될 수 있다.
상기 하부 반도체 칩(110)은 마이크로 프로세서(microprocessor), 마이크로 컨트롤러(microcontroller) 또는 어플리케이션 프로세서(application processor; AP)와 같은 로직 소자를 포함할 수 있다. 상기 하부 반도체 칩(110)은 하나의 반도체 칩 내부에 여러 다른 종류의 반도체 소자들이 포함된 시스템 온 칩(system on chip; SOC)일 수 있다.
상기 하부 반도체 칩(110)은 플립 칩(flip chip) 방식으로 상기 하부 패키지 기판(105)에 연결될 수 있다. 예를 들어, 상기 하부 반도체 칩(110)은 칩 패드들이 형성되는 활성면(110a)이 상기 하부 패키지 기판(105)의 상면(105a)과 대향하도록 배치된 후, 상기 칩 패드들에 부착된 도전성 칩 범프들(112)을 이용하여 상기 하부 패키지 기판(105) 상에 직접 연결되는 플립 칩 패키지(flip chip package; FCP)일 수 있다. 상기 하부 반도체 칩(110)의 활성면(110a)에 형성된 칩 패드들은 상기 칩 범프들(112) 및 상기 하부 배선들을 통해 상기 제1 하부 랜드들(106)과 전기적으로 연결될 수 있다. 상기 칩 범프(112)는 솔더 물질 또는 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 니켈(Ni) 등의 금속을 포함할 수 있다. 상기 칩 범프(112)가 솔더 범프인 경우에는 솔더 리플로우 공정 후 표면 장력 효과에 의하여 볼 모양이 유지되는 반면, 상기 칩 범프(112)가 금속 범프인 경우에는 메사(mesa) 모양으로 형성될 수 있다.
상기 하부 반도체 패키지(100a)는 상기 하부 패키지 기판(105)의 제1 하부 랜드들(106) 상에 형성된 하부 솔더 볼들(115) 및 상기 하부 패키지 기판(105) 상의 전면에 형성되고 상기 하부 솔더 볼들(115)을 노출시키는 비아 홀들(118)을 갖는 하부 봉지재(116)를 포함할 수 있다.
상기 하부 솔더 볼들(115)은 상기 제1 하부 랜드들(106)과 동일한 배열로 형성될 수 있다. 상기 하부 솔더 볼들(115)은 상기 비아 홀들(118)의 상부 표면보다 낮은 높이로 형성될 수 있다.
상기 하부 봉지재(116)는 상기 하부 반도체 칩(110)과 상기 하부 패키지 기판(105) 간의 전기적 접속을 보호하기 위한 것으로, 상기 하부 반도체 칩(110)과 상기 칩 범프들(112)을 감싸도록 형성될 수 있다. 또한, 상기 하부 봉지재(116)는 상기 하부 패키지 기판(105)의 상면(105a)에 작용하는 스트레스를 완화시킬 수 있다. 상기 하부 반도체 칩(110)의 활성면(110a)에 반대되는 상면(110b)은 상기 하부 봉지재(116)로 덮이지 않을 수 있다. 상기 하부 봉지재(116)는 상기 하부 반도체 칩(110)의 상면(110b)을 노출시킴으로써, 상기 적층형 반도체 패키지(500a)의 전체 높이를 낮출 수 있다. 상기 하부 봉지재(116)는 에폭시 수지 또는 에폭시 몰드 컴파운드(epoxy mold compound; EMC)를 포함할 수 있다. 필요에 따라, 상기 하부 봉지재(116)는 상기 하부 패키지 기판(105)의 하면(105b) 상에 형성되어 상기 제2 하부 솔더 레지스트층(104b)을 보호하고 상기 외부 연결 부재들(114)을 안정적으로 지지할 수 있다.
상기 상부 반도체 패키지(200a)는 상기 하부 반도체 패키지(100a) 상에 수직으로 적층되며, 상부 패키지 기판(205) 및 상기 상부 패키지 기판(205) 상에 실장된 적어도 하나의 상부 반도체 칩(210, 212)을 포함할 수 있다. 상기 상부 반도체 패키지(200a)는 복수개의 반도체 칩들이 수직으로 적층된 멀티칩 패키지(multi-chip package; MCP)일 수 있다. 또한, 상기 상부 반도체 패키지(200a)는 수평으로 배치되는 복수개의 반도체 칩들 위에 복수개의 반도체 칩들이 수직으로 적층되는 구조를 가질 수도 있다.
상기 상부 패키지 기판(205)은 복수개의 상부 배선들이 형성되어 있는 기판으로, 경성 인쇄 회로 기판, 연성 인쇄 회로 기판, 또는 경-연성 인쇄 회로 기판을 포함할 수 있다. 상기 상부 패키지 기판(205)은 상부 코아층(202) 및 상부 솔더 레지스트층들(204a, 204b)을 포함할 수 있다. 상기 상부 패키지 기판(205)을 구성하는 상부 코아층(202) 내에 상기 복수개의 상부 배선들이 형성될 수 있다. 상기 복수개의 상부 배선들에 접지 전압 및 전원 전압이 인가될 수 있다.
상기 상부 패키지 기판(205)의 상면(205a)에 제1 상부 솔더 레지스트층(204a)에 의해 서로 절연되는 제1 상부 랜드들(206)이 형성될 수 있다. 상기 상부 패키지 기판(205)의 하면(205b)에 제2 상부 솔더 레지스트층(204b)에 의해 서로 절연되는 제2 상부 랜드들(208)이 형성될 수 있다. 상기 제1 상부 랜드들(206)은 상기 상부 배선들을 통해 상기 제2 상부 랜드들(208a)과 전기적으로 연결될 수 있다. 상기 제1 및 제2 상부 랜드들(206, 208)은 구리, 니켈, 금 등의 금속, 또는 솔더 물질을 포함할 수 있다. 도 1에서는 편의상 상기 제1 상부 랜드(106)를 하나만 도시하였다.
상기 상부 반도체 칩들(210, 212)은 메모리 소자들을 포함할 수 있다. 상기 상부 반도체 칩들(210, 212)은 와이어 본딩 방식 또는 플립 칩 방식으로 상기 상부 패키지 기판(205)에 연결될 수 있다. 예를 들어, 상기 상부 반도체 칩들(210, 212)의 활성면들에 형성된 칩 패드들은 와이어들(214)을 통해 상기 상부 패키지 기판(205)의 제1 상부 랜드(206)와 전기적으로 연결될 수 있다. 도 1에서는 상기 상부 반도체 칩들(210, 212)이 와이어 본딩 방식으로 상기 상부 패키지 기판(205)에 연결된 것으로 도시되었으나, 상기 상부 반도체 칩들(210, 212)은 플립 칩 방식으로 상기 상부 패키지 기판(205)에 직접 연결될 수도 있다.
상기 상부 반도체 패키지(200a)는 상기 상부 패키지 기판(205) 상의 전면에 형성되고 상기 상부 반도체 칩들(210, 212)의 활성면들 및 상기 와이어들(214)을 보호하는 상부 봉지재(216)를 더 포함할 수 있다. 상기 상부 봉지재(214)는 에폭시 수지 또는 EMC를 포함할 수 있다.
본 발명에 의한 적층형 반도체 패키지(500a)의 하부 반도체 패키지(100a)는 상기 비아 홀들(118) 및 상기 하부 봉지재(116) 상에 형성된 접속 패드들(120a)을 포함할 수 있다.
상기 접속 패드들(120a)은 상기 비아 홀들(118)의 양 측벽, 상기 하부 솔더 볼들(115)의 노출된 표면 및 상기 하부 봉지재(116) 상에 컨포멀하게 형성될 수 있다. 상기 접속 패드들(120a) 각각은, 도 3에 도시된 바와 같이 평면 상에서 보았을 때, 상기 하부 솔더 볼(115) 및 상부 솔더 볼(220)을 포함하는 면적으로 형성될 수 있다. 상기 접속 패드들(120a) 각각은 상기 비아 홀(115)을 통해 상기 하부 패키지 기판(105)의 하부 솔더 볼(115)과 직접 접촉되고, 상기 하부 봉지재(116) 상에서 상기 상부 패키지 기판(205)의 상부 솔더 볼(220)과 직접 접촉됨으로써, 상기 하부 반도체 패키지(100a)와 상부 반도체 패키지(200a) 간의 전기적 통로로 제공된다. 상기 상부 솔더 볼들(220)은 상기 접속 패드들(120a)과 접합시키기 위한 솔더 조인트 공정 동안의 솔더 리플로우(reflow)를 고려하여, 상기 하부 솔더 볼들(115)과 횡방향으로 소정 거리 이격되도록 배치되는 것이 바람직하다.
미세 볼 피치를 구현하기 위하여 상기 하부 솔더 볼들(115)의 사이즈를 축소시키더라도, 상기 상부 솔더 볼들(220)이 상기 접속 패드들(120a)과 직접 접촉되기 때문에 상기 접속 패드들(120a)을 통해 상기 상부 솔더 볼들(220)과 하부 솔더 볼들(115)을 전기적으로 연결하는데 아무런 문제가 발생하지 않는다. 따라서, 0.2mm 이하의 미세 볼 피치를 갖는 적층형 반도체 패키지를 구현할 수 있다.
본 발명에 의한 적층형 반도체 패키지(500a)의 하부 반도체 패키지(100a)는 상기 하부 패키지 기판(105) 상의 전면에 형성된 금속층 패턴(120b)을 포함할 수 있다.
상기 금속층 패턴(120b)은 상기 접속 패드들(120a)과 동일한 층으로 형성되며, 도 3에 도시된 바와 같이 상기 접속 패드들(120a)과 분리된다. 상기 접속 패드들(120a) 및 금속층 패턴(120b)은 상기 하부 패키지 기판(105) 상의 전면에 증착된 금속층으로 형성될 수 있다. 상기 금속층은 구리, 니켈, 알루미늄, 금, 은 또는 이들의 합금 등을 포함할 수 있다.
상기 금속층 패턴(120b)은 상기 하부 반도체 칩(110)의 구동 중에 발생하는 많은 양의 열을 외부로 효과적으로 방출시키는 방열판의 역할을 하기 때문에, 상기 적층형 반도체 패키지(500a)의 방열 효율을 증대시키고 과열에 의한 동작 오류를 방지할 수 있다. 또한, 상기 금속층 패턴(120b)은 EMI 차단막의 기능을 수행하므로, 상기 적층형 반도체 패키지(500a)의 신뢰성과 내구성을 향상시킬 수 있다.
이하, 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지들에 대해, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 4는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다. 도 5는 도 4의 하부 패키지 기판을 도시한 평면도이다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시예에 의한 적층형 반도체 패키지(500b)는 접속 패드들(120a)이 비아 홀들(118)을 매립하여 형성되는 것을 제외하고는 도 1에 도시된 적층형 반도체 패키지(500a)와 구조 및 효과 면에서 동일하다.
상기 접속 패드들(120a) 각각은, 도 5에 도시된 바와 같이 평면 상에서 보았을 때, 상기 하부 솔더 볼(115) 및 상부 솔더 볼(220)을 포함하는 면적으로 형성될 수 있다.
도 6은 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다. 도 7은 도 6의 하부 패키지 기판의 일부분을 도시한 평면도이다.
도 6 및 도 7을 참조하면, 본 발명의 다른 실시예에 의한 적층형 반도체 패키지(500c)는 하부 패키지 기판(105)과, 상기 하부 패키지 기판(105)의 상면(105a) 상에 실장된 하부 반도체 칩(110)과, 상기 하부 반도체 칩(110) 주변의 상기 하부 패키지 기판(105)의 상면(105a) 상에 형성된 하부 솔더 볼들(115)과, 상기 하부 패키지 기판(105)의 상면(105a) 상에 형성되고 상기 하부 솔더 볼들(115)을 노출시키는 비아 홀들(118)을 갖는 하부 봉지재(116)를 포함하는 하부 반도체 패키지(100c), 및 상기 하부 봉지재(116) 상에 배치되고 그 하면(205b) 상에 상부 솔더 볼들(220)을 갖는 상부 반도체 패키지(200c)를 포함할 수 있다.
상기 적층형 반도체 패키지(500c)는 상기 비아 홀들(118) 및 상기 하부 봉지재(116) 상에 형성되고 상기 하부 반도체 패키지(100c)와 상부 반도체 패키지(200c)를 전기적으로 연결하는 접속 패드들(120a) 및 상기 하부 패키지 기판(105) 상의 전면에 형성되고 상기 접속 패드들(120a)과 분리된 금속층 패턴(120b)을 포함할 수 있다.
상기 적층형 반도체 패키지(500c)는 상기 접속 패드들(120a)과 동일한 층으로 형성되고 상기 상부 솔더 볼들(220)들과 상기 접속 패드들(120a)을 전기적으로 연결하는 재배선 패턴들(120c)을 포함할 수 있다.
상기 재배선 패턴들(120c) 각각은 도 7에 도시된 바와 같이, 상기 접속 패드(120a)와 연결되며, 상기 접속 패드(120a)를 재배선 패턴(120c)을 따라 전기적으로 연장시키는 역할을 한다.
상기 재배선 패턴들(120c)은 상기 하부 반도체 칩(110)의 상면(110b) 상에 형성될 수 있다. 이 경우, 상기 상부 솔더 볼들(220)이 상기 하부 반도체 칩(110)의 상부에 위치하도록 형성할 수 있으며, 상기 상부 패키지 기판(205)의 하면(205b) 상에서 상기 상부 솔더 볼들(220)을 넓게 배치할 수 있다. 따라서, 상기 상부 솔더 볼들의 설계 자유도를 증가시킬 수 있다.
도 8은 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 8을 참조하면, 본 발명의 다른 실시예에 의한 적층형 반도체 패키지(500d)는 접속 패드들(120a)이 비아 홀들(118)을 매립하여 형성되는 것을 제외하고는 도 6에 도시된 적층형 반도체 패키지(500c)와 구조 및 효과 면에서 동일하다.
도 9는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다. 도 10은 도 9의 하부 패키지 기판의 일부분을 도시한 평면도이다.
도 9 및 도 10을 참조하면, 본 발명의 다른 실시예에 의한 적층형 반도체 패키지(500e)는 그 상면(105a)에 제1 하부 랜드들(106)을 갖는 하부 패키지 기판(105), 상기 하부 패키지 기판(105)의 상면(105a) 상에 실장된 하부 반도체 칩(110)과, 상기 하부 패키지 기판(105)의 상면(105a) 상에 형성되고 상기 제1 하부 랜드들(106)을 노출시키는 비아 홀들(118)을 갖는 하부 봉지재(116)를 포함하는 하부 반도체 패키지(100e), 및 상기 하부 봉지재(116) 상에 배치되고 그 하면(205b) 상에 상부 솔더 볼들(220)을 갖는 상부 반도체 패키지(200e)를 포함할 수 있다.
상기 적층형 반도체 패키지(500e)는 상기 비아 홀들(118) 및 상기 하부 봉지재(116) 상에 형성되고 상기 하부 반도체 패키지(100e)와 상기 상부 반도체 패키지(200e)를 전기적으로 연결하는 접속 패드들(120a), 및 상기 하부 패키지 기판(105) 상의 전면에 형성된 금속층 패턴(120b)을 포함할 수 있다.
상기 접속 패드들(120a)은 상기 비아 홀들(118)의 양 측벽, 상기 제1 하부 랜드들(106)의 노출된 표면 및 상기 하부 봉지재(116) 상에 컨포멀하게 형성될 수 있다. 상기 접속 패드들(120a) 각각은, 도 10에 도시된 바와 같이 평면 상에서 보았을 때, 상기 제1 하부 랜드(106)의 노출된 영역 및 상기 상부 솔더 볼(220)을 포함하는 면적으로 형성될 수 있다.
상기 접속 패드들(120a) 각각은 상기 비아 홀(115)을 통해 상기 하부 패키지 기판(105)의 제1 하부 랜드(106)와 직접 접촉되고, 상기 하부 봉지재(116) 상에서 상기 상부 패키지 기판(205)의 상부 솔더 볼(220)과 직접 접촉됨으로써, 상기 하부 반도체 패키지(100e)와 상부 반도체 패키지(200e) 간의 전기적 통로로 제공된다.
상기 금속층 패턴(120b)은 상기 접속 패드들(120a)과 동일한 층으로 형성되고, 도 10에 도시된 바와 같이 상기 접속 패드들(120a)과 분리된다. 상기 금속층 패턴(120b)은 방열판 및 EMI 차단막의 역할을 한다.
도 11은 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 11을 참조하면, 본 발명의 다른 실시예에 의한 적층형 반도체 패키지(500f)는 접속 패드들(120a)이 비아 홀들(118)을 매립하여 형성되는 것을 제외하고는 도 9에 도시된 적층형 반도체 패키지(500e)와 구조 및 효과 면에서 동일하다.
도 12는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다. 도 13은 도 12의 하부 패키지 기판의 일부분을 도시한 평면도이다.
도 12 및 도 13을 참조하면, 본 발명의 다른 실시예에 의한 적층형 반도체 패키지(500g)는 그 상면(105a)에 제1 하부 랜드들(106)을 갖는 하부 패키지 기판(105), 상기 하부 패키지 기판(105)의 상면(105a) 상에 실장된 하부 반도체 칩(110)과, 상기 하부 패키지 기판(105)의 상면(105a) 상에 형성되고 상기 제1 하부 랜드들(106)을 노출시키는 비아 홀들(118)을 갖는 하부 봉지재(116)를 포함하는 하부 반도체 패키지(100g), 및 상기 하부 봉지재(116) 상에 배치되고 그 하면(205b) 상에 상부 솔더 볼들(220)을 갖는 상부 반도체 패키지(200g)를 포함할 수 있다.
상기 적층형 반도체 패키지(500g)는 상기 비아 홀들(118) 및 상기 하부 봉지재(116) 상에 형성되고 상기 하부 반도체 패키지(100g)와 상부 반도체 패키지(200g)를 전기적으로 연결하는 접속 패드들(120a), 상기 하부 패키지 기판(105) 상의 전면에 형성되고 상기 접속 패드들(120a)과 분리된 금속층 패턴(120b), 및 상기 상부 솔더 볼들(220)들과 상기 접속 패드들(120a)을 전기적으로 연결하는 재배선 패턴들(120c)을 포함할 수 있다.
상기 접속 패드들(120a), 금속층 패턴(120b) 및 재배선 패턴들(120c)은 동일한 층으로 형성될 수 있다.
상기 재배선 패턴들(120c) 각각은 도 13에 도시된 바와 같이, 상기 접속 패드(120a)와 연결되어 상기 접속 패드(120a)를 재배선 패턴(120c)을 따라 전기적으로 연장시키는 역할을 한다.
상기 재배선 패턴들(120c)은 상기 하부 반도체 칩(110)의 상면(110b) 상에 형성될 수 있다. 이 경우, 상기 상부 솔더 볼들(220)이 상기 하부 반도체 칩(110)의 상부에 위치하도록 형성할 수 있어, 상기 상부 패키지 기판(205)의 하면(205b) 상에서 상기 상부 솔더 볼들(220)을 넓게 배치할 수 있다.
도 14는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 14를 참조하면, 본 발명의 다른 실시예에 의한 적층형 반도체 패키지(500h)는 접속 패드들(120a)이 비아 홀들(118)을 매립하여 형성되는 것을 제외하고는 도 12에 도시된 적층형 반도체 패키지(500g)와 구조 및 효과 면에서 동일하다.
이하, 도 15a 내지 도 26을 참조하여 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지의 제조 방법에 대해 설명하고자 한다.
도 15a 내지 도 19b는 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다. 도 15b, 도 16b, 도 17b, 도 18b, 및 도 19b는 하부 패키지 기판의 일부분을 도시한 평면도들이다.
도 15a 및 도 15b를 참조하면, 하부 코아층(102), 하부 솔더 레지스트층들(104a, 104b), 그리고 제1 및 제2 하부 랜드들(106, 108)을 갖는 하부 패키지 기판(105)이 준비될 수 있다.
상기 하부 패키지 기판(105)은 복수개의 하부 배선들이 형성되어 있는 기판으로, 경성 인쇄 회로 기판, 연성 인쇄 회로 기판, 또는 경-연성 인쇄 회로 기판을 포함할 수 있다. 상기 하부 패키지 기판(105)을 구성하는 하부 코아층(102) 내에는 상기 복수개의 하부 배선들이 형성될 수 있다.
상기 하부 패키지 기판(105)의 상면(105a)에 형성된 상기 제1 하부 랜드들(106)은 상기 제1 하부 솔더 레지스트층(104a)에 의해 서로 절연될 수 있다. 상기 하부 패키지 기판(105)의 하면(105b)에 형성된 상기 제2 하부 랜드들(108)은 상기 제2 하부 솔더 레지스트층(104b)에 의해 서로 절연될 수 있다. 상기 제1 하부 랜드들(106)은 상기 하부 배선들을 통해 상기 제2 하부 랜드들(108)과 전기적으로 연결될 수 있다. 상기 제1 및 제2 하부 랜드들(106, 108)은 구리, 니켈, 금, 또는 솔더 물질을 포함할 수 있다.
하부 반도체 칩(110)이 상기 하부 패키지 기판(105) 상에 플립 칩 방식으로 실장될 수 있다. 예를 들어, 상기 하부 반도체 칩(110)은 칩 패드들이 형성된 활성면(110a)이 상기 하부 패키지 기판(105)의 상면(105a)과 대향하도록 배치된 후, 상기 칩 패드들에 부착된 칩 범프들(112)을 이용하여 상기 하부 패키지 기판(105) 상에 직접 연결될 수 있다. 상기 하부 반도체 칩(110)의 활성면(110a)에 형성된 칩 패드들은 상기 칩 범프들(112) 및 상기 복수개의 하부 배선들을 통해 상기 제1 하부 패키지 기판(100)의 상기 제1 하부 랜드들(106)과 전기적으로 연결될 수 있다.
상기 하부 반도체 칩(110)은 마이크로 프로세서, 마이크로 컨트롤러, 또는 어플리케이션 프로세서와 같은 로직 반도체 소자를 포함할 수 있다. 상기 하부 반도체 칩(110)은 하나의 반도체 칩 내부에 여러 다른 종류의 반도체 소자들이 포함된 시스템 온 칩(SOC)일 수 있다. 상기 칩 범프(112)는 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 또는 솔더 물질을 포함할 수 있다.
상기 하부 패키지 기판(105)의 상기 제1 하부 랜드들(106) 상에 하부 솔더 볼들(115)이 형성될 수 있다. 상기 하부 솔더 볼들(115)은 상기 제1 하부 랜드들(106)의 배열과 동일하게 형성될 수 있다.
상기 하부 솔더 볼들(115)을 갖는 하부 패키지 기판(105) 상에 상기 하부 반도체 칩(110)의 상면(110b)을 노출하도록 하부 봉지재(116)가 형성될 수 있다. 상기 하부 봉지재(116)는 상기 하부 반도체 칩(110)과 하부 패키지 기판(105) 간의 전기적 접속을 보호하기 위한 것으로, 상기 하부 반도체 칩(110)과 칩 범프들(112)을 감싸도록 형성될 수 있다. 또한, 상기 하부 봉지재(116)는 상기 하부 패키지 기판(105)의 상면(105a)에 작용하는 스트레스를 완화시킬 수 있다. 상기 하부 봉지재(116)는 에폭시 수지 또는 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
도 16a 및 도 16b를 참조하면, 레이저 드릴링(laser drilling) 공정으로 상기 하부 봉지재(116)가 선택적으로 제거되어 상기 하부 솔더 볼들(115)의 표면을 노출시키는 비아 홀들(118)이 형성될 수 있다.
상기 비아 홀(118)은 상기 하부 솔더 볼(115)의 상면 및/또는 측면, 또는 상기 제1 하부 솔더 레지스트층(104a)의 표면 일부를 노출시키도록 형성될 수 있다. 상기 하부 솔더 볼(115)은 상기 비아 홀(118)의 상부 표면보다 낮은 높이로 형성될 수 있다.
도 17a 및 도 17b를 참조하면, 상기 비아 홀들(118)이 형성된 하부 패키지 기판(105) 상의 전면에, 예를 들어 스퍼터링 방법으로 금속층(120)이 증착될 수 있다. 상기 금속층(120)은 구리, 니켈, 알루미늄, 금, 은 또는 이들의 합금 등을 포함할 수 있다. 상기 금속층(120)은 상기 비아 홀들(118)의 양 측벽, 상기 하부 솔더 볼들(115)의 노출된 표면 및 상기 하부 봉지재(116) 상에 컨포멀하게 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 레이저 커팅 방식으로 상기 금속층(120)이 패터닝될 수 있다. 그 결과, 상기 비아 홀들(118) 및 상기 하부 봉지재(116) 상에 접속 패드들(120a)이 형성되고, 상기 하부 패키지 기판(105) 상의 전면에 상기 접속 패드들(120a)과 분리된 금속층 패턴(120b)이 형성된다.
상기 접속 패드들(120a) 각각은 상기 비아 홀(118)을 통해 상기 하부 솔더 볼(115)과 전기적으로 연결된다. 상기 금속층 패턴(120b)은 방열판 및 EMI 차단막의 기능을 할 수 있다.
상기 접속 패드들(120a) 및 금속층 패턴(120b)이 형성된 하부 패키지 기판(105)에 대해 백엔드(backend) 공정이 수행될 수 있다. 상기 백엔드 공정은 단위 반도체 칩 별로 하부 패키지 기판(105)을 절단하는 싱귤레이션(singulation) 공정 및 상기 하부 패키지 기판(105)의 하면(105b) 상에 외부 연결 부재들(114)을 형성하는 공정을 포함할 수 있다. 상기 외부 연결 부재들(114)은 상기 제2 하부 랜드들(108)의 배열과 동일하게 형성될 수 있다. 상기 외부 연결 부재들(114)은 솔더 볼, 솔더 범프, 솔더 페이스트 등과 같은 솔더 물질로 형성되거나, 구형, 메사 또는 핀 모양의 금속으로 형성될 수 있다. 상기 외부 연결 부재들(114)은 BGA 패키지를 구현하기 위한 그리드 타입으로 배열될 수 있다.
이와 같이 하부 패키지 기판(105), 하부 반도체 칩(110), 하부 솔더 볼들(115), 하부 봉지재(116), 접속 패드들(120a), 금속층 패턴(120b) 및 외부 연결 부재들(114)을 포함하는 하부 반도체 패키지(100a)가 완성된다. 상기 하부 반도체 패키지(100a)는 레이저 드릴 공정으로 형성되기 때문에, 레이저 드릴 패키지(laser drill package; LDP)라고 명명될 수 있다.
도 19a 및 도 19b를 참조하면, 상부 반도체 패키지(200a)가 준비될 수 있다.
상기 상부 반도체 패키지(200a)는 상부 코아층(202), 상부 솔더 레지스트층들(204a, 204b), 그리고 제1 및 제2 상부 랜드들(206, 208)을 갖는 상부 패키지 기판(205)을 포함할 수 있다.
상기 상부 패키지 기판(205)의 상면(205a)에 다이 접착 필름(die attach film; DAF)과 같은 접착층을 개재하여 복수개의 상부 반도체 칩들(210, 212)이 실장될 수 있다. 상기 상부 반도체 칩들(210, 212)은 메모리 소자를 포함할 수 있다. 상기 상부 반도체 칩들(210, 212)은 와이어들(214)을 통해 상기 상부 패키지 기판(205)의 제1 상부 랜드들(206)과 전기적으로 연결될 수 있다. 상기 와이어(214)는 금, 은, 백금, 알루미늄, 구리, 니켈, 코발트, 크롬, 티타늄 등을 포함할 수 있다.
상기 상부 패키지 기판(205) 상에 상기 상부 반도체 칩들(210, 212)의 활성면들 및 상기 와이어들(214)을 보호하도록 상부 봉지재(216)가 형성될 수 있다. 상기 상부 봉지재(216)는 에폭시 수지 또는 EMC를 포함할 수 있다. 상기 상부 패키지 기판(205)의 하면(205b)에 위치한 상기 제2 상부 랜드들(208) 상에 상부 솔더 볼들(220)이 형성될 수 있다. 상기 상부 솔더 볼들(220)은 후속하는 솔더 조인트 공정 동안의 솔더 리플로우(reflow)를 고려하여, 상기 하부 반도체 패키지(100a)의 하부 솔더 볼들(115)과 횡방향으로 소정 거리 이격되도록 배치되는 것이 바람직하다.
상기 하부 반도체 패키지(100a) 상에 상기 상부 반도체 패키지(200a)를 수직 적층한 후, 상기 상부 반도체 패키지(200a)의 상부 솔더 볼들(220)과 상기 하부 반도체 패키지(100a)의 접속 패드들(120a)을 접합시키기 위한 솔더 조인트 공정(solder joint)이 수행될 수 있다. 상기 솔더 조인트 공정에 의해 상기 상부 솔더 볼들(220)이 상기 접속 패드들(120a)과 연결됨으로써, 상기 상부 반도체 패키지(200a)와 하부 반도체 패키지(100a)가 전기적으로 연결될 수 있다.
상기 접속 패드들(120a) 각각은, 도 19b에 도시된 바와 같이, 상기 비아 홀(115)을 통해 상기 하부 솔더 볼(115)과 연결되고, 상기 하부 봉지재(116) 상에서 상기 상부 솔더 볼(220)과 연결됨으로써, 상기 하부 반도체 패키지(100a)와 상부 반도체 패키지(200a) 간의 전기적 통로로 제공된다.
이하, 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지의 제조 방법에 대해, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 20a 및 도 20b는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 20a를 참조하면, 도 15a 및 도 16a를 참조하여 설명한 공정들을 수행하여 하부 패키지 기판(105) 상에 하부 반도체 칩(110), 하부 솔더 볼들(115), 하부 봉지재(116), 및 상기 하부 봉지재(116)를 관통하여 상기 하부 솔더 볼들(115)의 표면을 노출시키는 비아 홀들(118)이 형성될 수 있다.
상기 하부 패키지 기판(105) 상의 전면에, 예를 들어 스퍼터링 방법으로 금속층(120)이 증착될 수 있다. 상기 금속층(120)은 상기 비아 홀들(118)을 매립하여 상기 하부 봉지재(116) 상에서 소정의 두께를 갖도록 형성될 수 있다.
도 20b를 참조하면, 레이저 커팅 방식으로 상기 금속층(120)이 패터닝되어 접속 패드들(120a) 및 금속층 패턴(120b)이 형성될 수 있다.
상기 접속 패드들(120a)은 상기 비아 홀들(118) 및 상기 하부 봉지재(116) 상에 형성되며, 상기 비아 홀들(118)을 통해 상기 하부 솔더 볼들(115)과 연결된다. 상기 금속층 패턴(120b)은 상기 하부 패키지 기판(105) 상의 전면에 상기 접속 패드들(120a)과 분리되어 형성되며, 방열판 및 EMI 차단막의 기능을 할 수 있다.
상기 접속 패드들(120a) 및 금속층 패턴(120b)을 갖는 하부 패키지 기판(105)의 하면(105b) 상에 외부 연결 부재들(114)이 형성되어 하부 반도체 패키지(100b)가 완성될 수 있다. 이어서, 도 19a를 참조하여 설명한 공정들을 수행하여 상기 하부 반도체 패키지(100b) 상에 상부 반도체 패키지(200b)를 수직 적층하고, 상기 상부 반도체 패키지(200b)의 상부 솔더 볼들(220)과 상기 접속 패드들(120a)을 접합시킴으로써 상기 하부 반도체 패키지(100b)와 상부 반도체 패키지(200b)를 전기적으로 연결시킨다.
도 21은 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 21을 참조하면, 도 15a 내지 도 17a를 참조하여 설명한 공정들을 수행하여 하부 패키지 기판(105) 상에 하부 반도체 칩(110), 하부 솔더 볼들(115), 하부 봉지재(116), 비아 홀들(118) 및 금속층(120)이 형성될 수 있다.
상기 금속층(120)은 상기 비아 홀들(118)의 양 측벽, 상기 하부 솔더 볼들(115)의 노출된 표면 및 상기 하부 봉지재(116) 상에 컨포멀하게 형성될 수 있다.
상기 금속층(120)이 레이저 커팅 방식으로 패터닝되어 상기 비아 홀들(118)을 통해 상기 하부 솔더 볼들(115)과 연결된 접속 패드들(120a), 상기 접속 패드들(120a)과 분리된 금속층 패턴(120b), 및 상기 접속 패드(120a)와 연결된 재배선 패턴들(120c)이 형성될 수 있다.
상기 접속 패드들 각각(120a)은 대응하는 재배선 패턴(120c)을 따라 전기적으로 연장될 수 있다. 상기 재배선 패턴들(120c)은 상기 하부 반도체 칩(110)의 상면(110b) 상에 형성될 수 있다.
상기 하부 패키지 기판(105)의 하면(105b) 상에 외부 연결 부재들(114)을 형성하여 하부 반도체 패키지(100c)를 완성한다. 이어서, 도 19a를 참조하여 설명한 공정들을 수행하여 상기 하부 반도체 패키지(100c) 상에, 상기 하부 반도체 칩(110)의 상부에 위치하는 상부 솔더 볼들(220)을 갖는 상부 반도체 패키지(200c)를 수직 적층한 후, 솔더 조인트 공정을 수행하여 상기 상부 솔더 볼들(220)을 상기 재배선 패턴들(120c) 상에 접합시킴으로써 상기 재배선 패턴들(120c)을 통해 상기 상부 솔더 볼들(220)과 접속 패드들(120a)를 전기적으로 연결한다. 상기 상부 솔더 볼들(220)은 상기 접속 패드들(120a)을 통해 상기 하부 솔더 볼들(115)과 전기적으로 연결됨으로써, 상기 하부 반도체 패키지(100c)와 상부 반도체 패키지(200c)가 전기적으로 연결될 수 있다.
도 22는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 22를 참조하면, 도 15a 내지 도 17a를 참조하여 설명한 공정들을 수행하여 하부 패키지 기판(105) 상에 하부 반도체 칩(110), 하부 솔더볼들(115), 하부 봉지재(116), 비아 홀들(118) 및 금속층(120)이 형성될 수 있다.
상기 금속층(120)은 상기 비아 홀들(118)을 매립하여 상기 하부 봉지재(116) 상에서 소정의 두께를 갖도록 형성될 수 있다.
상기 금속층(120)이 레이저 커팅 방식으로 패터닝되어 상기 비아 홀들(118)을 통해 상기 하부 솔더 볼들(115)과 연결된 접속 패드들(120a), 상기 접속 패드들(120a)과 분리된 금속층 패턴(120b), 및 상기 접속 패드(120a)와 연결된 재배선 패턴들(120c)이 형성될 수 있다. 상기 금속층 패턴(120b)은 상기 하부 패키지 기판(105) 상의 전면에 형성되고, 상기 재배선 패턴들(120c)은 상기 하부 반도체 칩(110)의 상면(110b) 상에 형성될 수 있다.
상기 하부 패키지 기판(105)의 하면(105b) 상에 외부 연결 부재들(114)을 형성하여 하부 반도체 패키지(100d)를 완성한다. 이어서, 도 19a를 참조하여 설명한 공정들을 수행하여 상기 하부 반도체 패키지(100d) 상에, 상기 하부 반도체 칩(110)의 상부에 위치하는 상부 솔더 볼들(220)을 갖는 상부 반도체 패키지(도 8의 참조 부호 200d)를 수직 적층한 후, 상기 상부 솔더 볼들(220)을 상기 재배선 패턴들(120c) 상에 접합시킴으로써 상기 하부 반도체 패키지(100d)와 상부 반도체 패키지(200d)를 전기적으로 연결시킨다.
도 23a 내지 도 23c는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 23a를 참조하면, 하부 코아층(102), 하부 솔더 레지스트층들(104a, 104b), 그리고 제1 및 제2 하부 랜드들(106, 108)을 갖는 하부 패키지 기판(105)이 준비될 수 있다.
상기 하부 패키지 기판(105)의 상면(105a)에 형성된 상기 제1 하부 랜드들(106)은 상기 제1 하부 솔더 레지스트층(104a)에 의해 서로 절연될 수 있다. 상기 하부 패키지 기판(105)의 하면(105b)에 형성된 상기 제2 하부 랜드들(108)은 상기 제2 하부 솔더 레지스트층(104b)에 의해 서로 절연될 수 있다. 상기 제1 하부 랜드들(106)은 상기 하부 배선들을 통해 상기 제2 하부 랜드들(108)과 전기적으로 연결될 수 있다.
하부 반도체 칩(110)이 상기 하부 패키지 기판(105) 상에 플립 칩 방식으로 실장될 수 있다. 상기 하부 반도체 칩(110)의 활성면(110a)에 형성된 칩 패드들은 칩 범프들(112) 및 복수개의 하부 배선들을 통해 상기 제1 하부 패키지 기판(100)의 상기 제1 하부 랜드들(106)과 전기적으로 연결될 수 있다.
상기 하부 반도체 칩(110)이 실장된 상기 하부 패키지 기판(105) 상에 상기 하부 반도체 칩(110)의 상면(110b)을 노출하도록 하부 봉지재(116)를 형성한 후, 레이저 드릴링 공정으로 상기 하부 봉지재(116)를 선택적으로 제거하여 상기 제1 하부 랜드들(106)의 표면 일부를 노출시키는 비아 홀들(118)을 형성한다.
도 23b를 참조하면, 상기 비아 홀들(118)이 형성된 하부 패키지 기판(105) 상의 전면에, 예를 들어 스퍼터링 방법으로 금속층(120)이 증착될 수 있다. 상기 금속층(120)은 상기 비아 홀들(118)의 양 측벽, 상기 제1 하부 랜드들(106)의 노출된 표면 및 상기 하부 봉지재(116) 상에 컨포멀하게 형성될 수 있다.
도 23c를 참조하면, 레이저 커팅 방식으로 상기 금속층(120)을 패터닝하여 접속 패드들(120a) 및 금속층 패턴(120b)을 형성할 수 있다.
상기 접속 패드들(120a)은 상기 비아 홀들(118) 및 하부 봉지재(116) 상에 형성되며, 상기 비아 홀들(118)을 통해 상기 제1 하부 랜드들(106)과 연결된다. 상기 금속층 패턴(120b)은 상기 하부 패키지 기판(105) 상의 전면에서 상기 접속 패드들(120a)과 분리되어 형성된다.
상기 하부 패키지 기판(105)의 하면(105b) 상에 외부 연결 부재들(114)을 형성하여 하부 반도체 패키지(100e)를 완성한다.
이어서, 도 19a를 참조하여 설명한 공정들을 수행하여 상기 하부 반도체 패키지(100e) 상에 상부 반도체 패키지(도 9의 참조 부호 200e)를 수직 적층한 후, 솔더 조인트 공정을 통해 상기 상부 반도체 패키지(200e)의 상부 솔더 볼들(220)을 상기 접속 패드들(120a)과 접합시킴으로써 상기 하부 반도체 패키지(100e)와 상부 반도체 패키지(200e)를 전기적으로 연결시킨다.
상기 접속 패드들(120a)은 상기 비아 홀들(115)을 통해 상기 하부 반도체 패키지(100e)의 제1 하부 랜드들(106)과 연결되고 상기 하부 봉지재(116) 상에서 상기 상부 반도체 패키지(200e)의 상부 솔더 볼들(220)과 연결됨으로써, 상기 하부 반도체 패키지(100e)와 상부 반도체 패키지(200e) 간의 전기적 통로로 제공된다.
도 24a 및 도 24b는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 24a를 참조하면, 도 23a를 참조하여 설명한 공정들을 수행하여 그 상면(105a)에 제1 하부 랜드들(106)이 형성되어 있는 하부 패키지 기판(105) 상에 하부 반도체 칩(110), 하부 봉지재(116), 및 상기 하부 봉지재(116)를 관통하여 상기 제1 하부 랜드들(106)을 노출시키는 비아 홀들(118)을 형성한다.
상기 하부 패키지 기판(105) 상의 전면에, 예를 들어 스퍼터링 방법으로 금속층(120)이 증착될 수 있다. 상기 금속층(120)은 상기 비아 홀들(118)을 매립하여 상기 하부 봉지재(116) 상에서 소정 두께를 갖도록 형성될 수 있다.
도 24b를 참조하면, 레이저 커팅 방식으로 상기 금속층(120)을 패터닝하여 상기 비아 홀들(118)을 통해 상기 제1 하부 랜드들(106)과 연결되는 접속 패드들(120a) 및 상기 접속 패드들(120a)과 분리된 금속층 패턴(120b)을 형성한다.
상기 하부 패키지 기판(105)의 하면(105b) 상에 외부 연결 부재들(114)을 형성하여 하부 반도체 패키지(100f)를 완성한다. 이어서, 도 19a를 참조하여 설명한 공정들을 수행하여 상기 하부 반도체 패키지(100f) 상에 상부 반도체 패키지(도 11의 참조 부호 200f)를 수직 적층한 후, 상기 접속 패드들(120a)과 상부 솔더 볼들(220)을 접합시킴으로써 상기 하부 반도체 패키지(100f)와 상부 반도체 패키지(200f)를 전기적으로 연결시킨다.
도 25는 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 25를 참조하면, 도 23a 및 도 23b를 참조하여 설명한 공정들을 수행하여 그 상면(105a)에 제1 하부 랜드들(106)이 형성되어 있는 하부 패키지 기판(105) 상에 하부 반도체 칩(110), 하부 봉지재(116), 상기 제1 하부 랜드들(106)의 표면 일부를 노출시키는 비아 홀들(118) 및 금속층(120)이 형성될 수 있다.
상기 금속층(120)은 상기 비아 홀들(118)의 양 측벽, 상기 제1 하부 랜드들(106)의 노출된 표면 및 상기 하부 봉지재(116) 상에 컨포멀하게 형성될 수 있다.
레이저 커팅 방식으로 상기 금속층(120)을 패터닝하여 접속 패드들(120a), 금속층 패턴(120b) 및 재배선 패턴들(120c)을 형성한다. 상기 접속 패드들(120a)은 상기 비아 홀들(118) 및 하부 봉지재(116) 상에 형성되며, 상기 비아 홀들(118)을 통해 상기 제1 하부 랜드들(106)과 연결된다. 상기 금속층 패턴(120b)은 상기 하부 패키지 기판(105) 상의 전면에서 상기 접속 패드들(120a)과 분리되어 형성된다. 상기 재배선 패턴들(120c)은 상기 접속 패드(120a)와 연결되며, 상기 하부 반도체 칩(110)의 상면(110b) 상에 형성될 수 있다. 상기 접속 패드들 각각(120a)은 대응하는 재배선 패턴(120c)을 따라 전기적으로 연장될 수 있다.
상기 하부 패키지 기판(105)의 하면(105b) 상에 외부 연결 부재들(114)을 형성하여 하부 반도체 패키지(100g)를 완성한 후, 도 19a를 참조하여 설명한 공정들을 수행하여 상기 하부 반도체 패키지(100g) 상에, 상기 하부 반도체 칩(110)의 상부에 위치하는 상부 솔더 볼들(220)을 갖는 상부 반도체 패키지(도 12의 참조 부호 200g)를 수직 적층한다.
솔더 조인트 공정으로 상기 상부 솔더 볼들(220)을 상기 재배선 패턴들(120c) 상에 접합시킴으로써, 상기 재배선 패턴들(120c)을 통해 상기 상부 솔더 볼들(220)과 접속 패드들(120a)를 전기적으로 연결한다. 상기 상부 솔더 볼들(220)은 상기 접속 패드들(120a)을 통해 상기 하부 솔더 볼들(115)과 전기적으로 연결됨으로써, 상기 하부 반도체 패키지(100g)와 상부 반도체 패키지(200g)가 전기적으로 연결될 수 있다.
도 26은 본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 26을 참조하면, 도 23a 및 도 23b를 참조하여 설명한 공정들을 수행하여 그 상면(105a)에 제1 하부 랜드들(106)이 형성되어 있는 하부 패키지 기판(105) 상에 하부 반도체 칩(110), 하부 봉지재(116), 상기 제1 하부 랜드들(106)의 표면 일부를 노출시키는 비아 홀들(118) 및 금속층(120)을 형성한다.
상기 금속층(120)은 상기 비아 홀들(118)을 매립하여 상기 하부 봉지재(116) 상에서 소정 두께를 갖도록 형성될 수 있다.
레이저 커팅 방식으로 상기 금속층(120)을 패터닝하여 상기 비아 홀들(118)을 통해 상기 제1 하부 랜드들(106)과 연결되는 접속 패드들(120a), 상기 접속 패드들(120a)과 분리된 금속층 패턴(120b) 및 상기 접속 패드들(120a)을 전기적으로 연장시키는 재배선 패턴들(120c)이 형성될 수 있다.
상기 하부 패키지 기판(105)의 하면(105b) 상에 외부 연결 부재들(114)을 형성하여 하부 반도체 패키지(100g)를 완성한다. 이어서, 도 19a를 참조하여 설명한 공정들을 수행하여 상기 하부 반도체 패키지(100h) 상에, 상기 하부 반도체 칩(110)의 상부에 위치하는 상부 솔더 볼들(220)을 갖는 상부 반도체 패키지(도 14의 참조 부호 200h)를 수직 적층하고, 상기 상부 솔더 볼들(220)을 상기 재배선 패턴들(120c) 상에 접합시킴으로써 상기 접속 패드들(120a) 및 재배선 패턴들(120c)을 통해 상기 하부 반도체 패키지(100h)와 상부 반도체 패키지(200h)를 전기적으로 연결시킨다.
도 27은 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다.
도 27을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조가 실장된 반도체 모듈(1100)은 모듈 기판(1110), 상기 모듈 기판(1110) 상에 배치된 복수 개의 반도체 소자들 또는 적층형 반도체 패키지들(1120), 상기 모듈 기판(1110)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들 또는 적층형 반도체 패키지들(1120)과 전기적으로 각각 연결되는 모듈 접촉 단자들(1130)을 포함한다.
상기 모듈 기판(1110)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 모듈 기판(1110)은 그 양면이 모두 사용될 수 있다. 즉, 상기 모듈 기판(1110)의 앞면 및 뒷면에 모두 상기 반도체 소자들 또는 적층형 반도체 패키지들(1120)이 배치될 수 있다.
상기 반도체 모듈(1100)은 반도체 소자들 또는 적층형 반도체 패키지들(1120)을 컨트롤하기 위한 별도의 컨트롤러 또는 칩 셋을 더 포함할 수 있다.
상기 모듈 접촉 단자들(1130)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 모듈 접촉 단자들(1130)은 상기 반도체 모듈(1110)의 표준 규격에 따라 다양하게 설정될 수 있다.
도 28은 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 28을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(1200, electronic circuit board)은 회로 기판(1210, circuit board) 상에 배치된 마이크로 프로세서(1220, microprocessor), 상기 마이크로 프로세서(1220)와 통신하는 주 기억 회로(1230, main storage circuit) 및 부 기억 회로(1240, supplementary storage circuit), 상기 마이크로 프로세서(1220)로 명령을 보내는 입력 신호 처리 회로(1250, input signal processing circuit), 상기 마이크로 프로세서(1220)로부터 명령을 받는 출력 신호 처리 회로(1260, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(1270, communicating signal processing circuit)를 포함한다. 도 14에서, 화살표 들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
상기 마이크로 프로세서(1220)는 각종 전기 신호를 받아 처리하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(1200)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로 프로세서(1220)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다.
상기 주 기억 회로(1230)는 상기 마이크로 프로세서(1220)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(1230)는 빠른 속의 응답이 필요하므로, 반도체 메모리 소자로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(1230)는 캐시(cache)로 불리는 반도체 메모리 소자일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리 소자들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리 소자로 구성될 수 있다. 상기 반도체 소자는 본 발명의 기술적 사상에 의한 다양한 적층형 반도체 패키지들에 포함될 수 있다. 또한, 상기 주 기억 회로(1230)는 휘발성 또는 비휘발성 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 상기 주 기억 회로(1230)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 부 기억 회로(1240)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(1240)는 상기 주 기억 회로(1230)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 상기 부 기억 회로(1240)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 입력 신호 처리 회로(1250)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로 프로세서(1220)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(1250)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 상기 입력 신호 처리 회로(1250)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 출력 신호 처리 회로(1260)는 상기 마이크로 프로세서(1220)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(1260)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 출력 신호 처리 회로(1260)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 통신 회로(1270)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(1250) 또는 출력 신호 처리 회로(1260)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(1270)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다. 상기 통신 회로(1270)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
도 29는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 갖는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
도 29를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(1300)은, 제어부(1310, control unit), 입력부(1320, input unit), 출력부(1330, output unit), 및 저장부(1340, storage unit)를 포함하고, 통신부(1350, communication unit) 및/또는 기타 동작부(1360, operation unit)를 더 포함할 수 있다.
상기 제어부(1310)는 상기 전자 시스템(1300) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(1310)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 상기 전자 회로 기판(1200)을 포함할 수 있다. 또, 상기 제어부(1310)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 입력부(1320)는 상기 제어부(1310)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(1320)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(1320)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 출력부(1330)는 상기 제어부(1310)로부터 전기적 명령 신호를 받아 상기 전자 시스템(1300)이 처리한 결과를 출력할 수 있다. 상기 출력부(1330)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(1330)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 저장부(1340)는 상기 제어부(1310)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(1340)는 상기 제어부(1310)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(1340)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(1340)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 통신부(1350)는 상기 제어부(1310)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(1350)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(1350)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 동작부(1360)는 상기 제어부(1310)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(1360)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템(1300)은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
500a, 500b, 500c, 500d, 500e, 500f, 500g, 500h : 적층형 반도체 패키지
100a~100h, 200a~200h : 반도체 패키지
105, 205 : 패키지 기판 102, 202 : 코아층
104a, 104b, 204a, 204b : 솔더 레지스트층
106, 108, 206, 208 : 전극 패드
110, 210, 212 : 반도체 칩 112 : 칩 범프
114 : 외부 연결 부재 115 : 하부 솔더 볼
116, 216 : 봉지재 118 : 비아 홀
120 : 금속층 120a : 접속 패드
120b : 금속층 패턴 120c : 재배선 패턴
214 : 와이어 220 : 상부 솔더 볼

Claims (10)

  1. 하부 패키지 기판과,
    상기 하부 패키지 기판의 상면 상에 실장된 하부 반도체 칩과,
    상기 하부 반도체 칩 주변의 상기 하부 패키지 기판의 상면 상에 형성된 하부 솔더 볼들과,
    상기 하부 패키지 기판의 상면 상에 형성되고, 상기 하부 솔더 볼들을 노출시키는 비아 홀들을 갖는 하부 봉지재를 포함하는 하부 반도체 패키지;
    상기 하부 봉지재 상에 배치되고, 그 하면 상에 상부 솔더 볼들을 갖는 상부 반도체 패키지;
    상기 비아 홀들 및 상기 하부 봉지재 상에 형성되고, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결하는 접속 패드들; 및
    상기 하부 패키지 기판 상의 전면에 형성되고, 상기 접속 패드들과 분리된 금속층 패턴을 포함하는 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 금속층 패턴 및 상기 접속 패드들은 동일한 층으로 형성된 적층형 반도체 패키지.
  3. 제1항에 있어서,
    상기 접속 패드들은 상기 비아 홀들을 통해 상기 하부 솔더 볼들과 전기적으로 연결되고, 상기 하부 봉지재 상에서 상기 상부 솔더 볼들과 전기적으로 연결되는 적층형 반도체 패키지.
  4. 제1항에 있어서,
    상기 접속 패드들은 상기 비아 홀들의 양 측벽, 상기 하부 솔더 볼들의 노출된 표면 및 상기 하부 봉지재 상에 컨포멀하게 형성된 적층형 반도체 패키지.
  5. 제1항에 있어서,
    상기 접속 패드들은 상기 비아 홀들을 매립하여 형성된 적층형 반도체 패키지.
  6. 제1항에 있어서,
    상기 접속 패드들 각각은, 평면 상에서 보았을 때, 상기 하부 솔더 볼 및 상부 솔더 볼을 포함하는 면적으로 형성된 적층형 반도체 패키지.
  7. 제1항에 있어서,
    상기 접속 패드들과 동일한 층으로 형성되고, 상기 상부 솔더 볼들과 상기 접속 패드들을 전기적으로 연결하는 재배선 패턴들을 더 포함하는 적층형 반도체 패키지.
  8. 제7항에 있어서,
    상기 재배선 패턴들은 상기 하부 반도체 칩의 상면 상에 형성된 적층형 반도체 패키지.
  9. 제8항에 있어서,
    상기 상부 솔더 볼들은 상기 하부 반도체 칩의 상부에 위치하도록 형성된 적층형 반도체 패키지.
  10. 그 상면에 하부 랜드들을 갖는 하부 패키지 기판과,
    상기 하부 패키지 기판의 상면 상에 실장된 하부 반도체 칩과,
    상기 하부 패키지 기판의 상면 상에 형성되고, 상기 하부 랜드들을 노출시키는 비아 홀들을 갖는 하부 봉지재를 포함하는 하부 반도체 패키지;
    상기 하부 봉지재 상에 배치되고, 그 하면 상에 상부 솔더 볼들을 갖는 상부 반도체 패키지;
    상기 비아 홀들 및 상기 하부 봉지재 상에 형성되고, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결하는 접속 패드들; 및
    상기 하부 패키지 기판 상의 전면에 형성되고, 상기 접속 패드들과 분리된 금속층 패턴을 포함하는 적층형 반도체 패키지.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102229202B1 (ko) * 2013-11-07 2021-03-17 삼성전자주식회사 트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법
JP6438225B2 (ja) * 2014-07-24 2018-12-12 株式会社ジェイデバイス 半導体パッケージ
KR102117477B1 (ko) * 2015-04-23 2020-06-01 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조방법
US9401350B1 (en) * 2015-07-29 2016-07-26 Qualcomm Incorporated Package-on-package (POP) structure including multiple dies
KR102424402B1 (ko) * 2015-08-13 2022-07-25 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9589908B1 (en) * 2015-09-29 2017-03-07 Nxp Usa, Inc. Methods to improve BGA package isolation in radio frequency and millimeter wave products
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
WO2017111903A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Integrating system in package (sip) with input/output (io) board for platform miniaturization
US9875993B2 (en) * 2016-01-14 2018-01-23 Micron Technology, Inc. Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture
US10297575B2 (en) * 2016-05-06 2019-05-21 Amkor Technology, Inc. Semiconductor device utilizing an adhesive to attach an upper package to a lower die
US10475769B2 (en) * 2016-06-23 2019-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US10854579B2 (en) 2016-06-23 2020-12-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
JP6685470B2 (ja) * 2017-03-30 2020-04-22 三菱電機株式会社 半導体装置およびその製造方法、ならびに電力変換装置
CN109698170B (zh) * 2017-10-24 2021-03-12 长鑫存储技术有限公司 一种半导体封装结构及其制造方法
US10431549B2 (en) * 2018-01-10 2019-10-01 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US10573573B2 (en) * 2018-03-20 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and package-on-package structure having elliptical conductive columns
JP2020047652A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 半導体記憶装置及び電子機器
US11081369B2 (en) * 2019-02-25 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
GB2584106B (en) * 2019-05-21 2024-03-27 Pragmatic Printing Ltd Flexible electronic structure
KR20220004269A (ko) * 2020-07-03 2022-01-11 삼성전자주식회사 반도체 패키지
KR20220150491A (ko) * 2021-05-03 2022-11-11 삼성전자주식회사 반도체 패키지 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060189124A1 (en) 2005-02-10 2006-08-24 Gottfried Beer Semiconductor device having a through contact through a housing composition and method for producing the same
US20100244216A1 (en) 2009-03-24 2010-09-30 Stats Chippac, Ltd. Semiconductor Device and Method of Forming No-Flow Underfill Material Around Vertical Interconnect Structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5475569A (en) 1993-11-16 1995-12-12 Intel Corporation Method of testing fine pitch surface mount IC packages
US7208825B2 (en) * 2003-01-22 2007-04-24 Siliconware Precision Industries Co., Ltd. Stacked semiconductor packages
KR20080077837A (ko) 2007-02-21 2008-08-26 삼성전자주식회사 탭용 테이프를 구비하는 패키지 온 패키지 형태의 반도체패키지
KR100886100B1 (ko) 2007-11-29 2009-02-27 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US20100072600A1 (en) 2008-09-22 2010-03-25 Texas Instrument Incorporated Fine-pitch oblong solder connections for stacking multi-chip packages
US8546189B2 (en) * 2008-09-22 2013-10-01 Stats Chippac, Ltd. Semiconductor device and method of forming a wafer level package with top and bottom solder bump interconnection
US7960827B1 (en) * 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
JP5214554B2 (ja) * 2009-07-30 2013-06-19 ラピスセミコンダクタ株式会社 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法
US8299595B2 (en) 2010-03-18 2012-10-30 Stats Chippac Ltd. Integrated circuit package system with package stacking and method of manufacture thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060189124A1 (en) 2005-02-10 2006-08-24 Gottfried Beer Semiconductor device having a through contact through a housing composition and method for producing the same
US20100244216A1 (en) 2009-03-24 2010-09-30 Stats Chippac, Ltd. Semiconductor Device and Method of Forming No-Flow Underfill Material Around Vertical Interconnect Structure

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KR20150035199A (ko) 2015-04-06
US9299631B2 (en) 2016-03-29
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