KR20220150491A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20220150491A
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semiconductor chip
layer
semiconductor package
insulating layer
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이정현
박환필
심종보
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
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Abstract

제품 신뢰성이 향상된 반도체 패키지가 제공된다. 반도체 패키지는, 제 제1 절연층 및 제1 절연층 내의 제1 도전 패턴을 포함하는 기판, 기판 상의 제1 반도체 칩, 기판 상에 제1 반도체 칩과 이격되어, 제2 절연층 및 제2 절연층 내의 제2 도전 패턴을 포함하는 인터포저, 제1 반도체 칩의 상면과 인터포저 사이에 개재된 제1 소자, 기판 및 인터포저를 연결하는 접속 부재, 및 제1 반도체 칩의 측면을 덮고, 제1 소자의 측면과 접촉하는 몰드층을 포함한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 인터포저(interposer)를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 이용될 수 있다. 예를 들어, 패키지 인 패키지(PIP; package-in-package)형 반도체 패키지 또는 패키지 온 패키지(POP; package-on-package)형 반도체 패키지가 이용될 수 있다.
POP형 반도체 패키지는 상부 패키지와 하부 패키지 사이에 이들의 전기적 연결을 위한 인터포저(interposer)를 포함할 수 있다. 인터포저는 상부 패키지와 하부 패키지 간의 연결을 용이하게 하고, 상부 패키지와 하부 패키지의 뒤틀림(warpage)을 방지할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 인터포저와 반도체 칩 사이에 수동 소자를 배치함으로써 제품 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 절연층 및 제1 절연층 내의 제1 도전 패턴을 포함하는 기판, 기판 상의 제1 반도체 칩, 기판 상에 제1 반도체 칩과 이격되어, 제2 절연층 및 제2 절연층 내의 제2 도전 패턴을 포함하는 인터포저, 제1 반도체 칩의 상면과 인터포저 사이에 개재된 제1 소자, 기판 및 인터포저를 연결하는 접속 부재, 및 제1 반도체 칩의 측면을 덮고, 제1 소자의 측면과 접촉하는 몰드층을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 반도체 패키지와, 제1 반도체 패키지 상에 배치된 제2 반도체 패키지를 포함하고, 제1 반도체 패키지는, 제1 절연층 및 제1 절연층 내의 제1 도전 패턴을 포함하는 제1 기판과, 제1 기판 상에 배치된 제1 반도체 칩과, 제1 기판 상에 제1 반도체 칩과 이격되어, 제2 절연층 및 제2 절연층 내의 제2 도전 패턴을 포함하는 제2 기판과, 제1 반도체 칩과 제2 기판 사이에 개재된 제1 소자를 포함하고, 제2 반도체 패키지는 제1 반도체 패키지 상의 제3 기판 상에 실장되는 제2 반도체 칩을 포함하고, 제1 소자는 제2 반도체 패키지와 물리적으로 접촉하지 않는다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지의 제조방법은, 제1 절연층 및 제1 도전 패턴을 포함하는 제1 기판을 형성하고, 제1 기판의 일면 상에 수동소자를 형성하고, 제2 절연층 및 제2 도전 패턴을 포함하는 제2 기판, 및 제2 기판의 일면 상에 실장된 제1 반도체 칩을 형성하고, 제1 기판의 일면과 제2 기판의 일면이 서로 마주하도록 제1 기판 및 제2 기판을 연결하는 접속 부재를 형성하고, 접속 부재 및 제1 반도체 칩의 측면을 덮고, 수동소자와 접촉하는 몰드층을 형성한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 3은 도 2의 반도체 패키지와 메인 보드를 설명하기 위한 도면이다.
도 4는 도 3의 반도체 패키지를 위에서 바라본 도면이다.
도 5는 도 4의 A-A'를 따라서 절단한 반도체 패키지의 개략적인 단면도이다.
도 6 및 도 7은 도 5의 R 영역을 설명하기 위한 다양한 확대도들이다.
도 8은 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 9 내지 도 12는 도 5의 반도체 패키지의 제조방법을 설명하기 위한 중간단계 도면들이다.
도 13 내지 도 16은 도 8의 반도체 패키지의 제조방법을 설명하기 위한 중간단계 도면들이다.
도 17은 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 18은 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 19는 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
이하에서, 도 1 내지 도 7을 참조하여, 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 1 및 도 2는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다. 도 3은 도 2의 반도체 패키지와 메인 보드를 설명하기 위한 도면이다. 도 4는 도 3의 반도체 패키지를 위에서 바라본 도면이다. 도 5는 도 4의 A-A'를 따라서 절단한 반도체 패키지를 설명하기 위한 단면도이다. 도 6 및 도 7은 도 5의 R 영역을 설명하기 위한 다양한 확대도들이다.
도 1을 참조하면 전자 장치(1)는 호스트(10), 인터페이스(11) 및 제1 반도체 패키지(1000)를 포함할 수 있다.
몇몇 실시예에서, 호스트(10)는 인터페이스(11)를 통해 제1 반도체 패키지(1000)와 연결될 수 있다. 예를 들어, 호스트(10)는 제1 반도체 패키지(1000)에 신호를 전달하여, 제1 반도체 패키지(1000)를 제어할 수 있다. 또한, 예를 들어, 호스트(10)는 제1 반도체 패키지(1000)로부터 신호를 전달받아, 신호에 포함된 데이터를 처리할 수 있다.
예를 들어, 호스트(10)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다. 또한, 예를 들어, 호스트(10)는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 및 RRAM(Resistive RAM)과 같은 메모리 칩을 포함할 수 있다.
도 1 및 도 2를 참조하면, 전자 장치(1)는 호스트(10), 바디(20), 메인 보드(30), 카메라 모듈(40) 및 제1 반도체 패키지(1000)를 포함할 수 있다.
메인 보드(30)는 전자 장치(1)의 바디(20) 내에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 제1 반도체 패키지(1000)는 메인 보드(30) 상에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 제1 반도체 패키지(1000)는 메인 보드(30)에 의해 전기적으로 연결될 수 있다. 예를 들어, 인터페이스(11)는 메인 보드(30)에 의해 구현될 수 있다.
호스트(10)와 제1 반도체 패키지(1000)는 메인 보드(30)에 의해 전기적으로 연결되어 신호를 주고받을 수 있다.
도 3을 참조하면, 제1 반도체 패키지(1000)는 메인 보드(30) 상에 배치될 수 있다. 예를 들어, 제1 반도체 패키지(1000)의 제1 접속 단자(140)는 메인 보드(30) 상에 배치될 수 있다. 예를 들어, 메인 보드(30)는 제1 반도체 패키지(1000)의 제1 접속 단자(140)에 의해 연결될 수 있다.
메인 보드(30)는 인쇄 회로 기판(Printed Circuit Board:　PCB), 세라믹 기판, 유리 기판 및 인터포저 기판 등일 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 설명의 편의를 위해 메인 보드(30)는 인쇄 회로 기판인 것으로 가정하고 설명한다.
메인 보드(30)는 배선 구조체(31) 및 코어(32)를 포함할 수 있다. 코어(32)는 CCL(Copper Clad Laminate), PPG, ABF(Ajimoto Build-up Film), 에폭시, 폴리이미드 등을 포함할 수 있다. 배선 구조체(31)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
코어(32)는 메인 보드(30)의 중심부에 배치되고, 배선 구조체(31)는 코어(32)의 상부 및 하부에 배치될 수 있다. 배선 구조체(31)는 메인 보드(30)의 상부 및 하부에 노출되어 배치될 수 있다.
또한, 배선 구조체(31)는 코어(32)를 관통하여 배치될 수 있다. 배선 구조체(31)는 메인 보드(30)와 접촉되는 소자들을 전기적으로 연결할 수 있다. 예를 들어, 배선 구조체(31)는 제1 반도체 패키지(1000)와 호스트(10)를 전기적으로 연결할 수 있다. 즉, 배선 구조체(31)는 제1 접속 단자(140)를 통해 제1 반도체 패키지(1000)와 호스트(10)를 전기적으로 연결할 수 있다.
도 1 내지 도 5를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 기판(100), 제1 반도체 칩(150), 인터포저(200), 제1 소자(180), 제1 접속 부재(170) 및 제1 몰드층(190)을 포함하고, 제1 범프(160), 제1 연결 배선(173), 제2 소자(181) 및 접착층(183)을 더 포함한다.
제1 기판(100)은 패키지용 기판일 수 있다. 예를 들어, 제1 기판(100)은 인쇄 회로 기판(PCB; printed circuit board) 또는 세라믹 기판 등일 수 있다. 또는, 제1 기판(100)은 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 기판일 수도 있음은 물론이다. 제1 기판(100)은 서로 반대되는 하면 및 상면을 포함할 수 있다.
제1 기판(100)은 제1 절연층(110), 제1 도전 패턴(112), 제1 하부 패시베이션막(120), 제1 하부 패드(122), 제1 상부 패시베이션막(130), 제1 상부 패드(132)를 포함할 수 있다.
제1 절연층(110) 및 제1 절연층(110) 내의 제1 도전 패턴(112)은 제1 하부 패드(122)와 제1 상부 패드(132)를 전기적으로 연결하기 위한 배선 패턴을 구성할 수 있다. 제1 절연층(110)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제1 절연층(110)은 다층으로 구성되어 다층의 제1 도전 패턴(112)을 형성할 수 있음은 물론이다.
몇몇 실시예에서, 제1 기판(100)의 두께는 90㎛ 내지 180㎛일 수 있다.
제1 하부 패시베이션막(120) 및 제1 하부 패드(122)는 제1 절연층(110)의 하면 상에 형성될 수 있다. 제1 하부 패드(122)는 제1 도전 패턴(112)과 전기적으로 접속될 수 있다. 제1 하부 패시베이션막(120)은 제1 절연층(110)의 하면을 덮으며, 제1 하부 패드(122)를 노출시킬 수 있다.
몇몇 실시예에서, 제1 기판(100)의 하면 상에 제1 접속 단자(140)가 형성될 수 있다. 제1 접속 단자(140)는 제1 하부 패드(122)에 부착될 수 있다. 제1 접속 단자(140)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 접속 단자(140)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 접속 단자(140)는 제1 기판(100)을 외부 장치와 전기적으로 연결할 수 있다. 이에 따라, 제1 접속 단자(140)는 제1 기판(100)에 전기적 신호를 제공하거나, 제1 기판(100)으로부터 제공된 전기적 신호를 외부 장치에 제공할 수 있다.
제1 상부 패시베이션막(130), 제1 상부 패드(132)는 제1 절연층(110)의 상면 상에 형성될 수 있다. 제1 상부 패시베이션막(130)은 제1 절연층(110)의 상면을 덮으며, 제1 상부 패드(132)를 노출시킬 수 있다.
몇몇 실시예에서, 제1 상부 패드(132)는 제1 하부 패드(122)와 전기적으로 연결될 수 있다. 예를 들어, 제1 상부 패드(132)는 제1 도전 패턴(112)과 접촉할 수 있다.
제1 하부 패시베이션막(120) 및 제1 상부 패시베이션막(130)은 예를 들어, 감광성 절연 물질(PID; photoimageable dielectric)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(150)은 제1 기판(100) 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(150)은 제1 기판(100)의 상면 상에 실장될 수 있다. 제1 반도체 칩(150)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 예를 들어, 제1 반도체 칩(150)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 칩(150)은 ADC(Analog-Digital Converter) 또는 ASIC(Application-Specific IC) 등의 로직 칩일 수도 있고, 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수도 있다. 또한, 제1 반도체 칩(150)은 이들이 서로 조합되어 구성될 수도 있음은 물론이다.
제1 기판(100) 상에 하나의 제1 반도체 칩(150)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 복수의 제1 반도체 칩(150)들이 제1 기판(100) 상에 나란히 형성될 수도 있고, 또는 복수의 제1 반도체 칩(150)들이 제1 기판(100) 상에 차례로 적층될 수도 있다.
몇몇 실시예에서, 제1 반도체 칩(150)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제1 기판(100) 상에 실장될 수 있다. 예를 들어, 제1 기판(100)의 상면과 제1 반도체 칩(150)의 하면 사이에 제1 범프(160)가 형성될 수 있다. 제1 범프(160)는 제1 기판(100)과 제1 반도체 칩(150)을 전기적으로 연결할 수 있다.
몇몇 실시예에서, 제1 반도체 칩(150)의 두께는 50㎛ 내지 150㎛일 수 있다.
제1 범프(160)는 예를 들어, 제1 필라층(162) 및 제1 솔더층(164)을 포함할 수 있다.
제1 필라층(162)은 제1 반도체 칩(150)의 하면으로부터 돌출될 수 있다. 제1 필라층(162)은 예를 들어, 구리(Cu), 구리 합금, 니켈(Ni), 니켈 합금, 팔라듐(Pd), 백금(Pt), 금(Au), 코발트(Co) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 솔더층(164)은 제1 필라층(162)과 제1 기판(100)을 연결할 수 있다. 예를 들어, 제1 솔더층(164)은 제1 상부 패드(132)들 중 일부에 접속될 수 있다. 제1 솔더층(164)은 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 솔더층(164)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
인터포저(200)는 제1 기판(100)과 제3 기판(300)사이에 개재될 수 있다. 예를 들어, 인터포저(200)는 제1 기판(100)의 상면 상에 배치될 수 있다. 몇몇 실시예에서, 인터포저(200)는 제1 반도체 칩(150)의 상면 상에 배치될 수 있다. 몇몇 실시예에서, 인터포저(200)는 제2 기판(200)을 의미할 수 있다. 인터포저(200)는 제1 기판(100)과 제3 기판(300) 간의 연결을 용이하게 할 수 있다. 또한, 인터포저(200)는 제1 기판(100) 및 제3 기판(300)의 뒤틀림(warpage) 현상을 방지할 수 있다.
인터포저(200)는 서로 반대되는 하면 및 상면을 포함할 수 있다. 예를 들어, 인터포저(200)의 하면은 제1 기판(100)의 상면과 대향될 수 있고, 인터포저(200)의 상면은 후술하는 제3 기판(300)의 하면과 대향될 수 있다.
인터포저(200)는 제1 기판(100)으로부터 이격될 수 있다. 또한, 인터포저(200)는 제1 반도체 칩(150)으로부터 이격될 수 있다.
인터포저(200)는 제2 절연층(210), 제2 도전 패턴(212), 제2 하부 패시베이션막(220), 제2 하부 패드(222), 제2 상부 패시베이션막(230) 및 제2 상부 패드(232)를 포함할 수 있다.
제2 절연층(210) 및 제2 절연층(210) 내의 제2 도전 패턴(212)은 제2 하부 패드(222)와 제2 상부 패드(232)를 전기적으로 연결하기 위한 배선 패턴을 구성할 수 있다. 제2 절연층(210)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제2 절연층(210)은 다층으로 구성되어 다층의 제2 도전 패턴(212)을 형성할 수 있음은 물론이다.
제2 하부 패시베이션막(220) 및 제2 하부 패드(222)는 제2 절연층(210)의 하면 상에 형성될 수 있다. 제2 하부 패시베이션막(220)은 제2 절연층(210)의 하면을 덮으며, 제2 하부 패드(222)를 노출시킬 수 있다.
몇몇 실시예에서, 제2 하부 패드(222)는 제2 상부 패드(232)와 전기적으로 연결될 수 있다. 예를 들어, 제2 하부 패드(222)는 제2 도전 패턴(212)과 접촉할 수 있다.
제2 상부 패시베이션막(230) 및 제2 상부 패드(232)는 제2 절연층(210)의 상면 상에 형성될 수 있다. 제2 상부 패드(232)는 제2 도전 패턴(212)과 전기적으로 접속될 수 있다. 제2 상부 패시베이션막(230)은 제2 절연층(210)의 상면을 덮으며, 제2 상부 패드(232)를 노출시킬 수 있다.
제2 하부 패시베이션막(220) 및 제2 상부 패시베이션막(230)은 예를 들어, 감광성 절연 물질(PID)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 6을 참조하면, 제1 연결 배선(173)은 제1 소자(180)의 상면과 인터포저(200) 사이에 배치된다. 제1 연결 패드(223)는 인터포저(200) 내에 배치되어 제1 연결 배선(173)과 접촉한다. 제1 연결 배선(173)은 솔더로 형성될 수 있다.
도 7을 참조하면, 제1 연결 배선(173)은 제1 기판(100)의 상면에 수직한 방향, 즉 Z방향으로 형성된 트렌치(T)를 충전함으로써 형성될 수 있다. 구체적으로 도시되지는 않았으나, 제1 연결 배선(173)은 트렌치(T)의 표면을 따라 라이너를 형성한 후, 라이너 상에 전도성 물질을 충전함으로써 형성될 수 있다. 예로서, 전도성 물질은 구리(Cu)를 포함할 수 있다.
제1 소자(180)는 제1 반도체 칩(150)의 상면과 인터포저(200) 사이에 개재된다. 제1 소자(180)는 제1 연결 배선(173) 및 제1 연결 패드(233)를 통해, 제1 반도체 칩(150)이 실장된 메인 보드(30)로부터 후술하는 제2 반도체 칩(350)으로 전원을 공급한다. 제1 소자(180)가 제1 반도체 칩(150)과 인터포저(200) 사이에 배치됨에 따라, 제1 소자(180)는 반도체 패키지 내부를 지지하는 역할을 할 수 있다. 또한, 제1 소자(180)가 반도체 패키지의 제1 몰드층(190) 내부에 배치됨에 따라, 반도체 패키지의 제1 접속 단자(140) 간의 간격을 줄일 수 있다. 결과, 반도체 패키지의 제품신뢰성을 증대시킬 수 있다.
제1 소자(180) 및 제2 소자(181)는 수동소자일 수 있다. 제2 소자(181)는 제1 기판(100)의 상면에 나란한 방향, 즉 X방향을 기준으로, 제1 소자(180)와 이격된다. 제3 소자(182)는 제1 기판(100)의 상면에 나란한 방향, 즉 X방향을 기준으로, 제1 소자(180) 및 제2 소자(181)와 이격된다. 즉, 몇몇 실시예에 따른 반도체 패키지는 복수의 수동소자를 포함할 수 있다.
몇몇 실시예에서, 제1 소자(180)의 두께는 20㎛ 내지 150㎛일 수 있다.
접착층(183)은 제1 소자(180)의 하면과 제1 반도체 칩(150) 사이에 개재된다. 접착층(183)의 물질은 제1 반도체 칩(150) 상에 제1 소자(180)를 부착하기 위한 것이라면 특별히 제한되지 않으며, 예로서 비전도성 물질 또는 수지를 포함할 수 있다.
제1 접속 부재(170)는 제1 기판(100)과 인터포저(200) 사이에 개재될 수 있다. 제1 접속 부재(170)는 제1 기판(100)의 상면 및 인터포저(200)의 하면과 접촉할 수 있다. 제1 접속 부재(170)는 제1 기판(100)과 인터포저(200)를 전기적으로 연결할 수 있다. 예를 들어, 제1 접속 부재(170)는 제1 기판(100)의 제1 상부 패드(132) 및 인터포저(200)의 제2 하부 패드(222)와 접촉할 수 있다. 이에 따라, 제1 접속 부재(170)는 제1 도전 패턴(112)과 제2 도전 패턴(212)을 전기적으로 연결할 수 있다.
제1 접속 부재(170)의 두께(A)는 제1 기판(100)의 상면으로부터 인터포저(200)의 하면까지의 거리와 실질적으로 동일할 수 있다. 여기서, 두께란, 제1 기판(100)의 상면과 수직하는 방향, 즉 Z방향에서의 최대 길이를 의미한다. 도 6을 참조하면, 제1 접속 부재(170)의 두께(A)는 제1 소자(180)의 두께(B1) 및 제1 반도체 칩(150)의 두께(C1)의 합보다 두꺼울 수 있다.
도 7을 참조하면, 제1 접속 부재(170)의 두께(A)는 제1 반도체 칩(150)과 제1 범프(160)의 두께의 합(C2) 및 제1 소자(180)와 제1 연결 배선(173)의 두께의 합(B2)보다 두꺼울 수 있다.
제1 접속 부재(170)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 접속 부재(170)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 기판(100) 상에 제1 몰드층(190)이 형성될 수 있다. 제1 몰드층(190)은 제1 기판(100)과 인터포저(200) 사이의 영역을 채울 수 있다. 이에 따라, 제1 몰드층(190)은 제1 기판(100), 제1 반도체 칩(150), 제1 범프(160), 제1 접속 부재(170)를 덮어 보호할 수 있다. 제1 접속 부재(170)는 제1 몰드층(190)을 관통하여, 제1 기판(100)과 인터포저(200)를 전기적으로 연결할 수 있다. 즉, 제1 몰드층(190)은 제1 반도체 칩(150)의 측면을 덮고, 제1 소자(180)의 측면과 접촉할 수 있다.
제1 몰드층(190)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 기판(100) 상에 제1 언더필(152; underfill) 물질이 형성될 수 있다. 제1 언더필(152) 물질은 제1 기판(100)과 제1 반도체 칩(150) 사이의 영역을 채울 수 있다. 제1 언더필(152) 물질은 제1 기판(100) 상에 제1 반도체 칩(150)을 고정시킴으로써 제1 반도체 칩(150)의 깨짐 등을 방지할 수 있다. 제1 언더필(152) 물질은 제1 범프(160)를 덮을 수 있다. 제1 범프(160)는 제1 언더필(152) 물질을 관통하여, 제1 기판(100)과 제1 반도체 칩(150)을 전기적으로 연결할 수 있다.
제1 언더필(152) 물질은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 언더필(152) 물질은 제1 몰드층(190)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 언더필(152) 물질은 제1 몰드층(190)보다 유동성(fluidity)이 우수한 절연 물질을 포함할 수 있다. 이에 따라, 제1 언더필(152) 물질은 제1 기판(100)과 제1 반도체 칩(150) 사이의 협소한 공간을 효율적으로 채울 수 있다.
도 9 내지 도 12는 도 5의 반도체 패키지의 제조방법을 설명하기 위한 중간단계 도면들이다.
도 9를 참조하면, 제1 기판(100)에 제1 반도체 칩(150)이 실장된 상태에서 제1 소자(180)를 제1 반도체 칩(150) 상에 형성한다.
구체적으로, 제1 기판의 제1 면(100_1) 상에 제1 반도체 칩(150)과 제1 프리 접속 부재(170_1)가 배치될 수 있다.
제1 소자(180)를 제1 반도체 칩(150) 상에 형성하는 방법은 특별히 제한되지 않으나, 제1 소자(180)는 접착층(183)에 의해 제1 반도체 칩(150)의 상면에 부착될 수 있다. 예로서, 제1 소자(180)는 다이 접착 필름(Die　Attach　Film) 또는 비전도성 물질에 의해 제1 반도체 칩(150)의 상면에 부착될 수 있다.
접착층(183)이 부착된 제1 소자(180)의 일면과 마주하는 타면에는 제1 연결 배선(173)이 형성될 수 있다.
도 10을 참조하면, 제1 반도체 칩(150)과 제1 소자(180)가 배치된 제1 기판(100) 상에 인터포저(200)를 적층한다. 구체적으로, 인터포저(200)의 제2 면(200_2) 상에 제2 프리 접속 부재(170_2)가 배치될 수 있다. 인터포저(200)의 제2 면(200_2)이 제1 기판(100)의 제1 면(100_1)과 마주하도록 인터포저(200)가 제1 기판(100) 상에 적층될 수 있다.
제1 기판(100) 상에 인터포저(200)를 적층하는 것은, 예로서, 본딩 기구를 이용하여 인터포저(200)의 상면을 눌러주면서 동시에 열을 가하는 TC(thermal compression) 본딩 방식에 의해 수행될 수 있다.
도 11을 참조하면, 제1 기판(100)의 제1 프리 접속 부재(170_1)와 인터포저(200)의 제2 프리 접속 부재(170_2)가 서로 연결되어 제1 접속 부재(170)를 형성할 수 있다. 제1 접속 부재(170)가 형성되는 방법은 특별히 제한되지 않으나, 예로서, 열을 가하여 솔더를 용융시킴으로써 제1 접속 부재(170)를 형성할 수 있다.
또한, 인터포저(200) 내의 제1 연결 패드(223)가 제1 연결 배선(173)과 연결될 수 있다.
도 12를 참조하면, 제1 접속 부재(170) 및 제1 반도체 칩(150)의 측면을 덮고, 제1 소자(180)와 접촉하는 제1 몰드층(190)을 형성한다. 제1 몰드층(190)은 제1 기판(100)의 제1 면(100_1) 상 및 인터포저(200)의 제2 면(200_2) 상에 형성될 수 있다. 제1 몰드층(190)은 제1 연결 배선(173) 사이에도 형성될 수 있다. 즉, 제1 소자(180)가 반도체 패키지의 제1 몰드층(190) 내부에 배치됨에 따라 제1 소자(180)는 반도체 패키지 내부를 지지하는 역할을 할 수 있다.
제1 몰드층(190)은 EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 8은 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8을 참조하면, 인터포저(200)의 제2 면(200_2)과 제1 소자(180) 사이에 제2 언더필(underfill) 물질(184)이 개재된다.
이 경우, 제2 언더필 물질(184)이 제1 연결 배선(173) 사이에 개재될 수 있다. 즉, 제2 언더필 물질(184)에 의해, 제1 소자(180)와 인터포저(200) 간의 고착력이 더욱 강화될 수 있다.
제2 언더필 물질(184)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 언더필 물질(184)은 제1 몰드층(190)과 다른 물질을 포함할 수 있다. 또한, 몇몇 실시예에서, 제2 언더필 물질(184)은 제1 몰드층(190)보다 입경이 작은 필러를 포함할 수 있다.
도 13 내지 도 16은 도 8의 반도체 패키지의 제조방법을 설명하기 위한 중간단계 도면들이다.
도 13을 참조하면, 제2 절연층(210) 및 제2 도전 패턴(212)을 포함하는 인터포저(200)를 형성한다. 구체적으로, 인터포저(200)의 제2 면(200_2) 상에 제1 소자(180)와 제2 프리 접속 부재(170_2)가 배치될 수 있다.
인터포저(200) 내에 제1 연결 패드(233)를 형성하고, 제1 연결 배선(173)을 통해 인터포저(200)의 제2 면(200_2) 상에 제1 소자(180)를 형성한다.
제1 소자(180)가 인터포저(200)의 제2 면(200_2) 상에 형성된 후, 제2 언더필 물질(184)이 인터포저(200)의 제2 면(200_2)과 제1 소자(180) 사이에 개재된다. 이 경우, 제2 언더필 물질(184)이 제1 연결 배선(173) 사이에 개재될 수 있다. 즉, 제2 언더필 물질(184)에 의해, 제1 소자(180)와 인터포저(200) 간의 고착력이 더욱 강화될 수 있다.
도 14 및 도 15를 참조하면, 제1 절연층(110) 및 제1 도전 패턴(112)을 포함하는 제1 기판(100), 및 제1 기판(100)의 제1 면(100_1) 상에 실장된 제1 반도체 칩(150)을 형성한다.
제1 기판(100)의 제1 면(100_1)과 인터포저(200)의 제2 면(200_2)이 서로 마주하도록 배치된다. 제1 소자(180)의 일면과 제1 반도체 칩(150)의 일면을 접착층(183)을 통해 부착하고, 제1 기판(100)과 인터포저(200)를 제1 접속 부재(170)를 통해 연결한다.
도 16을 참조하면, 제1 접속 부재(170) 및 제1 반도체 칩(150)의 측면을 덮고, 제1 소자(180)와 접촉하는 제1 몰드층(190)을 형성한다.
도 17은 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17을 참조하면, 제1 반도체 패키지(1000) 상의 제3 기판(300) 상에 실장되는 제2 반도체 칩(350)을 포함하는 제2 반도체 패키지(1100)를 더 포함한다.
제3 기판(300)은 인터포저(200)의 상면 상에 배치될 수 있다. 제3 기판(300)은 패키지용 기판일 수 있다. 예를 들어, 제3 기판(300)은 인쇄 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다. 또는, 제3 기판(300)은 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 기판일 수도 있음은 물론이다. 제3 기판(300)은 서로 반대되는 하면 및 상면을 포함할 수 있다.
제3 기판(300)은 제3 절연층(310), 제3 하부 패시베이션막(320), 제3 하부 패드(322), 제3 상부 패시베이션막(330) 및 제3 상부 패드(332)를 포함할 수 있다.
제3 절연층(310) 및 제3 절연층(310) 내의 제3 도전 패턴(312)은 제3 하부 패드(322)와 제3 상부 패드(332)를 전기적으로 연결하기 위한 배선 패턴을 구성할 수 있다. 제3 절연층(310)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제3 절연층(310)은 다층으로 구성되어 다층의 제3 도전 패턴(312)을 형성할 수 있음은 물론이다.
제3 하부 패시베이션막(320) 및 제3 하부 패드(322)는 제3 절연층(310)의 하면 상에 형성될 수 있다. 제3 하부 패시베이션막(320)은 제3 절연층(310)의 하면을 덮으며, 제3 하부 패드(322)를 노출시킬 수 있다.
제3 상부 패시베이션막(330) 및 제3 상부 패드(332)는 제3 절연층(310)의 상면 상에 형성될 수 있다. 제3 상부 패시베이션막(330)은 제3 절연층(310)의 상면을 덮으며, 제3 상부 패드(332)를 노출시킬 수 있다.
제3 하부 패시베이션막(320) 및 제3 상부 패시베이션막(330)은 예를 들어, 감광성 절연 물질(PID)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 접속 부재(270)는 인터포저(200)와 제3 기판(300) 사이에 개재될 수 있다. 제2 접속 부재(270)는 인터포저(200)의 상면 및 제3 기판(300)의 하면과 접촉할 수 있다. 제2 접속 부재(270)는 인터포저(200)와 제3 기판(300)을 전기적으로 연결할 수 있다. 예를 들어, 제2 접속 부재(270)는 인터포저(200)의 제2 상부 패드(232) 및 제3 기판(300)의 제3 하부 패드(322)와 접촉할 수 있다.
제2 접속 부재(270)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제2 접속 부재(270)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체 칩(350)은 제3 기판(300) 상에 배치될 수 있다. 예를 들어, 제2 반도체 칩(350)은 제3 기판(300)의 상면 상에 실장될 수 있다. 제2 반도체 칩(350)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적회로(IC)일 수 있다.
몇몇 실시예에서, 제1 반도체 칩(150)은 어플리케이션 프로세서(AP; application processor) 등과 같은 로직 칩일 수 있고, 제2 반도체 칩(350)은 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수 있다.
제3 기판(300) 상에 하나의 제2 반도체 칩(350)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 복수의 제2 반도체 칩(350)들이 제3 기판(300) 상에 나란히 형성될 수도 있고, 또는 복수의 제2 반도체 칩(350)들이 제3 기판(300) 상에 차례로 적층될 수도 있다.
몇몇 실시예에서, 제2 반도체 칩(350)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제3 기판(300) 상에 실장될 수 있다. 예를 들어, 제3 기판(300)의 상면과 제2 반도체 칩(350)의 하면 사이에 제2 범프(360)가 형성될 수 있다. 제2 범프(360)는 제3 기판(300)과 제2 반도체 칩(350)을 전기적으로 연결할 수 있다.
제2 범프(360)는 예를 들어, 제2 필라층(362) 및 제2 솔더층(364)을 포함할 수 있다. 제2 필라층(362) 및 제2 솔더층(364)은 상술한 제1 필라층(162) 및 제1 솔더층(164)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제3 기판(300) 상에 제2 몰드층(390)이 형성될 수 있다. 제2 몰드층(390)은 제3 기판(300), 제2 반도체 칩(350) 및 제2 범프(360)를 덮어 보호할 수 있다. 제2 몰드층(390)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 소자(180)는 제2 반도체 패키지(1100)와 물리적으로 접촉하지 않는다. 전술한 바와 같이, 제1 반도체 패키지(1000) 내부에 제1 소자(180)가 형성된 후, 제2 반도체 패키지(1100)가 제1 반도체 패키지(1000) 상에 형성된다. 이에, 제2 반도체 패키지(1100)와 제1 소자(180)는 물리적으로 또는 직접적으로 접촉하지 않는다.
도 18은 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18을 참조하면, 제2 반도체 칩(350)은 플립 칩 본딩 방식이 아닌 다른 방식에 의해 제3 기판(300) 상에 실장된다.
예를 들어, 제2 반도체 칩(350)은 제1 부착층(352)에 의해 제3 기판(300) 상에 실장될 수 있다. 제1 부착층(352)은 접착 수단을 이용하여 제2 반도체 칩(350)의 하면을 제3 기판(300)의 상면 상에 부착할 수 있다. 제1 부착층(352)은 예를 들어, 액상의 에폭시, 접착 테이프, 도전성 매개체 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 반도체 칩(350)은 제1 본딩 와이어(374)에 의해 제3 기판(300)과 전기적으로 연결될 수 있다. 제1 본딩 와이어(374)는 예를 들어, 제2 반도체 칩(350)의 제1 칩 패드(372)를 제3 기판(300)의 제3 상부 패드(332)에 연결할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제2 반도체 칩(350)은 예를 들어, 본딩 테이프 등에 의해 제3 상부 패드(332)와 전기적으로 연결될 수도 있다.
몇몇 실시예에서, 제3 기판(300) 상에 복수의 반도체 칩들이 적층될 수 있다. 예를 들어, 제2 반도체 칩(350) 상에 제3 반도체 칩(450)이 적층될 수 있다.
예를 들어, 제3 반도체 칩(450)은 제2 부착층(452)에 의해 제2 반도체 칩(350) 상에 배치될 수 있다. 제2 부착층(452)은 접착 수단을 이용하여 제3 반도체 칩(450)의 하면을 제2 반도체 칩(350)의 상면 상에 부착할 수 있다.
몇몇 실시예에서, 제3 반도체 칩(450)은 제2 본딩 와이어(474)에 의해 제3 기판(300)과 전기적으로 연결될 수 있다. 제2 본딩 와이어(474)는 예를 들어, 제3 반도체 칩(450)의 제2 칩 패드(472)를 제3 기판(300)의 제3 상부 패드(332)에 연결할 수 있다.
도 19는 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 18을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 19를 참조하면, 반도체 패키지(2000B)는 제1 재배선 층(110b)(redistribution layer), 제1 반도체 칩(200b), 제3 접속 부재(300b)(interconnector), 패시베이션 층(120b), 언더범프 금속 층(130b), 제2 접속 단자(140b), 제3 몰드층(150b)(encapsulator), 제2 재배선 층(160b), 패시베이션 층(170b), 언더범프 금속 층(180b) 및 제4 접속 부재(190b)를 포함할 수 있다.
제1 반도체 칩(200b)은 제1 재배선 층(110b) 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(200b)은 제1 재배선 층(110b)의 중앙부 상에 배치될 수 있다. 제1 반도체 칩(200b)은 제1 재배선 층(110b)과 전기적으로 연결될 수 있다.
제1 반도체 칩(200b)은 바디(210b), 접속 패드(220b) 및 패시베이션 막(230b)을 포함할 수 있다. 접속 패드(220b)는 제1 반도체 칩(200b)을 다른 구성(예를 들어 제1 재배선 층(110b))과 연결시킬 수 있다. 접속 패드(220b)는 도전성 물질을 포함할 수 있다. 패시베이션 막(230b)은 바디(210b) 상에 접속 패드(220b)를 노출시킬 수 있다. 패시베이션 막(230b)은 산화막, 질화막 또는 산화막과 질화막의 이중층일 수 있다.
제3 접속 부재(300b)는 제1 재배선 층(110b) 상에 배치될 수 있다. 제3 접속 부재(300b)는 제1 반도체 칩(200b)과 이격되어 배치될 수 있다. 예를 들어, 복수의 제3 접속 부재(300b)는 제1 반도체 칩(200b)을 둘러싸도록 제1 재배선 층(110b) 상에 배치될 수 있다. 제3 접속 부재(300b)는 제1 재배선 층(110b)과 접촉될 수 있다. 또한, 제3 접속 부재(300b)는 제1 재배선 층(110)과 전기적으로 연결될 수 있다. 즉, 제3 접속 부재(300b)와 제1 반도체 칩(200b)은 제1 재배선 층(110b)을 통해 전기적으로 연결될 수 있다.
제3 몰드층(150b)은 제1 반도체 칩(200b) 및 제3 접속 부재(300b)를 보호할 수 있다. 제3 몰드층(150b)은 제3 접속 부재(300b)의 외측과, 제3 접속 부재(300b)와 제1 반도체 칩(200b) 사이의 공간을 채울 수 있다.
제3 몰드층(150b)은 제1 면(150b_1) 및 제2 면(150b_2)을 포함할 수 있다. 제3 몰드층(150b)의 제1 면(150b_1)은 제1 재배선 층(110b)과 마주하는 면일 수 있고, 제3 몰드층(150b)의 제2 면(150b_2)은 제2 재배선 층(160b)과 마주하는 면일 수 있다. 제1 면(150b_1)은 제1 재배선 층(110b)과 접촉될 수 있고, 제2 면(150b_2)은 제2 재배선 층(160b)과 접촉될 수 있다. 제1 재배선 층(110b)은 제1 면(150b_1) 상에 배치될 수 있고, 제2 재배선 층(160b)은 제2 면(150b_2) 상에 배치될 수 있다.
제1 재배선 층(110b)은 제1 반도체 칩(200b)의 접속 패드(220b)를 재배선할 수 있다. 제1 재배선 층(110b)은 FRDL(front redistribution layer)일 수 있다. 제1 반도체 칩(200b)의 복수의 접속 패드(220b)가 제1 재배선 층(110b)을 통해 재배선될 수 있다. 예를 들어, 복수의 접속 패드(220b)는 제1 재배선 층(110b)을 통해 제2 접속 단자(140b), 제3 접속 부재(300b) 및 제4 접속 부재(190b) 등과 물리적 또는 전기적으로 연결될 수 있다.
제1 재배선 층(110b)은 절연 층(111b), 비아(112b), 라인 배선(113b), 절연 층(114b), 비아(115b) 및 라인 배선(116b) 등을 포함할 수 있다.
제2 재배선 층(160b)은 제3 몰드층(150b) 상에 배치될 수 있다. 예를 들어, 제2 재배선 층(160b)은 제2 면(150b_2) 상에 배치될 수 있다. 제2 재배선 층(160b)은 제1 반도체 칩(200b) 및 제3 접속 부재(300b)를 덮도록 형성될 수 있다.
제2 재배선 층(160b)은 절연 층(161b), 비아(162b), 라인 배선(163b), 절연 층(164b), 비아(165b) 및 라인 배선(166b) 등을 포함할 수 있다.
패시베이션 층(170b)은 제2 재배선 층(160b)을 외부로부터 보호할 수 있다. 패시베이션 층(170b)은 라인 배선(166b)의 일면의 일부를 노출시킬 수 있다.
언더범프 금속 층(180b)은 제4 접속 부재(190b)의 접속 신뢰성을 개선시킬 수 있다. 언더범프 금속 층(180b)은 패시베이션 층(170b)의 벽면 및 노출된 라인 배선(166b)의 일면을 따라 형성될 수 있다.
제4 접속 부재(190b)는 제1 반도체 패키지(1000B)를 제2 반도체 패키지(1100B)와 물리적 및 전기적으로 연결시킬 수 있다.
제1 소자(180b)는 제1 반도체 칩(200b)과 제2 재배선층(160b) 사이에 개재될 수 있다. 제3 몰드층(150b)은 제1 소자(180b)의 상면 및 측면과 접촉할 수 있다.
구체적으로, 제1 소자(180b)는 제1 연결 패드(223b) 및 제1 연결 배선(173b)에 의해 제2 재배선층(200b)과 연결된다. 제1 소자(180b)는 제2 재배선층(200b)의 제1 연결 패드(223)에 의해 제2 재배선층(200b)과 연결된다. 제1 연결 배선(173b)은 제1 소자(180b)의 상면과 제2 재배선층(200b) 사이에 배치된다.
제1 소자(180)는 제1 반도체 패키지(1000B)가 실장된 메인 보드(30)로부터 제2 반도체 패키지(1100B)로 전원을 공급한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 기판 110: 제1 절연층
112: 제1 도전 패턴 120: 제1 하부 패시베이션막
122: 제1 하부 패드 130: 제1 상부 패시베이션막
132: 제1 상부 패드 150: 제1 반도체 칩
160: 제1 범프 170: 제1 접속 부재
173: 제1 연결 배선 180: 제1 소자
183: 접착층 184: 언더필 물질
190: 제1 몰드층 200: 인터포저
210: 제2 절연층 212: 제2 도전 패턴
220: 제2 하부 패시베이션막 222: 제2 하부 패드
223: 제1 연결 패드 230: 제2 상부 패시베이션막
220: 제2 하부 패시베이션막 232: 제2 상부 패드
290: 제2 몰드층 300: 제3 기판
350: 제2 반도체 칩

Claims (10)

  1. 제1 절연층 및 상기 제1 절연층 내의 제1 도전 패턴을 포함하는 기판;
    상기 기판 상의 제1 반도체 칩;
    상기 기판 상에 상기 제1 반도체 칩과 이격되어, 제2 절연층 및 상기 제2 절연층 내의 제2 도전 패턴을 포함하는 인터포저;
    상기 제1 반도체 칩의 상면과 상기 인터포저 사이에 개재된 제1 소자;
    상기 기판 및 상기 인터포저를 연결하는 접속 부재; 및
    상기 제1 반도체 칩의 측면을 덮고, 상기 제1 소자의 측면과 접촉하는 몰드층을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 기판의 상면에 수직한 방향을 기준으로, 상기 접속 부재의 두께는 상기 제1 소자의 두께 및 상기 제1 반도체 칩의 두께의 합보다 두꺼운 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 반도체 칩의 하면과 상기 기판 사이의 제1 범프, 및
    상기 제1 소자의 상면과 상기 인터포저 사이의 연결 배선을 더 포함하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 기판의 상면에 수직한 방향을 기준으로, 상기 접속 부재의 두께는 상기 제1 반도체 칩과 상기 제1 범프의 두께의 합 및 상기 제1 소자와 상기 연결 배선의 두께의 합보다 두꺼운 반도체 패키지.
  5. 제 3항에 있어서,
    상기 연결 배선은 상기 기판의 상면에 수직한 방향으로 형성된 트렌치에 전도성 물질을 충전함으로써 형성되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 인터포저와 이격되어 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩을 더 포함하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제1 소자의 하면과 상기 제1 반도체 칩 사이에 개재된 접착층을 더 포함하는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 기판은, 상기 제1 절연층의 상면을 덮는 상부 패시베이션막과, 상기 상부 패시베이션막으로부터 노출되는 상부 패드를 포함하고,
    상기 인터포저는, 상기 제2 절연층의 하면을 덮는 하부 패시베이션막과, 상기 하부 패시베이션막으로부터 노출되는 하부 패드를 포함하고,
    상기 접속 부재는 상기 상부 패드 및 상기 하부 패드와 접촉하는 반도체 패키지.
  9. 제1 반도체 패키지와, 상기 제1 반도체 패키지 상에 배치된 제2 반도체 패키지를 포함하고,
    상기 제1 반도체 패키지는,
    제1 절연층 및 상기 제1 절연층 내의 제1 도전 패턴을 포함하는 제1 기판과,
    상기 제1 기판 상에 배치된 제1 반도체 칩과,
    상기 제1 기판 상에 상기 제1 반도체 칩과 이격되어, 제2 절연층 및 상기 제2 절연층 내의 제2 도전 패턴을 포함하는 제2 기판과,
    상기 제1 반도체 칩과 상기 제2 기판 사이에 개재된 제1 소자를 포함하고,
    상기 제2 반도체 패키지는 상기 제1 반도체 패키지 상의 제3 기판 상에 실장되는 제2 반도체 칩을 포함하고,
    상기 제1 소자는 상기 제2 반도체 패키지와 물리적으로 접촉하지 않는, 반도체　패키지.
  10. 제1 절연층 및 제1 도전 패턴을 포함하는 제1 기판을 형성하고,
    상기 제1 기판의 일면 상에 수동소자를 형성하고,
    제2 절연층 및 제2 도전 패턴을 포함하는 제2 기판, 및 상기 제2 기판의 일면 상에 실장된 제1 반도체 칩을 형성하고,
    상기 제1 기판의 일면과 상기 제2 기판의 일면이 서로 마주하도록 상기 제1 기판 및 상기 제2 기판을 연결하는 접속 부재를 형성하고,
    상기 접속 부재 및 상기 제1 반도체 칩의 측면을 덮고, 상기 수동소자와 접촉하는 몰드층을 형성하는 반도체 패키지 제조 방법.

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