KR20040035444A - 스택 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 목적은 신호선의 길이를 짧게 하여 전기적 특성이 향상되도록 하고, 또한 스택 패키지의 제조원가를 절감할 수 있는 스택 패키지 및 그 제조 방법을 제공하는데 있다.
이러한 본 발명은 적어도 2개 이상으로 적층한 CSP패키지들이 탑재되어 전기적으로 연결하기 위한 회로패턴이 형성되며 상기 회로패턴과 전기적으로 연결되는 제1통공이 형성된 판넬 및 상기 판넬의 제1통공이 상호 일치되게 하여 적어도 2개 이상 적층되며 그 일치된 제1통공에 관통 삽입되어 그 적층된 판넬들의 회로패턴과 전기적으로 연결되게 하는 핀형상의 컨넥터를 포함한다.

Description

스택 패키지 및 그 제조방법{A stack semiconductor package and it's manufacture method}
본 발명은 Fine-Pitch Ball Grid Array Semiconductor Package(이하, FBGA패키지라 함)를 이용하여 구성한 스택 패키지(Stack Package) 및 그 제조방법에 관한 것으로, 특히 신호선의 길이를 짧게 하여 전기적 특성이 향상되도록 한 것이다.
일반적으로 반도체 소자와 그에 대한 패키지 기술은 상호 부합되어 고밀도화, 고속도화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭해 왔다. 특히, 패키지 구조에 있어서 핀 삽입형에서 표면실장형으로 급격히 진행되어 회로기판에 대한 실장밀도를 높여 왔다.
최근에는 베어 칩(bare chip)의 특성을 그대로 패키지 상태에서 유지하면서도 취급이 용이하고 패키지 크기가 크게 줄어든 칩 크기 패키지(Chip Scale Package; 이하 CSP패키지라 함)가 개발되어 있다.
이러한 각종 CSP패키지 가운데 현재 가장 주목받고 있는 것으로는 FBGA패키지라 함)가 있는데, 이에 대해서는 도 1에 도시하였다.
도 1은 FBGA패키지의 일반적인 구조를 나타낸 도면이다.
도면에 나타낸 바와 같이, 상기 FBGA패키지(PKG)는, 전자회로가 직접되어 있는 반도체칩(1), 상기 반도체칩(1)의 신호를 외부로 전달하기 위한 회로기판(2), 상기 회로기판(2)과 반도체칩(1)을 전기적으로 연결하는 와이어(3), 상기 와이어(3)을 보호하기 위해 몰딩한 수지재의 절연물질(5) 및 상기 회로기판(2)의 저면에 융착되어 반도체칩(1)의 신호를 외부로 입출력하는 제1솔더볼(4)로 이루어진다.
최근에는 상기와 같은 FBGA패키지를 이용하여 용량과 실장밀도를 증가시킨 스택 패키지가 주목을 받고 있다. 이러한 스택 패키지는 패키징(packaging)되지 않은 반도체 소자를 여러 개 적층시키는 적층 칩 패키지와는 달리, 개별적으로 조립 공정이 완료된 단위 패키지를 여러 개 적층하여 구성하고 있는데, 이러한 스택 패키지에 대한 종래의 실시 예들을 도 2와 도 3에 도시하였다.
도 2는 종래의 스택 패키지에 대한 일 예를 나타낸 도면이다.
도 2는 폴리이미드 계열의 필름(Film)인 FPC(Flexible Printed Circuit)을 이용하여 스택 패키지를 구성한 것으로써, 제1패키지(10A), 제2패키지(10B) 및 상기 제1,2패키지들(10A,10B)의 신호를 연결하는 멀티 레이어 필름(12)으로 이루어지며, 상기 필름(12)의 저면에는 외부로 신호전달을 위한 솔더볼(14)이 설치된다. 여기서, 상기 제1패키지(10A)와 제2패키지(10B)는 모두 도 1에서 설명한 FBGA패키지이다.
이와 같은 도 2의 스택 패키지를 구성하기 위한 제조방법은, 먼저 제2패키지(10B)를 멀티레이어 필름(12)위에 부착한 다음, 그 제2패키지(10B)에 구비된 솔더볼(14)이 움직이지 않도록 언더 필(Under Fill)을 실시하여야 한다. 이후, 상기 필름(12)의 양쪽을 제2패키지(10B)의 윗면에 접착제를 이용하여 부착한 다음, 그 위의 제1패키지(10A)를 탑재하는 방법으로 제조한다.
그러나, 이러한 스택 패키지는 상기 폴리이미드 필름(12)과 제1,2패키지들(10A,10B)간의 접합 문제로 인한 신뢰성 문제가 발생하였다. 또한, 상기 폴리이미드 필름(12)을 두 개의 조각으로 조립되어야 함으로 조립상 가공이 어려워 제조 원가가 상승하는 단점이 있다.
도 3은 종래의 스택 패키지에 대한 다른 예를 나타낸 도면이다.
도 3은 인쇄회로기판(PCB; printed circuit board)을 이용하여 스택 패키지를 구성한 것으로써, 제1패키지(10A), 제2패키지(20B), 상기 제1패키지(20A)의 신호를 연결하는 제1인쇄회로기판(22A), 제2패키지(20B)의 신호를 연결하는 제2인쇄회로기판(22B), 상기 제1,2인쇄회로기판들(22A,22B)의 사이에 설치되어 제1,2인쇄회로기판들(22A,22B)의 신호를 연결하는 제3인쇄회로기판(22C) 및 상기 제2인쇄회로기판(22B)의 저면에 설치되어 외부로 신호전달을 하도록 한 솔더볼(24)로 구성되어 있다. 여기서, 상기 제1,2패키지들(20A,20B) 역시 도 1에서 설명한 FBGA패키지이다.
이와 같은 도 3의 스택 패키지를 구성하기 위한 제조방법은, 먼저 제2패키지(22B)를 제2인쇄회로기판(22B)의 상면에 탑재한 후, 역시 언더필을 하여 볼이 움직이지 않도록 고정하고, 그 위에 제3인쇄회로기판(22C)으로 위의 신호와 연결될 수 있도록 설치한다. 그 다음에 제1인쇄회로기판(22A)에 탑재된 제1패키지(20A)를 설치하고, 상기 제2인쇄회로기판(22B)의 저면에는 외부로 신호전달을 위한 솔더볼(24)를 설치하는 것에 의해 제조한다.
그러나, 이러한 스택 패키지 역시 상기 제1,2,3인쇄회로기판들(22A,22B,22C)의 추가 비용이 들어감은 물론, 전체적인 패키지의 높이가 높아지는 등의 문제점이 있다. 또한, 제1패키지(20A)와 제2패키지(20B)와의 사이에 또 다른 재1,2인쇄회로기판들(22A,22B)을 열 접착해야 함으로 조립 단가가 올라가는 단점이 있다. 뿐만 아니라, 상기 제1,2인쇄회로기판들(22A,22B)의 외측으로 제3인쇄회로기판(22C)을 설치해야 함으로서 최종적인 스택 패키지의 크기가 커지는 문제점이 있다.
따라서, 이러한 스택 패키지는 복잡한 작업 공정을 거침은 물론 패키지의 구조가 커지고, 전기적 신호 연결선이 길어지며, 제2패키지의 경우 열 방출에 문제가 야기되므로, 초고속(High Speed)용 스택 패키지에는 적용이 어렵다.
본 발명의 목적은 FBGA패키지를 회로패턴이 형성된 판넬과 상기 판넬들을 적층하는 연결핀을 갖는 콘넥터를 이용하여 스택 패키지를 구성함으로서 제조가 간단하고 제조원가를 절감할 수 있으며 신호선의 길이가 짧아 전기적 특성이 향상되도록 한 스택 패키지 및 그 제조 방법을 제공하는데 있다.
도 1은 FBGA패키지의 일반적인 구성을 나타낸 도면이고,
도 2는 도 1의 FBGA를 사용한 종래의 스택 패키지에 대한 일 예를 나타낸 도면이고,
도 3은 도 1의 FBGA를 사용한 종래의 스택 패키지에 대한 다른 예를 나타낸 도면이고,
도 4a ~ 도 4e는 본 발명에 따른 스택 패키지의 구성에 사용하기 위한 판넬들의 다양한 실시 예를 나타낸 도면이고,
도 5a ~ 도 5c는 본 발명에 따른 스택 패키지의 구성에 사용하기 위한 콘넥터들의 다양한 실시 예를 나타낸 도면이고,
도 6은 본 발명에 따른 스택 패키지의 구성에 사용하기 위한 방열판의 예를 나타낸 도면이고,
도 7a ~ 도 7e는 도 4a ~ 도 4e 표시의 판넬들에 각각 CSP패키지를 탑재한 상태를 나타낸 도면이고,
도 8a ~ 도 8e는 본 발명에 따른 스택 패키지들을 구성한 제1 내지 제5실시 예들을 각각 나타낸 단면도로써, 도 7a ~ 도 7e 표시의 패키지들을 조합 적층한 것이다.
도 9a ~ 도 9f는 본 발명에 따른 스택 패키지의 제6 내지 제11 실시 예들을 나타낸 단면도로써, 방열판이 적층 설치된 구성을 나타낸 것이다.
* 도면의 주요 부분에 대한 부호의 설명 *
PKG - CSP패키지100A,100b... - 판넬
102 - 회로패턴104 - 제1통공
106 - 제2통공200A,200B,200B - 컨넥터
202 - 몸체204 - 연결핀
300 - 방열판400 - 입출력수단
상기 목적을 달성하기 위한 본 발명의 구성은, 반도체칩을 실장하기 위한 기판을 구비하고, 그 기판에는 반도체칩의 신호를 입출력하기 위한 제1솔더볼들과 아울러 반도체칩을 보호하기 위한 몰드부가 구비된된 CSP패키지가 적층 설치된 스택 패키지에 있어서, 상기 CSP패키지를 탑재하기 위한 면적을 갖으며 그 탑재되는 CSP패키지와의 대응면 부위에는 CSP패키지와 전기적으로 연결하기 위한 회로패턴이 형성되며 그 회로패턴의 양측에 회로패턴과 전기적으로 연결되는 제1통공이 형성된 판넬; 및 상기 판넬의 제1통공이 상호 일치되게 하여 적어도 2개 이상 적층되며 그 일치된 제1통공에 관통 삽입되어 그 적층된 판넬들의 회로패턴과 전기적으로 연결하기 위한 핀형상의 컨넥터를 포함한다.
상기 스택 패키지의 저면에 반도체칩의 신호를 입출력하기 위한 입출력수단이 더 구비되어 있다
상기 입출력수단은 판넬의 저면에 설치되어 회로패턴과 연결되는 제2솔더볼 인 것을 특징으로 한다.
상기 입출력수단은 핀형상의 컨넥터에서 저면으로 일체로 돌출시킨 돌출부이고, 그 돌출부에 솔더가 딥핑(solder dipping)된 것을 특징으로 한다.
상기 판넬의 제1솔더볼들과 대응면에 형성되어 제1솔더볼들이 삽입되는 제2통공이 더 형성됨을 특징으로 한다.
상기 판넬의 몰드부와 대응면에 형성되어 몰드부가 삽입되는 제3통공이 더형성됨을 특징으로 한다.
상기 판넬의 제1솔더볼들과 대응면에 설치되어 판넬의 회로패턴과 연결되게 본딩패드가 더 형성됨을 특징으로 한다.
상기 본딩패드는 판넬을 관통 설치하는 홀을 따라서 판넬의 회로패턴과 연결되게 설치한 신호선과, 그 신호선이 설치된 홀을 수밀적으로 폐쇄하는 수밀막으로 구성된다.
상기 핀형상의 컨넥터는 연결핀들을 일체화 되게 고정하기 위한 지지몸체를 더 구비함을 특징으로 한다.
상기 연결핀은 Fe/Ni/Cu합금 혹은 솔더가 플레이팅 된 경질의 와이어 중에서 선택된 어느 하나의 재질로 형성된다.
상기 몸체는 절연물질로써 세라믹 계, 폴리에스테르 계, 폴리미드 계, 에폭시 계의 재료 중에서 선택된 어느 하나의 재질로 형성된다.
상기 스택 패키지의 어느 일측에 설치되어 열을 방출하기 위한 방열판을 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제조방법은, 적어도 두 개의 CSP패키지를 적층하여 구성한 스택 패키지의 제조방법에 있어서, 기 제작되어 있는 CSP패키지들을 제공하는 단계; 상기 CSP패키지가 탑재되어 전기적으로 연결하기 위한 회로패턴이 형성되며 상기 CSP패키지가 탑재되지 않는 영역에 위치되어 회로패턴과 전기적으로 연결되는 제1통공이 형성된 판넬들을 제공하는 단계; 상기 판넬들의 제1통공에 관통 삽입되어 그 적층된 판넬들의 회로패턴과 전기적으로 연결되게 하는 핀 형상의 컨넥터를 제공하는 단계; 상기 판넬의 회로패턴에 CSP패키지를 전기적으로 연결되도록 탑재하는 단계; 및 상기 CSP패키지가 탑재된 판넬들을 제1통공이 상호 일치되게 하여 적어도 2개 이상 적층하며 그 일치된 제1통공에 상기 핀 형상의 컨넥터를 관통 삽입하여 적층된 판넬들의 회로패턴과 전기적으로 연결되게 하는 적층 단계를 포함하는 것을 특징으로 한다.
상기 적층 단계에서 열방출이 용이한 방열판을 더 적층함을 특징으로 한다.
상기 스택패키지의 저면에 외부로 신호를 입출력하기 위한 솔더볼로 이루어진 입출력단자를 더 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 스택 패키지의 저면에 상기 컨넥터를 돌출 형성되로고 하고, 그 돌출된 부분에 솔더 딥핑(solder dipping)을 통해 외부로 신호를 입출력하는 입출력단자를 더 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 더욱 상세하게 설명한다.
먼저, 도 1에 도시한 FBGA패키지에 대해서는 중복 설명을 피하기 위하여 동일 부호로서 표시하였다.
도 4a ~ 도 4e는 본 발명에 따른 스택 패키지의 구성에 사용하기 위한 판넬들의 다양한 실시 예를 나타낸 도면이다.
도시된 바와 같이, 본 발명에 따른 스택 패키지를 구현하기 위해서는 판넬(100A,100B...)들을 구비하고 있다. 이 판넬(100A,100B...)들은 기 제작되어 있는 적어도 2개 이상의 CSP패키지(PKG)를 적층하기 위한 것으로써, 이러한 각 판넬(100A,100B...)들에 대한 다양한 실시 예를 도 4a 내지 도 4e를 참조하여 설명한다.
도 4a에 도시된 판넬(100A)은, 기 제작된 CSP패키지(PKG)가 상면 중앙에 탑재되며 그 CSP패키지(PKG)와 전기적으로 연결되도록 회로패턴(102)이 형성되며 상기 CSP패키지(PKG)가 탑재되지 않는 영역에 위치되어 상기 회로패턴(102)에 전기적으로 연결되는 제1통공(104)들이 형성되어 있다. 상기 제1통공(104)은 판넬(100A)의 외측부에 형성함이 좋다.
도 4b에 도시된 판넬(100B)은, 도 4a의 판넬(100A)에서 상기 CSP패키지(PKG)의 제1솔더볼(4)들과 대응하는 위치에 제2통공(106)들이 더 형성되고, 그 제2통공(106)에 상기 CSP패키지(PKG)의 제1솔더볼(4)들이 삽입되도록 한 것이다. 이는 상기 제2통공(106)에 CSP패키지(PKG)의 제1솔더볼들이 삽입됨으로서 스택 패키지의 구현시 스팩 패키지의 높이를 낮출 수 있다.
도 4c에 도시된 판넬(100C)은, 도 4a의 판넬(100A)에서 상기 CSP패키지(PKG)의 제1솔더볼(4)들과 몰드부분(5)에 대응하는 위치에 각각 제2통공(106)들과 제3통공(108)이 더 형성되고, 그 제2통공(106)들과 제3통공(108)에 상기 CSP패키지(PKG)의 제1솔더볼(4)들과 몰드부분(5)이 삽입되도록 한 것이다. 이는 상기 제2통공(106)과 제3통공(108)에 CSP패키지(PKG)의 제1솔더볼(4)들과 몰드부분(5)이 삽입됨으로서 스택 패키지의 구현시 스택 패키지의 높이를 도 4b의 판넬(100B)보다 더 낮출 수 있다.
도 4d에 도시된 판넬(100D)은, CSP패키지(PKG)의 제1솔더볼(4)들에 대응하는위치에 각각 홀을 뚫어 전기적으로 신호선(101)을 연결한 다음, 본딩패드(107)가 노출되도록 상기 홀을 막아서 구성한 것으로, 상기 본딩패드(107)에 CSP패키지(PKG)의 제1솔더볼(4)들이 표면실장 되도록 함은 물론, 홀을 통해 형성된 신호선(101)에 의해 신호선이 짧게 연결된다.
도 4e에 도시된 판넬(100E)은, CSP패키지(PKG)의 제1솔더볼(4)들에 대응하는 위치에 각각 홀을 뚫어 전기적으로 신호선(101)을 연결한 다음, 그 홀을 막고 양측면으로 금속(109)이 노출되도록 한 것으로, 신호선(101)이 짧아짐은 물론 판넬(100E)의 저면으로 후술하는 입출력단자를 융착할 수 있다.
도 5a ~ 도 5c는 본 발명에 따른 스택 패키지의 구성에 사용하기 위한 콘넥터들의 다양한 실시 예를 나타낸 도면이다.
도시된 바와 같이, 본 발명에 따른 스택 패키지를 구현하기 위해서는 컨넥터(200A,200B,200C)들을 구비하고 있다. 이 컨넥터(200A,200B,200C)들은 상기 CSP패키지(PKG)가 탑재된 상기 판넬(100A,100B...)들을 적층함과 동시에 전기적으로 연결하는 것으로, 상기 판넬(100A,100B...)에 형성된 제1통공(104)들에 삽입 설치되는 연결핀(204)들과, 그 연결핀(204)들을 고정 지지하는 몸체(202)를 갖는다.
상기 컨넥터(200A,200B,200C)는 CSP패키지(PKG)가 탑재된 판넬(100A,100B...)들의 제1통공(104)이 상호 일치되게 적어도 2개 이상을 적층하고, 그 적층된 판넬(100A,100B...)의 일치된 제1통공(104)에 관통 삽입되도록 상기 컨넥터(200A,200B,200C)의 연결핀(204)을 삽입 설치하는 것에 의해 적층함은 물론 전기적으로 연결된다.
이러한 컨넥터(200A,200B,200C)는, 상기 몸체(202)를 절연물질로 열 방출이 용이하도록 한 세라믹 계, 폴리에스테르 계, 폴리미드 계, 에폭시 계로 구성된 재료 중에서 선택된 어느 하나로 함이 좋다.
또한, 상기 연결핀(200A,200B,200C)은 Fe/Ni/Cu합금 혹은 솔더가 플레이팅 된 경질의 와이어 중에서 선택된 어느 하나를 사용함이 좋고, 상기 연결핀(204)의 외주에 플레이팅된 솔더가 리플로우 공정을 통해 제1통공(104)의 내주면과 접촉되도록 설치된다.
이러한 각 컨넥터(200A,200B,200C)들에 대한 여러 실시 예를 도 5a 내지 5c를 참조하여 설명한다.
도 5a에 도시된 컨넥터(200A)는, 상기 컨넥터(200A)에 구비된 몸체(202)의 상하부 방향으로 연결핀(204)이 형성되도록 된 것이다. 도 5b에 도시된 컨넥터(200B)는, 상기 컨넥터(200B)에 구비된 몸체(202)의 하부 방향으로만 연결핀(204)이 형성되도록 된 것이다. 도 5c에 도시된 컨넥터(200C)는, 상기 컨넥터(200C)에 구비된 몸체(202)의 상하부 방향으로 연결핀(204)이 형성된 것인데, 상부측으로 상기 연결핀(204)이 더 길게 형성된 것이다. 물론, 이와는 반대로 하부 방향으로 상기 연결핀이 더 길게 형성할 수도 있다.
도 6은 본 발명에 따른 스택 패키지의 구성에 사용하기 위한 방열판의 예를 나타낸 도면이다.
도시된 바와 같이, 본 발명에 따른 스택 패키지를 구현하기 위해서는 방열판(300)을 더 구비할 수 있다. 이 방열판(300)은 상기 CSP패키지(PKG)들이 적층되어 형성되는 스택 패키지에 함께 적층되도록 설치되어 패키지의 열을 방출할 수 있도록 하는 것으로, 열 전도 효율이 좋은 재질로 이루어진다.
이러한 방열판(300)에도 상기 판넬(100A,100B...)에 형성된 제1통공(104)들과 대응하는 위치에 통공(302)들을 형성하여 상기 컨넥터(200A,200B,200C)의 연결핀(204)이 삽입 설치하도록 할 수 있다.
도 7a ~ 도 7e는 도 4a ~ 도 4e 표시의 판넬들에 각각 CSP패키지를 탑재한 상태를 나타낸 도면이다.
도시된 바와 같이, 기 제작된 CSP패키지(PKG)들을 각 판넬(100A,100B...)들에 각각 탑재한 상태를 나타낸 것으로, 이를 각 도면을 참조하여 설명하면, 도 7a는 기 제작된 CSP패키지(PKG)를 도 4a에 따른 판넬(100A)에 탑재한 상태를 나타낸 것이다.
도 7b는 기 제작된 CSP패키지(PKG)를 도 4b에 따른 판넬(100B)에 탑재한 상태를 나타낸 것으로, 이는 상기 판넬(100B)에 형성된 제2통공(106)들에 CSP패키지(PKG)의 제1솔더볼(4)들이 삽입됨으로서 스택 패키지의 높이를 낮출 수 있다.
도 7c는 기 제작된 CSP패키지(PKG)를 도 4c에 따른 판넬(100C)에 탑재한 상태를 나타낸 것으로, 이는 상기 판넬(100C)에 형성된 제2통공(106)들과 제3통공(108)에 CSP패키지(PKG)의 제1솔더볼(4)들과 몰드부분(5)이 삽입됨으로서 도 7b의 구성 보다 스택 패키지의 높이를 더 낮출 수 있다.
도 7d는 기 제작된 CSP패키지(PKG)를 도 4d에 따른 판넬(100D)에 탑재한 상태를 나타낸 것으로, 이는 전기적 신호선의 길이를 줄일 수 있다. 상기 CSP패키지(PKG)의 제1솔더볼(4)들과 접착되는 본딩패드(107)에 도금 홀을 형성하고, 홀을 막고 전기적 신호선을 상하면에 형성하여 상측의 신호선(101)을 가장 짧은 길이로 전달할 수 있다.
도 7e는 기 제작된 CSP패키지(PKG)를 도 4e에 따른 판넬(100E)에 탑재한 상태를 나타낸 것으로, 상기 판넬(100E)의 저부로 입출력단자(400)를 설치할 수 있고, 또 이는 신호선(101)의 길이를 줄임은 물론 스택 패키지의 높이를 낮출 수 있다.
도 8a ~ 도 8e는 본 발명에 따른 스택 패키지들을 구성한 제1 내지 제5실시 예들을 각각 나타낸 단면도로써, 도 7a ~ 도 7e 표시의 패키지들을 조합 적층한 것이다.
도 8a에 따른 제1실시예의 스택 패키지는, 도 7c에 따른 두 개의 패키지를 조합 적층하여 구성한 것으로, 하부 판넬(100C)의 저면으로 돌출되는 CSP패키지(PKG)의 제1솔더볼(4)들이 입출력단자로 이용된다.
도 8b에 따른 제2실시예의 스택 패키지는, 도 7b에 따른 패키지와 도 7c에 따른 패키지를 조합 적층하여 구성한 것으로, 하부 판넬(100C)의 저면으로 돌출되는 CSP패키지(PJG)의 제1솔더볼(4)들이 입출력단자로 이용된다.
도 8c에 따른 제3실시예의 스택 패키지는, 도 7b에 따른 패키지와 도 7d에 따른 패키지를 조합 적층하여 구성한 것으로, 하부의 판넬(100D) 저면으로는 외부로 신호 전달을 위한 입출력단자(400)가 구비되어 있다. 상기 입출력단자(400)는,판넬과 컨넥터(200A)에 의해 적층된 CSP패키지(PKG)의 신호를 외부로 전달하기 위한 것으로, 적층된 판넬 중에서 최하부에 위치되는 판넬(100D)의 저면에 제2솔더볼(402)을 융착하여 구성함이 좋다.
도 8d에 따른 제4실시예의 스택 패키지는, 도 7b에 따른 패키지와 도 7e에 따른 패키지를 조합 적층하여 구성한 것으로, 역시 하부의 판넬(100E) 저면에 외부로 신호 전달을 위한 입출력단자(400)가 구비되어 있다.
도 8e에 따른 제5실시예의 스택 패키지는, 도 7b에 따른 패키지와 도 7e에 따른 패키지를 조합 적층하여 구성한 것으로, 여기서는 상기 입출력단자(400)의 다른 예가 적용된 것이다. 이러한 입출력단자(400)는 적층된 판넬 중에서 최하부에 위치되는 판넬(100E)의 저면으로 상기 컨넥터(200A)의 연결핀(204)이 돌출되도록 구성하고, 그 돌출된 부분에 솔더 딥핑(solder dipping)(404) 하는 것에 의해 입출력단자(400)를 형성할 수 있다.
도 9a ~ 도 9f는 본 발명에 따른 스택 패키지의 제6 내지 제11 실시 예들을 나타낸 단면도로써, 방열판이 적층 설치된 구성을 나타낸 것이다.
도시된 바와 같이 도 9a 내지 도 9f에 따른 제6 내지 제11실시예의 스택 패키지들은, 각각 도 7a 내지 도 7e에 따른 패키지를 조합 적층하여 구성할 때 도 6에 따른 방열판(300)을 함께 적층하여 구성하고, 도 5b와 도 5c에 따른 컨넥터들을 이용한 것이다. 이러한 제6 내지 제11실시예에 따른 스택패키지에 대해서는 앞에서 설명한 도 7a 내지 도 7e에 따른 패키지들을 조합 적층할 때 방열판(300)을 더 적층한 것으로, 중복 설명을 피하기 위하여 자세한 설명은 생략한다.
이와 같이 구성된 본 발명에 따른 스택 패키지의 제조방법은, 기 제작되어 있는 적어도 두 개의 CSP패키지(PKG)들이 제공된다.(도 1 참조)
또한, 상기 CSP패키지(PKG)가 탑재되어 전기적으로 연결되도록 한 회로패턴(102)을 형성하고 상기 CSP패키지(PKG)가 탑재되지 않은 영역에 회로패턴(102)에 전기적으로 연결되게 형성한 제1통공(104)들을 갖는 판넬(100A,100B...)들이 제공된다.(도 4a 내지 도 4e 참조)
그리고, 상기 판넬(100A,100B...)들의 제1통공(104)이 상호 일치되게 적층하며 상기 판넬(100A,100B...)에 형성된 제1통공(104)을 통해 삽입 설치되어 전기적으로 연결하는 연결핀(204)을 갖는 컨넥터(200A,200B,200C)들이 제공된다.(도 5a 내지 도 5c 참조)
이와 같이 제공된 판넬(100A,100B...)의 상면 중앙부에 상기 CSP패키지(PKG)를 탑재하여 판넬(100A,100B...)에 형성된 회로패턴(102)과 전기적으로 연결되도록 한다.(도 7a 내지 도 7e 참조)
상기와 같이 CSP패키지(PKG)가 탑재된 판넬(100A,100B...)들의 제1통공(104)이 상호 일치되게 적층 조합하여 본 발명에 따른 스택 패키지를 제조한다. 이때, 상기 판넬(100A,100B...)들에 형성된 제1통공(104)들이 동일한 수직선상에 위치하도록 하여 적층하고, 이와 같이 적층된 판넬(100A,100B...)들의 제1통공(106)들을 통해 상기 컨넥터(200A,100B,200C)의 연결핀(204)을 삽입 설치하여 리플로우 하는 것에 의해 적층된 CSP패키지(PKG)들이 서로 전기적으로 연결되도록 한다. 여기서, 상기 연결핀(204)에는 솔더가 플레이팅 되어 있음으로서, 리플로우에 의해 상기 솔더 플레이팅된 부분에 의해 전기적으로 연결된다.(도 8a와 도 8b 참조)
또한, 상기 적층된 CSP패키지(PKG)들의 신호를 외부로 전달하여 입출력하도록 하는 입출력단자(400)를 형성하는 단계를 포함한다. 상기 입출력단자(400)는 적층된 판넬(100A,100B...) 중에서 최하부에 위치된 판넬의 저면에 제2솔더볼(402)을 리플로우 하여 형성할 수 좋다.(도 8c와 도 8d 참조) 또한, 상기 입출력단자(400)는 상기 컨넥터(200A,200B,200C)의 연결핀(204) 하단을 적층된 판넬 중에서 최하부에 위치된 판넬의 저부로 돌출되도록 하고, 그 돌출된 부분에 솔더 딥핑(solder dipping)(404)을 통해 형성할 수 있다.(도 8e 참조)
또한, 본 발명은 상기 CSP패키지(PKG)를 적층할 때 방열판(300)을 함께 적층하여 설치할 수 있는데, 이는 상기 방열판(300)에 의해 스택 패키지에서 발생되는 열을 보다 효율적으로 방출시켜 스택 패키지의 성능을 향상시킨다.(도 9a 내지 도 9f 참조)
이상 설명에서 알 수 있는 바와 같이 본 발명에 따르면, 폴리이미드 필름을 사용하지 않음으로 제조원가를 절감할 수 있는 효과가 있고, 외부에서 솔더링(Soldering)함으로서 제조가 쉬운 장점을 가짐은 물론, 신호선의 길이가 짧아지므로 전기적 특성이 향상되는 효과가 있다. 또한, 외부에서 부착 부분을 육안으로 확인할 수 있기 때문에 검사가 용이한 이점도 있다.
또한, 본 발명에 따르면, 기 제작된 CSP패키지가 탑재되는 판넬에 제2통공을 형성하여 그 속에 CSP패키지의 제1솔더볼이 들어가도록 함으로서, 스택 패키지의전체적인 두께를 얇게 할 수 있고, 신호선을 짧게 하여 고속용을 적합한 장점이 있으며, 또 콘넥터 및 방열판의 체결 및 제작이 용이하므로, 스택 패키지의 가격이 저렴하고, 열 방출이 용이하여 고속용으로 적합한 장점을 갖는다. 아울러, 본 발명은 다양한 형태의 스택 패키지의 대응이 용이한 효과를 갖는다.

Claims (16)

  1. 반도체칩을 실장하기 위한 기판을 구비하고, 그 기판에는 반도체칩의 신호를 입출력하기 위한 제1솔더볼들과 아울러 반도체칩을 보호하기 위한 몰드부가 구비된된 CSP패키지가 적층 설치된 스택 패키지에 있어서,
    상기 CSP패키지를 탑재하기 위한 면적을 갖으며 그 탑재되는 CSP패키지와의 대응면 부위에는 CSP패키지와 전기적으로 연결하기 위한 회로패턴이 형성되며 그 회로패턴의 양측에 회로패턴과 전기적으로 연결되는 제1통공이 형성된 판넬; 및
    상기 판넬의 제1통공이 상호 일치되게 하여 적어도 2개 이상 적층되며 그 일치된 제1통공에 관통 삽입되어 그 적층된 판넬들의 회로패턴과 전기적으로 연결하기 위한 핀형상의 컨넥터를 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1항에 있어서, 상기 스택 패키지의 저면에 반도체칩의 신호를 입출력하기 위한 입출력수단이 더 구비되어 있는 것을 특징으로 하는 스택 패키지.
  3. 제 2항에 있어서, 상기 입출력수단은 판넬의 저면에 설치되어 회로패턴과 연결되는 제2솔더볼 인 것을 특징으로 하는 스택 패키지.
  4. 제 2항에 있어서, 상기 입출력수단은 핀형상의 컨넥터에서 저면으로 일체로 돌출시킨 돌출부이고, 그 돌출부에 솔더가 딥핑(solder dipping)된 것을 특징으로하는 스택 패키지.
  5. 제 1항에 있어서, 상기 판넬의 제1솔더볼들과 대응면에 형성되어 제1솔더볼들이 삽입되는 제2통공이 더 형성됨을 특징으로 하는 스택 패키지.
  6. 제 1항에 있어서, 상기 판넬의 몰드부와 대응면에 형성되어 몰드부가 삽입되는 제3통공이 더 형성됨을 특징으로 하는 스택 패키지.
  7. 제 1항에 있어서, 상기 판넬의 제1솔더볼들과 대응면에 설치되어 판넬의 회로패턴과 연결되게 본딩패드가 더 형성됨을 특징으로 하는 스택 패키지.
  8. 제 7항에 있어서, 상기 본딩패드는 판넬을 관통 설치하는 홀을 따라서 판넬의 회로패턴과 연결되게 설치한 신호선과, 그 신호선이 설치된 홀을 수밀적으로 폐쇄하는 수밀막으로 구성됨을 특징으로 하는 스택 패키지.
  9. 제 1항에 있어서, 상기 핀형상의 컨넥터는 연결핀들을 일체화 되게 고정하기 위한 지지몸체를 더 구비함을 특징으로 하는 스택 패키지.
  10. 제 9항에 있어서, 상기 연결핀은 Fe/Ni/Cu합금 혹은 솔더가 플레이팅 된 경질의 와이어 중에서 선택된 어느 하나의 재질로 형성됨을 특징으로 하는 스택 패키지.
  11. 제 9항에 있어서, 상기 몸체는 절연물질로써 세라믹 계, 폴리에스테르 계, 폴리미드 계, 에폭시 계의 재료 중에서 선택된 어느 하나의 재질로 형성됨을 특징으로 하는 스택 패키지.
  12. 제 1항에 있어서, 상기 스택 패키지의 어느 일측에 설치되어 열을 방출하기 위한 방열판을 더 포함하는 것을 특징으로 하는 스택 패키지.
  13. 적어도 두 개의 CSP패키지를 적층하여 구성한 스택 패키지의 제조방법에 있어서,
    기 제작되어 있는 CSP패키지들을 제공하는 단계;
    상기 CSP패키지를 탑재하기 위한 면적을 갖으며 그 탑재되는 CSP패키지와의 대응면 부위에 상기 CSP패키지와 전기적으로 연결하기 위한 회로패턴이 형성되며 상기 CSP패키지가 탑재되지 않는 영역에 위치되어 회로패턴과 전기적으로 연결되는 제1통공이 형성된 판넬들을 제공하는 단계;
    상기 판넬들의 제1통공에 관통 삽입되어 그 적층된 판넬들의 회로패턴과 전기적으로 연결되게 하는 핀 형상의 컨넥터를 제공하는 단계;
    상기 판넬의 회로패턴에 CSP패키지를 전기적으로 연결되도록 탑재하는 단계; 및
    상기 CSP패키지가 탑재된 판넬들을 제1통공이 상호 일치되게 하여 적어도 2개 이상 적층하며 그 일치된 제1통공에 상기 핀 형상의 컨넥터를 관통 삽입하여 적층된 판넬들의 회로패턴과 전기적으로 연결되게 하는 적층 단계를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  14. 제 13항에 있어서, 상기 적층 단계에서 열방출이 용이한 방열판을 더 적층함을 특징으로 하는 스택 패키지의 제조방법.
  15. 제 13항에 있어서, 상기 스택패키지의 저면에 외부로 신호를 입출력하기 위한 솔더볼로 이루어진 입출력단자를 더 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  16. 제 13항에 있어서, 상기 스택 패키지의 저면에 상기 컨넥터를 돌출 형성되게 형성하고, 그 돌출된 부분에 솔더 딥핑(solder dipping)을 통해 외부로 신호를 입출력하는 입출력단자를 더 형성하는 단계를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
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