CN100539102C - 电路板嵌埋有半导体芯片的电性连接结构 - Google Patents

电路板嵌埋有半导体芯片的电性连接结构 Download PDF

Info

Publication number
CN100539102C
CN100539102C CNB2007100922377A CN200710092237A CN100539102C CN 100539102 C CN100539102 C CN 100539102C CN B2007100922377 A CNB2007100922377 A CN B2007100922377A CN 200710092237 A CN200710092237 A CN 200710092237A CN 100539102 C CN100539102 C CN 100539102C
Authority
CN
China
Prior art keywords
layer
circuit
embedded
semiconductor chip
blind hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2007100922377A
Other languages
English (en)
Other versions
CN101281895A (zh
Inventor
许诗滨
连仲城
陈尚玮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Quanmao Precision Science & Technology Co Ltd
Phoenix Precision Technology Corp
Original Assignee
Quanmao Precision Science & Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Quanmao Precision Science & Technology Co Ltd filed Critical Quanmao Precision Science & Technology Co Ltd
Priority to CNB2007100922377A priority Critical patent/CN100539102C/zh
Publication of CN101281895A publication Critical patent/CN101281895A/zh
Application granted granted Critical
Publication of CN100539102C publication Critical patent/CN100539102C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

一种嵌埋半导体芯片的电路板结构，主要是将至少一半导体芯片收纳于支承板的开口中，且于该支承板及半导体芯片上形成介电层及线路层，而在该介电层中形成空心导电盲孔以供该线路层电性连接至该半导体芯片。通过本发明的空心导电盲孔可避免于制造中因膨胀系数不同产生热应力而导致分离现象，进而可确保产品的电性功能。

Description

电路板嵌埋有半导体芯片的电性连接结构
技术领域
本发明涉及一种嵌埋半导体芯片的电路板结构，尤指一种用以电性连接埋入支承板的半导体芯片与线路的空心导电盲孔结构。
背景技术
随着半导体封装技术的发展，半导体装置(Semiconductor device)已开发出不同的封装型态，其主要是在一封装基板(package substrate)或导线架上先装置半导体芯片，再将半导体芯片电性连接在该封装基板或导线架上，接着以胶体进行封装。其中球栅阵列式(Ball gridarray，BGA)为一种先进的半导体封装技术，其特点在于采用一封装基板来安置半导体芯片，并利用自动对位(Self-alignment)技术以于该封装基板背面植置多个成栅状阵列排列的锡球(Solder ball)，使相同单位面积的半导体芯片承载件上可以容纳更多输入/输出连接端(I/Oconnection)以符合高度集成化(Integration)的半导体芯片所需，以通过该些锡球以电性连接至外部装置。
但是现有的半导体封装结构是将半导体芯片黏贴于基板顶面，进行打线接合(wire bonding)或覆晶接合(Flip chip)封装，再于基板的背面植以锡球以进行电性连接，如此，虽可达到高脚数的目的，但是在更高频使用时或高速操作时，其将因导线连接路径过长而产生电气特性的效能无法提升，而有所限制。另外，因传统封装需要多次的连接接口，相对地增加制造的复杂度。
鉴此，为了能有效地提升电性质量而符合下世代产品的应用，业界纷纷研究采用将芯片埋入封装基板内以直接的电性连接，用以缩短电性传导路径，并可减少信号损失、信号失真及提升高速操作的能力。
如图1所示，为现有的半导体组件埋入基板的封装件的剖面示意图。如图所示，该封装件包括承载板10，且该承载板10的一表面100形成有至少一开口100a；至少一半导体芯片11，且该半导体芯片11上形成有多个电极垫110，接置于该承载板10上且收纳于该开口100a中；一线路增层结构12形成于该承载板10上，且该线路增层结构12通过多个导电盲孔120电性连接至该半导体芯片11上的电极垫110。
该半导体芯片11具有一有源面11a及与该有源面相对的无源面11b，且该有源面11a上形成有多个电极垫110，该无源面11b通过胶黏剂13接置于该承载板开口100a中。
该线路增层结构12包括至少一介电层121，与该介电层121交错叠置的线路层122，以及贯穿该介电层121以电性连接该线路层122的导电盲孔120，且所述多个导电盲孔120得以电性连接至该半导体芯片11的电极垫110。而在该线路增层结构12的最外表面的线路层上则形成有多个电性连接端123，且该最外层线路层上形成有一防焊层124，而该防焊层124具有多个开孔以外露出该电性连接端123，用以提供植置有导电组件，例如为焊球125(Solder ball)，从而供收纳于该承载板10中的该半导体芯片11得以通过其表面的电极垫110、该线路增层结构12以及该焊球125电性导接至外部组件。
如上所述，现有的芯片埋入式封装结构中，该线路层通过导电盲孔直接与半导体芯片作电性连接，而该导电盲孔系通过于形成于绝缘层中的盲孔(Via)中电镀铜形成，且铜材料填满该盲孔。然，由于所形成的导电盲孔周围的各组成组件(例如绝缘层、半导体芯片表面的保护层等)的热膨胀系数(Coeffecient Thermal Efficent；CTE)不匹配，导致所形成的半导体封装件由于各组成组件之间的热膨胀差异，而于该半导体封装件中产生热应力，进而可能导致所形成的线路结构与半导体芯片的电极垫表面产生分离而导致产品电性失效。
又现有的半导体封装件中，为满足细线路(Fine Pitch)的要求及所短信号传导路径，与线路连接的导电盲孔采用叠置结构，然而由于该导电盲孔周围的各组成组件，例如绝缘层、半导体芯片表面的保护层等的热膨胀系数各不相同，导致产品内部产生的热应力不匹配，而使该半导体芯片的电极垫与线路结构之间产生分离，故无法满足细线路的要求，同时亦影响产品的信赖度。
因此，如何提出一种电路板嵌埋有半导体芯片的电性连接结构，以避免现有技术的种种缺失，实已成为目前业界亟待解决的技术问题。
发明内容
鉴于上述现有技术的种种缺失，本发明的主要目的在于提供一种嵌埋半导体芯片的电路板结构，以提升产品电性能，避免半导体芯片的电极垫与增层线路结构之间产生分离。
本发明的又一目的在于提供一种嵌埋半导体芯片的电路板结构，以提升产品优良率及产品的信赖度。
本发明的再一目的在于提供一种嵌埋半导体芯片的电路板结构，以缩短电性传导路径且增加线路布局的弹性。
为达上述及其它目的，本发明提出一种嵌埋半导体芯片的电路板结构，包括：一支承板，其具有至少一开口；至少一半导体芯片，其嵌埋于该支承板的开口中，该半导体芯片具有一有源面，且该有源面具有多个电极垫；芯面保护层，其形成于该半导体芯片的有源面，且该芯面保护层具有相对于该电极垫的开孔，以显露出该半导体芯片的电极垫；金属层，其形成于露出该芯面保护层开孔的电极垫上；介电层，其形成于该支承板及芯面保护层表面，且该介电层形成有相对于该电极垫的开孔，以露出该半导体芯片的电极垫；以及线路层，其形成于该介电层的表面，并于该介电层的开孔中形成有与该线路层电性连接的空心导电盲孔，以供该线路层得以通过该空心导电盲孔电性连接至该半导体芯片的电极垫上的金属层。
于本发明的另一实施例中，上述金属层与空心导电盲孔之间还具有一缓冲金属层。
于本发明的再一实施例中，该嵌埋半导体芯片的电路板结构还包括一形成于该介电层及线路层表面线路增层结构，且该线路增层结构中形成有多个满镀金属盲孔以电性连接至该线路层，并于该线路增层结构表面形成有电性连接垫。该线路增层结构包括有至少一介电层、叠置于该介电层上的线路层，以及形成于该介电层中的满镀金属盲孔。此外，该线路增层结构表面具有防焊层，且该防焊层具有多个开孔，以显露线路增层结构表面的电性连接垫。
于本发明的又一实施例中，上述线路增层结构中的满镀金属盲孔是延伸至该线路层的空心导电盲孔的底部。
相比于现有技术，本发明的嵌埋半导体芯片的电路板结构，主要是在绝缘层中形成空心导电盲孔以供形成于该绝缘层表面的线路层电性连接至埋设于支承板开口中的半导体芯片的电极垫。本发明可通过该空心导电盲孔中的介电层与形成于空心导电盲孔外围的介电层可解决热膨胀系数不易匹配的问题，且空心导电盲孔内外介电层材料相同，可降低其应力，而可避免半导体芯片与其上形成的增层线路分离，进而使产品的电性质量降低的缺失。
又，本发明中，可于上述介电层及线路层上继续进行线路增层制造以形成线路增层结构，且该线路增层结构的满镀金属盲孔可延伸至该线路层的空心导电盲孔底部以形成叠置的盲孔结构，因而可应用于细线路电路板中，同时可缩短电性传导路径、增加线路布局的弹性。
附图说明
图1为显示现有芯片埋入基板的封装件的剖面示意图；
图2为显示本发明的嵌埋半导体芯片的电路板结构第一实施例的剖面示意图；
图3为显示本发明的嵌埋半导体芯片的电路板结构第二实施例的剖面示意图；
图4为显示本发明的嵌埋半导体芯片的电路板结构第三实施例的剖面示意图；
图5为显示本发明的嵌埋半导体芯片的电路板结构第四实施例的剖面示意图；
图6为显示本发明的嵌埋半导体芯片的电路板结构第五实施例的剖面示意图；以及
图7为显示本发明的嵌埋半导体芯片的电路板结构第六实施例的剖面示意图。
附图标记说明
10        承载板
100       表面
100a，200 开口
11，21       半导体芯片
123          电性连接垫
11a          有源面
11b          无源面
12，40       线路增层结构
120          导电盲孔
121，24，400 介电层
122，25，402 线路层
125          焊球
13           胶黏剂
20           支承板
110，210     电极垫
21a          有源面
21b          无源面
220，240     开孔
22           芯面保护层
23           金属层
250          空心导电盲孔
26，124      防焊层
30           缓冲金属层
404，406     满镀金属盲孔
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实施例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
第一实施例
如图2所示为本发明的嵌埋半导体芯片的电路板结构第一实施例的剖面示意图。如图所示，本发明的嵌埋半导体芯片的电路板结构包括：一支承板20、至少一半导体芯片21、芯面保护层22、金属层23、介电层24、线路层25以及空心导电盲孔250。
上述支承板20可为完成前段线路制造的电路板、绝缘板或为一核心板，且该核心板的材质可为金属或非金属。又该支承板20中形成有至少一开口200以收纳该半导体芯片21。
该半导体芯片21具有一有源面21a及相对的无源面21b，且该有源面21a上形成有多个电极垫210。
该芯面保护层22形成于半导体芯片21的有源面21a上，且该芯面保护层22中对应半导体芯片21的电极垫210的位置形成有开孔220以显露出该些电极垫210。
该金属层23形成于芯面保护层22的开孔220中的电极垫210表面上，而该金属层23可为金属阻障层(under Bump metallization；UBM)，例如为镍/金金属层，通过该金属层23以保护覆盖在其下的电极垫210。
该介电层24形成于该支承板20及半导体片21的有源面21a，且该介电层24形成有相对于电极垫210的开孔240，以显露出该半导体芯片21的电极垫210。其中，该介电层24可例如为环氧树脂(Epoxyresin)、聚乙酰胺(Polyimide)、氰脂(Cyanate ester)、玻璃纤维(Glassfiber)、双顺丁烯二酸酰亚胺/三氮阱(BT，Bismaleimide triazine)或混合环氧树脂与玻璃纤维等材质构成。
该线路层25形成于该介电层24的表面，并于该介电层24的开孔240中形成有与该线路层25电性连接的空心导电盲孔250，以供该线路层25通过该空心导电盲孔250而电性连接至该半导体芯片21的电极垫210。上述线路层25例如为图案化铜层，其制作方法种类繁多且为业界所现有，故在此不再为文赘述。
此外，本发明的结构还包括一防焊层26，于该防焊层26中形成多个开孔(图未示)以露出该线路层25中作为电性连接垫部分(图未示)，且该防焊层26填满该空心导电盲孔250。之后可于该电性连接垫上接置导电组件(例如为焊球)以完成半导体芯片21向外的电性连接。
本发明的嵌埋半导体芯片的电路板结构主要特征为介电层24的开孔中形成的导电结构为空心导电盲孔250，从而可通过该空心导电盲孔使其周围的介电层、防焊层、芯面保护层的热膨胀系数(CTE)相匹配，以降低产品内部产生的热应力，进而避免埋设于该电路板中的半导体芯片的电极垫与形成于其上的线路层产生分离，导致产品的电性失效。较佳的实施方式，为上述的防焊层、介电层、芯面保护层的材料可为热膨胀系数相近的材料，使该空心导电盲孔250的周围得有相近的膨胀系数，而可以降低产品于工作中所产生的热应力。
第二实施例
如图3所示为本发明的嵌埋半导体芯片的电路板结构第二实施例的剖面示意图。
本实施例中该嵌埋半导体芯片的电路板结构与前述第一实施例大致相同，其主要差异在于本实施例还包括一缓冲金属层。
如图3所示，一缓冲金属层30形成于上述的空心导电盲孔250及金属层23之间，而该缓冲金属层30可为铜箔，以便于该金属层23厚度不足时，通过该增厚的缓冲金属层30作为后续介电层24形成开孔(即盲孔)的雷射开孔制造的挡止层，进而防止覆盖在其下的半导体芯片21的电极垫210受到损坏。
第三实施例
如图4所示为本发明的嵌埋半导体芯片的电路板结构第三实施例的剖面示意图。
本实施例中该嵌埋半导体芯片的电路板结构与前述第一实施例大致相同，其主要差异在于本实施例的嵌埋半导体芯片的电路板结构还包括一形成于介电层24及线路层25表面的线路增层结构40。
该线路增层结构40包括至少一介电层400、叠置于该介电层400表面上的线路层402以及形成于介电层400中以供线路层402电性连接至线路层25的满镀金属盲孔404；当然另亦可使用空心导电盲孔(图未示)当作线路层402与线路层25的电讯传导路径。
上述介电层400填满空心导电盲孔250。本实施例中，通过该空心导电盲孔250的设计使其周围的介电层24,400及芯面保护层22的热膨胀系数较相匹配，因而可避免产品于工作中产生的热能，使半导体芯片的电极垫与线路层间的介电层因热膨胀问题而产生电极垫与线路层分离的现象。
此外，本实施例中，线路增层结构40的线路层402表面还形成有多个电性连接垫(未图示)，且该线路增层结构40外表面形成有一防焊层26以保护覆盖在其下的线路，并形成有多个开孔(图未示)以露出线路增层结构40表面的电性连接垫(图未示)。之后可于该电性连接垫上接置导电组件(例如为焊球)以完成半导体芯片21向外的电性连接。
第四实施例
如图5所示为本发明的嵌埋半导体芯片的电路板结构第四实施例的剖面示意图。
本实施例中该嵌埋半导体芯片的电路板结构与前述第三实施例大致相同，其主要差异在于本实施例的嵌埋半导体芯片的电路板结构还包括一缓冲金属层30。
如图5所示，一缓冲金属层30形成于该金属层23与空心导电盲孔250之间，而该缓冲金属层30的功用如上述第二实施例所示，于此不再赘述的。
第五实施例
如图6所示为本发明的嵌埋半导体芯片的电路板结构第五实施例的剖面示意图。
本实施例中该嵌埋半导体芯片的电路板结构与前述第三实施例大致相同，其主要差异在于本实施例的嵌埋半导体芯片的电路板结构中，线路增层结构40中形成有另一满镀金属盲孔406。
如图6所示，另一满镀金属盲孔406连通至该最初形成的线路层25的空心导电盲孔250的底部，以形成叠置盲孔的结构，使其可应用于细线路电路板中，并可缩短电性传导路径，以增加线路布局的弹性。
第六实施例
如图7所示为本发明的嵌埋半导体芯片的电路板结构第六实施例的剖面示意图。
本实施例中该嵌埋半导体芯片的电路板结构系与前述第五实施例大致相同，其主要差异在于本实施例的嵌埋半导体芯片的电路板结构还包括一缓冲金属层30。
如图7所示，该缓冲金属层30形成于该金属层23与空心导电盲孔250之间，而该缓冲金属层30的功用如上述第二实施例所示，在此不再赘述的。
因此，本发明的嵌埋半导体芯片的电路板结构，主要是将半导体芯片收纳于支承板的开口中，之后于该支承板及该半导体芯片上进行线路制造，以形成该介电层及线路层，且于该介电层中形成空心导电盲孔，以供该线路层电性连接至该半导体芯片上的电极垫。因此，本发明可通过该空心导电盲孔使其周围的组成组件，例如介电层、芯面保护层的热膨胀系数相近材料，避免空心导电盲孔中的介电层与形成于空心导电盲孔外围的介电层可解决热膨胀系数不易匹配的问题，且该空心导电盲孔内外介电层材料相同，可降低其应力，而可避免半导体芯片与其上形成的增层线路分离，进而使产品电性质量降低的缺失。
又，本发明中，可于上述的介电层及线路层上继续进行线路增层制造以形成线路增层结构，且该线路增层结构的满镀金属盲孔可延伸至该线路层的空心导电盲孔底部以形成叠置的盲孔结构，因而可应用于细线路电路板中，同时可缩短电性传导路径、增加线路布局的弹性。
上述实施例仅为例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与变化。因此，本发明的权利保护范围，应如前述的权利要求书所列。

Claims (7)

1.一种嵌埋半导体芯片的电路板结构，包括：
一支承板，其具有至少一开口；
至少一半导体芯片，其嵌埋于该支承板的开口中，该半导体芯片具有一有源面，且该有源面具有多个电极垫；
芯面保护层，其形成于该半导体芯片的有源面，且该芯面保护层具有相对于该电极垫的开孔，用以露出该半导体芯片的电极垫；
金属层，其形成于露出该芯面保护层的开孔中的电极垫表面；
介电层，其形成于该支承板及芯面保护层表面，且该介电层形成有相对于该电极垫的开孔，以露出该半导体芯片的电极垫上的金属层；以及
线路层，其形成于该介电层的表面，并于该介电层的开孔中形成有与该线路层电性连接的空心导电盲孔，以供该线路层得以通过该空心导电盲孔电性连接至该半导体芯片的电极垫上的金属层。
2.根据权利要求1所述的嵌埋半导体芯片的电路板结构，其中，该支承板为完成前段线路制造的电路板、绝缘板及金属板其中之一。
3.根据权利要求1所述的嵌埋半导体芯片的电路板结构，还包括一形成于该金属层与空心导电盲孔之间的缓冲金属层。
4.根据权利要求1或3所述的嵌埋半导体芯片的电路板结构，还包括一形成于该介电层及线路层表面的线路增层结构，且该线路增层结构中形成有多个满镀金属盲孔以电性连接至该线路层，并于该线路增层结构表面形成有电性连接垫。
5.根据权利要求4所述的嵌埋半导体芯片的电路板结构，其中，该线路增层结构外表面具有防焊层，且该防焊层具有多个开孔，以显露线路增层结构的电性连接垫。
6.根据权利要求4所述的嵌埋半导体芯片的电路板结构，其中，该线路增层结构包括有至少一介电层、叠置于该介电层上的线路层，以及形成于该介电层中的满镀金属盲孔。
7.根据权利要求4所述的嵌埋半导体芯片的电路板结构，其中，该满镀金属盲孔延伸至该线路层的空心导电盲孔的底部。
CNB2007100922377A 2007-04-02 2007-04-02 电路板嵌埋有半导体芯片的电性连接结构 Active CN100539102C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2007100922377A CN100539102C (zh) 2007-04-02 2007-04-02 电路板嵌埋有半导体芯片的电性连接结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2007100922377A CN100539102C (zh) 2007-04-02 2007-04-02 电路板嵌埋有半导体芯片的电性连接结构

Publications (2)

Publication Number Publication Date
CN101281895A CN101281895A (zh) 2008-10-08
CN100539102C true CN100539102C (zh) 2009-09-09

Family

ID=40014278

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007100922377A Active CN100539102C (zh) 2007-04-02 2007-04-02 电路板嵌埋有半导体芯片的电性连接结构

Country Status (1)

Country Link
CN (1) CN100539102C (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102740597A (zh) * 2011-04-07 2012-10-17 陈群 一种嵌埋有电子元件的基板制造方法
CN105990379B (zh) * 2015-02-25 2019-07-26 联想(北京)有限公司 一种感光模组及制作方法

Also Published As

Publication number Publication date
CN101281895A (zh) 2008-10-08

Similar Documents

Publication Publication Date Title
US9449941B2 (en) Connecting function chips to a package to form package-on-package
KR100800478B1 (ko) 적층형 반도체 패키지 및 그의 제조방법
EP2798675B1 (en) Method for a substrate core layer
US20120267782A1 (en) Package-on-package semiconductor device
US20170162556A1 (en) Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener
US7863729B2 (en) Circuit board structure embedded with semiconductor chips
US20120273941A1 (en) Package structure having embedded electronic component and fabrication method thereof
CN102543927A (zh) 嵌埋穿孔中介层的封装基板及其制造方法
US20110031606A1 (en) Packaging substrate having embedded semiconductor chip
US8710642B2 (en) Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus
US20090146314A1 (en) Semiconductor Device
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
US20040212087A1 (en) Wiring substrate and electronic parts packaging structure
US11869829B2 (en) Semiconductor device with through-mold via
KR100573302B1 (ko) 와이어 본딩을 이용한 패키지 스택 및 그 제조 방법
CN101136382A (zh) 芯片封装体
CN101425510A (zh) 半导体元件的叠层封装结构及其方法
TW202101708A (zh) 半導體裝置及製造半導體裝置的方法
KR101037827B1 (ko) 반도체 패키지
US11362057B2 (en) Chip package structure and manufacturing method thereof
CN100539102C (zh) 电路板嵌埋有半导体芯片的电性连接结构
US6812567B2 (en) Semiconductor package and package stack made thereof
US7847414B2 (en) Chip package structure
US20120049359A1 (en) Ball grid array package
CN109427725B (zh) 中介基板及其制法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant