KR20060101340A - 적층형 반도체 장치 - Google Patents

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KR20060101340A
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semiconductor
semiconductor device
metal pattern
semiconductor substrate
heat
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KR1020060024685A
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토시타카 아카호시
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마츠시타 덴끼 산교 가부시키가이샤
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    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
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Abstract

제 2 반도체 기판(5)의 배면에 이 배면측에 인접하는 반도체 장치(3)에 실장된 제 1 반도체 소자(1)에 접촉된 상태로 배치되는 방열용 금속 패턴(12)을 형성하고, 반도체 기판(2,5)의 주변 근처 개소에 두께 방향으로 관통해서 열을 전달하는 관통 비어 홀(via hole)(14,15)을 형성하고, 상기 반도체 기판(5)의 배면에 있어서 관통 비어 홀(14)과 방열용 금속 패턴(12)을 접속시켜 반도체 장치(3,6) 사이에 걸치는 땜납 볼(11)을 형성하여 이 땜납 볼(11)에 의해 반도체 장치(6)의 금속 패턴(12)에 전달된 열을 이 금속 패턴(12)이 형성된 반도체 장치(6)의 배면측에 인접하는 반도체 장치(3)의 관통 비어 홀(15)에 전달한다.
적층형 반도체 장치, 방열용 금속 패턴, 비어 홀, 땜납 볼

Description

적층형 반도체 장치{STACKED SEMICONDUCTOR PACKAGE}
도 1a는 본 발명의 제 1 실시예에 의한 적층형 반도체 장치의 단면도이다.
도 1b는 동적층형 반도체 장치에 이용되는 반도체 기판을 하방(배면측)에서 본 평면도이다.
도 2는 본 발명의 제 1 실시예에 의한 적층형 반도체 장치의 변형예의 단면도이다.
도 3a는 본 발명의 제 2 실시예에 의한 적층형 반도체 장치의 단면도이다.
도 3b는 동적층형 반도체 장치에 이용되는 반도체 기판을 하방(배면측)에서 본 평면도이다.
도 4a는 본 발명의 제 3 실시예에 의한 적층형 반도체 장치의 단면도이다.
도 4b는 동적층형 반도체 장치에 이용되는 반도체 기판을 하방(배면측)에서 본 평면도이다.
도 5a는 본 발명의 제 4 실시예에 의한 적층형 반도체 장치의 단면도이다.
도 5b는 동적층형 반도체 장치에 이용되는 반도체 기판을 하방(배면측)에서 본 평면도이다.
도 6은 본 발명의 제 5 실시예에 의한 적층형 반도체 장치의 단면도이다.
도 7a는 동적층형 반도체 장치에 이용되는 반도체 소자를 하방에서 본 평면 도이다.
도 7b는 동적층형 반도체 장치에 이용되는 반도체 기판을 하방(배면측)에서 본 평면도이다.
도 8은 종래 적층형 반도체 장치의 단면도이다.
본 발명은 반도체 소자가 탑재된 반도체 장치가 복수 설치되고, 이들 반도체 장치가 적층되어 있는 적층형 반도체 장치에 관한 것이다.
휴대 정보 기기 등의 소형, 경량화에 따라, 반도체 장치 패키지의 고밀도화, 소형화, 박형화가 요구되고 있다. 이들 요구에 따르기 위해서, 반도체 장치를 겹쳐서 다단으로 탑재한 적층형 반도체 장치가 개발되어 있다. 그러나, 이 적층형 반도체 장치에 있어서는 반도체 장치가 고밀도로 배치됨으로써, 반도체 소자로부터 발생하는 열이 반도체 장치내에 체류하기 쉽다는 문제를 갖고 있다. 이 문제를 해소하는 것으로서 일본 특허 공개 제 2000-12765호 공보 등에 있어서, 반도체 소자로부터 발생하는 열을 외부로 방출하는 방열 구조를 마련하고, 반도체 소자의 안정한 동작을 도모한 것이 제안되어 있다.
도 8은 이러한 방열 구조를 갖는 종래의 적층형 반도체 장치를 나타내는 단면도이다. 제 1 반도체 소자(101)는 플립칩(flip chip) 접속으로 제 1 반도체 기판(102)에 실장되어 있다. 제 2 반도체 소자(103)도 마찬가지로 플립칩 접속으로 제 2 반도체 기판(104)에 실장되어 있다. 또한 제 1 반도체 기판(102)과 제 2 반도체 기판(104), 그리고, 제 2 반도체 기판(104)과 마더보드(105)의 각각이 이들 기판(102,104), 및 마더보드(105) 사이에 배치된 땜납 볼(106)을 이용하여 접속되어 있다. 또한, 제 1 반도체 기판(102), 제 2 반도체 기판(104) 및, 마더보드(105)에서는 열이 이들 기판(102,104), 및 마더보드(105)내를 빠져나가서 기판(102,104), 및 마더보드(105)의 반대면으로 전달하기 쉽도록 복수의 방열용 비어 홀(107)이 형성되어 있다. 또한, 비어 홀(107)은 그 내면이 금속으로 도금되어 있거나, 금속이나 세라믹을 함유하는 수지 재료 등으로 이루어진 열전달 부재가 충전된 구성으로 되어 있다.
그러나, 종래의 적층형 반도체 장치에서는 방열 경로로서의 비어 홀(107)을 반도체 기판(102,104)에 있어서의 반도체 소자(101,103)에 임하는 중앙 근처 개소에 설치하고 있으므로, 반도체 소자(101,103)의 전극에 플립칩 접속된 반도체 기판(102,104)의 내부 전극 단자와, 반도체 소자(101,103)가 탑재되는 면의 반대측으로 배치되는 외부 전극 단자를 연결하기 위한 배선을 둘러칠 때에, 비어 홀(107)이 장해가 되어, 배선의 둘러침의 자유도가 저하하고, 커스터머(customer)(고객)가 요망한 핀 배치를 실현할 수 없는 염려가 있으며, 그 결과, 해당하는 반도체 소자(101,103)의 적층화가 실현할 수 없다고 하는 문제도 발생하고 있었다.
본 발명은 상기 문제를 해결하는 것으로서, 각각 반도체 소자가 탑재된 복수의 반도체 장치를 적층할 수 있으면서 방열 효율이 양호하고, 또한 배선의 둘러침 의 자유도가 저하하지 않는 적층형 반도체 장치를 제공하는 것을 목적으로 한다.
상기 종래의 문제를 해결하기 위해서 본 발명의 적층형 반도체 장치는 하기와 같은 구성을 갖고 있다.
본 발명은 반도체 기판의 표면측으로 반도체 소자를 실장한 반도체 장치를 복수 단 적층한 적층형 반도체 장치로서, 반도체 기판의 배면에 이 배면측에 인접하는 반도체 장치에 실장된 반도체 소자를 피복한 구조체에 접촉한 상태로 배치되는 방열용 금속 패턴을 형성하고, 반도체 기판의 주변 근처 개소에 두께 방향으로 관통하여 열을 전달하는 관통 비어 홀을 형성하고, 상기 반도체 기판의 배면에 있어서 상기 관통 비어 홀과 방열용 금속 패턴을 접속시키고, 반도체 장치간에 걸치는 땜납 볼을 형성하여 이 땜납 볼에 의해 반도체 장치의 금속 패턴에 전달된 열을 이 금속 패턴이 형성된 반도체 장치의 배면측에 인접하는 반도체 장치의 관통 비어 홀로 전달하는 것을 특징으로 한다.
이 구성에 있어서 반도체 소자에서 발생된 열은 이 반도체 소자를 피복한 구조체에 접촉된 금속 패턴에 전달되고, 이 금속 패턴의 열이 금속 패턴에 접속된 관통 비어 홀에 전달되어서 방열된다. 또한, 더욱이 반도체 장치의 금속 패턴에 전달된 열은 땜납 볼에 의해 이 금속 패턴이 설치된 반도체 장치의 배면측에 인접하는 반도체 장치의 관통 비어 홀로 전달된다. 이것에 의해, 반도체 소자에서 발생된 열이 양호하게 방산된다. 또한 상기 구성에 의하면, 방열 경로로서의 관통 비어 홀을 반도체 기판에 있어서의 주변 근처 개소에 배치하였으므로, 반도체 소자에 접속된 반도체 기판의 내부 전극 단자와 외부 전극 단자를 연결시키기 위한 접속용 배선을 둘러칠 때에 관통 비어 홀이 대부분 장해로 되지 않고, 접속용 배선의 둘러침의 자유도를 높게 유지할 수 있다. 따라서, 커스터머가 요망한 핀 배치를 자유롭게 실현할 수 있어 이 적층형 반도체 장치를 안정하게 또한 용이하게 제공할 수 있다.
또한, 본 발명의 적층형 반도체 장치는 반도체 기판의 표면측에 반도체 소자를 플립칩 실장한 반도체 장치를 복수 단 적층한 적층형 반도체 장치로서, 반도체 기판의 배면에 이 배면측에 인접하는 반도체 장치에 실장된 반도체 소자에 접촉된 상태로 배치되는 방열용 금속 패턴을 형성하고, 반도체 기판의 주변 근처 개소에 두께 방향으로 관통해서 열을 전달하는 관통 비어 홀을 형성하고, 상기 반도체 기판의 배면에 있어서 상기 관통 비어 홀과 방열용 금속 패턴을 접속시키고, 반도체 장치 사이에 걸치는 땜납 볼을 형성하여 이 땜납 볼에 의해 반도체 장치의 금속 패턴에 전달된 열을 이 금속 패턴이 형성된 반도체 장치의 배면측에 인접하는 반도체 장치의 관통 비어 홀로 전달하는 것을 특징으로 한다.
이 구성에 있어서, 반도체 소자에서 발생된 열은 이 반도체 소자에 접촉된 금속 패턴에 전달되고, 이 금속 패턴의 열이 금속 패턴에 접속된 관통 비어 홀에 전달되어 방열된다. 또한, 더욱이 반도체 장치의 금속 패턴에 전달된 열은 땜납 볼에 의해 이 금속 패턴이 형성된 반도체 장치의 배면측에 인접하는 반도체 장치의 관통 비어 홀에 전달된다. 이것에 의해, 반도체 소자에서 발생된 열이 양호하게 방산된다. 또한, 상기 구성에 의하면, 방열 경로로서의 관통 비어 홀을 반도체 기판에 있어서의 주변 근처 개소에 배치하였으므로, 반도체 소자에 접속된 반도체 기판 의 내부 전극 단자와 외부 전극 단자를 연결시키기 위한 접속용 배선을 둘러칠 때에 관통 비어 홀이 대부분 장해로 되지 않고, 접속용 배선의 둘러침의 자유도를 높게 유지할 수 있다. 따라서, 커스터머가 요망한 핀 배치를 자유롭게 실현할 수 있어, 이 적층형 반도체 장치를 안정하게 또한 용이하게 제공할 수 있다.
또한 본 발명의 적층형 반도체 장치는 반도체 장치의 반도체 기판의 배면에 형성된 방열용 금속 패턴과, 이 반도체 장치의 배면측에 인접하는 반도체 장치에 탑재된 반도체 소자가 열전달율이 높은 접착제를 통하여 접착되어 있는 것을 특징으로 한다.
이 구성에 의해, 반도체 소자의 열이 열전달율이 높은 접착제를 통하여 방열용 금속 패턴에 양호하게 전달되고, 이 결과, 반도체 소자에서 발생된 열이 한층 양호하게 방산된다.
또한 본 발명의 적층형 반도체 장치는, 방열용 금속 패턴이 접지 전극용으로서 이용되는 관통 비어 홀 및 땜납 볼에 접속되어 있는 것을 특징으로 한다.
이 구성에 의하면, 반도체 기판에 탑재된 반도체 소자의 배면 전위를 안정화하는 것이 가능해 지고, 백바이어스(back bias)가 필요해지는 아날로그IC 등의 적층화가 용이하게 실현될 수 있다.
또한, 본 발명의 적층형 반도체 장치는 반도체 소자의 전극이 이 반도체 소자의 표면 전체에 격자상으로 배치되어 있는 것을 특징으로 한다.
이하, 본 발명의 실시예에 의한 적층형 반도체 장치의 방열 구조에 대해서 도면을 참조하면서 설명한다.
우선, 도 1a 및 도 1b에 의해 본 발명의 제 1 실시예에 의한 적층형 반도체 장치에 대해서 설명한다. 여기서, 도 1a는 동적층형 반도체 장치의 단면도, 도 1b는 동적층형 반도체 장치로 이용되는 반도체 기판을 하방(배면측)에서 본 평면도이다.
도 1a에 나타낸 바와 같이, 이 적층형 반도체 장치는 제 1 반도체 소자(1)를 제 1 반도체 기판(2)상에 탑재한 제 1 반도체 장치(3)상에, 제 2 반도체 소자(4)를 제 2 반도체 기판(5)상에 실장한 제 2 반도체 장치(6)를 적층해서 구성되어 있다.
도 1b에 나타낸 바와 같이, 제 1 반도체 기판(2)에는 저면에 있어서의 주변 근처 개소에 복수의 외부 전극 단자(2a)가 형성되고, 또한 도 1a에 나타낸 바와 같이, 상면에 있어서의 중앙 근처 개소에 복수의 제 1 전극(내부 전극 단자)(2b)이 형성되고, 상면에 있어서의 주변 근처 개소에 복수의 제 2 전극(2c)이 형성되어 있다. 그리고, 제 1 반도체 기판(2)의 상면에 제 1 반도체 소자(1)가 페이스업(face up)으로 실장되어 있다. 제 1 전극(2b)과 제 1 반도체 소자(1)가 Au 등의 와이어(7)를 통하여 전기 접속되어 있다. 또한, 제 1 반도체 소자(1)와 와이어(7)가 시일링(sealing) 수지(8)로 몰드되어 있다. 또한 도시되지 않았지만, 제 1 반도체 기판(2)의 내부 전극 단자로서의 제 1 전극(2b)과, 제 1 반도체 기판(2)의 외부 전극 단자(2a)가 제 1 반도체 기판(2)에 형성된 접속용 배선에 의해 전기적으로 접속되어 있다.
또한 마찬가지로 도 1b에 나타낸 바와 같이, 제 2 반도체 기판(5)에는 저면에 있어서의 주변 근처 개소에 복수의 외부 전극 단자(5a)가 형성되고, 또한, 도 1a에 나타낸 바와 같이, 상면에 있어서의 중앙 근처 개소에 제 1 복수 전극(내부 전극 단자)(5b)이 형성되고, 상면에 있어서의 주변 근처 개소에 복수의 제 2 전극(5c)이 형성되어 있다. 그리고, 제 2 반도체 기판(5)의 제 1 전극(5b)과 제 2 반도체 소자(4)가 땜납 볼 등의 돌기 전극(9)을 통하여 페이스다운(face down)으로 플립칩 접속되어 있다. 이 제 2 반도체 소자(4)의 설치 방법은 페이스다운으로 플립칩될 경우이어도 페이스업으로 실장되고, 시일링 수지로 피복하는 바와 같은 경우이어도 좋고, 어느쪽에 한정되는 것이 아니다.
또한, 도시하지 않았지만 제 2 반도체 기판(5)의 내부 전극 단자로서의 제 1 전극(5b)과, 제 2 반도체 기판(5)의 외부 전극 단자(5a)가 제 2 반도체 기판(5)에 형성된 접속용 배선에 의해 전기적으로 접속되어 있다.
또한, 제 1 반도체 기판(2)의 외부 전극 단자(2a)에는 마더보드(미도시)와의 전기적 접속에 이용하는 땜납 볼(10)이 형성되어 있다.
또한, 제 1 반도체 기판(2)의 상면 주변 근처에 형성된 복수의 제 2 전극(2c)과, 제 2 반도체 기판(5)의 저면 주변 근처에 형성된 외부 전극 단자(5a)가 땜납 볼(11)로 접속되어 있다.
또한, 제 2 반도체 기판(5)의 배면상에는 방열용 금속 패턴(12)이 형성되어 있으며, 이 금속 패턴(12)이 제 1 반도체 소자(1)를 피복하고 있는 시일링 수지(8)에 접촉되어 있다.
본 발명은 이에 한정되는 것은 아니고, 예컨대, 도 2에 나타낸 바와 같이, 제 1 반도체 소자(1)가 페이스다운으로 플립칩 살장되어 있으며, 그 제 1 반도체 소자(1)를 커버하도록 금속제의 방열판(18)이 설치된 경우이어도 좋고, 그 경우는 제 2 반도체 기판(5) 배면상에 형성된 방열용 금속 패턴(12)이 금속제의 방열판(18)에 접촉되어 있다.
이 방열판(18)으로는 예컨대, Cu에 크롬 도금이 실시된 소재가 이용되지만, 이에 한정되는 것은 아니다.
상기 금속 패턴(12)은 도 1b에 나타낸 바와 같은 제 2 반도체 기판(5)의 배면상에 형성되어 있는 일부 외부 전극 단자(5a)와 물리적(열적) 및 전기적으로 접속되어 있다. 이 금속 패턴(12)은 제 2 반도체 기판(5)을 작성할 때에 동 배면에 형성되는 외부 전극 단자(5a)와 동시에 형성되고, 예컨대, 텅스텐, 몰리브덴 등의 금속 재료에 니켈, 금 도금을 실시함으로써 형성되어 있다. 또한 이 실시예에 있어서는, 제 1 반도체 기판(2)의 배면에도 마찬가지 구성의 금속 패턴(13)이 형성되어 있으며, 이 금속 패턴(13)은 도 1b에 나타낸 바와 같은 제 1 반도체 기판(2)의 배면상에 형성되어 있는 일부의 외부 전극 단자(2a)와 물리적(열적) 및 전기적으로 접속되어 있지만, 이에 한정되는 것은 아니다.
도 1a에 나타낸 바와 같이, 각 반도체 기판(2,5)의 주변 근처 개소에는 상면으로부터 배면을 향하여 관통하는 복수의 관통 비어 홀(14,15)이 형성되어 있다. 그리고, 제 2 반도체 기판(5)에 형성된 관통 비어 홀(14)에 의해 제 2 반도체 기판(5)의 상면 주변 근처에 형성된 제 2 전극(5c)과 제 2 반도체 기판(5)의 배면에 형성된 금속 패턴(11)이 물리적(열적) 및 전기적으로 접속되어 있다. 또한, 제 1 반도체 기판(2)에 형성된 관통 비어 홀(15)에 의해 제 1 반도체 기판(2)의 상면 주변 근처에 형성된 제 2 전극(2c)과 제 2 반도체 기판(2)의 배면에 형성된 금속 패턴(12)이 물리적(열적) 및 전기적으로 접속되어 있다. 한편, 관통 비어 홀(14,15)은 그 내면이 금속으로 도금되거나, 금속이나, 금속 또는 세라믹을 함유하는 수지 재료 등이 충전된 구성이면 좋다.
상기 구성에 있어서, 제 1 반도체 장치(3)상에 제 2 반도체 장치(6)가 적층 되어 있지만, 제 1 반도체 장치(3)의 제 1 반도체 소자(1)를 피복한 구조체인 시일링 수지(8)나 방열판(18)에는 제 2 반도체 기판(5)의 배면에 형성된 금속 패턴(12)이 접촉되어 있으므로, 제 1 반도체 소자(1)에서 발생된 열은 시일링 수지(8)나 방열판(18)을 통하여 이 금속 패턴(12)으로 전달되고, 금속 패턴(12)의 열이 금속 패턴(12)에 접속된 외부 전극 단자(5a)로부터 이 외부 전극 단자(5a)의 상방측에 접속된 제 2 반도체 기판(5)의 관통 비어 홀(14)이나, 상기 외부 전극 단자(5a)의 하방측에 접속된 땜납 볼(11), 제 1 반도체 기판(2)의 제 2 전극(2c), 관통 비어 홀(15)로 전달되고, 또한, 이 관통 비어 홀(15)에 접속된 제 1 반도체 기판(2)의 외부 전극 단자(2a)를 통하여 금속 패턴(13)이나 땜납 볼(10)로도 전달된다. 따라서, 제 1 반도체 소자(1)에서 발생된 열은 금속 패턴(12), 외부 전극 단자(5a), 관통 비어 홀(14), 땜납 볼(11), 제 2 전극(2c), 관통 비어 홀(15), 외부 전극 단자(2a), 금속 패턴(13), 땜납 볼(10)에 양호하게 전달되어서 방산되고, 방열 효율이 매우 양호하게 유지된다.
또한, 방열 경로로서의 관통 비어 홀(14,15)을 제 1, 제 2 반도체 기판(2,5)에 있어서의 중앙 근처 개소에서가 아닌, 주변 근처 개소에 배치하였으므로, 반도 체 소자(1,4)의 전극에 와이어(7)나 돌기 전극(16), 돌기 전극(9)을 통하여 접속된 각 반도체 기판(2,5)의 내부 전극 단자로서의 제 1 전극(2b,5b)과 외부 전극 단자(2a,5a)를 연결시키기 위한 접속용 배선을 둘러칠 때에, 상기 관통 비어 홀(14,15)이 대부분 장해가 되지 않고, 둘러침의 자유도가 높아져, 커스터머(고객)가 요망한 핀 배치를 자유롭게 실현할 수 있고, 이것에 의해 반도체 장치(3,6)[반도체 소자(1,4)]를 적층화하여도 지장을 주는 것 없이, 이러한 적층형 반도체 장치를 안정하게 또한 용이하게 제공할 수 있다.
이어서, 도 3a 및 도 3b에 의해 본 발명의 제 2 실시예에 의한 적층형 반도체 장치에 대해서 설명한다. 여기서, 도 3a는 동적층형 반도체 장치의 단면도, 도 3b는 동적층형 반도체 장치에 이용되는 반도체 기판을 하방(배면측)에서 본 평면도이다.
도 3a에 나타낸 바와 같이, 이 적층형 반도체 장치는 제 1 반도체 소자(1)를 제 1 반도체 기판(2)상에 탑재한 제 1 반도체 장치(3)상에, 제 2 반도체 소자(4)를 제 2 반도체 기판(5)상에 실장한 제 2 반도체 장치(6)를 적층하여 구성되어 있다.
도 3b에 나타낸 바와 같이, 제 1 반도체 기판(2)에는 저면에 있어서의 주변 근처 개소에 복수의 외부 전극 단자(2a)가 형성되고, 또한, 도 3a에 나타낸 바와 같이, 상면에 있어서의 중앙 근처 개소에 복수의 제 1 전극(내부 전극 단자)(2b)이 형성되고, 상면에 있어서의 주변 근처 개소에 복수의 제 2 전극(2c)이 형성되어 있다. 그리고, 제 1 반도체 기판(2)의 제 1 전극(2b)과 제 1 반도체 소자(1)가 땜납 볼 등의 돌기 전극(16)을 통하여 페이스다운으로 플립칩 접속되어 있다. 또한, 도 시되지 않았지만, 제 1 반도체 기판(2)의 내부 전극 단자로서의 제 1 전극(2b)과, 제 1 반도체 기판(2)의 외부 전극 단자(2a)가 제 1 반도체 기판(2)에 형성된 접속용 배선에 의해 전기적으로 접속되어 있다.
또한, 마찬가지로 도 3b에 나타낸 바와 같이, 제 2 반도체 기판(5)에는 저면에 있어서의 주변 근처 개소에 복수의 외부 전극 단자(5a)가 형성되고, 또한 도 3a에 나타낸 바와 같이, 상면에 있어서의 중앙 근처 개소에 제 1 복수의 전극(내부 전극 단자)(5b)이 형성되고, 상면에 있어서의 주변 근처 개소에 복수의 제 2 전극(5c)이 형성되어 있다. 그리고, 제 2 반도체 기판(5)의 제 1 전극(5b)과 제 2 반도체 소자(4)가 땜납 볼 등의 돌기 전극(9)을 통하여 페이스다운으로 플립칩 접속되어 있다. 또한, 도시하지 않았지만, 제 2 반도체 기판(5)의 내부 전극 단자로서의 제 1 전극(5b)과, 제 2 반도체 기판(5)의 외부 전극 단자(5a)가 제 2 반도체 기판(5)에 형성된 접속용 배선에 의해 전기적으로 접속되어 있다.
또한, 제 1 반도체 기판(2)의 외부 전극 단자(2a)에는 마더보드(미도시)와의 전기적 접속으로 이용하는 땜납 볼(10)이 형성되어 있다.
또한, 제 1 반도체 기판(2)의 상면 주변 근처에 형성된 복수의 제 2 전극(2c)과 제 2 반도체 기판(5)의 저면 주변 근처에 형성된 외부 전극 단자(5a)가 땜납 볼(11)로 접속되어 있다.
또한, 제 2 반도체 기판(5)의 배면상에는 방열용 금속 패턴(12)이 형성되어 있으며, 이 금속 패턴(12)이 제 1 반도체 소자(4)의 배면에 접촉되어 있다. 이 금속 패턴(12)은 도 3b에 나타낸 바와 같은 제 2 반도체 기판(5)의 배면상에 형성되 어 있는 일부의 외부 전극 단자(5a)와 물리적(열적) 및 전기적으로 접속되어 있다. 이 금속 패턴(12)은 제 2 반도체 기판(5)을 작성할 때에 동 배면에 형성되는 외부 전극 단자(5a)와 동시에 형성되고, 예컨대, 텅스텐, 몰리브덴 등의 금속 재료에 니켈, 금 도금을 실시함으로써 형성되어 있다. 또한 이 실시예에 있어서는, 제 1 반도체 기판(2)의 배면에도 마찬가지 구성의 금속 패턴(13)이 형성되어 있으며, 이 금속 패턴(13)은 도 3b에 나타낸 바와 같은 제 1 반도체 기판(2)의 배면상에 형성되어 있는 일부의 외부 전극 단자(2a)와 물리적(열적) 및 전기적으로 접속되어 있지만, 이에 한정되는 것은 아니다.
도 3a에 나타낸 바와 같이, 각 반도체 기판(2,5)의 주변 근처 개소에는 상면으로부터 배면을 향하여 관통하는 복수의 관통 비어 홀(14,15)이 형성되어 있다. 그리고, 제 2 반도체 기판(5)에 형성된 관통 비어 홀(14)에 의해 제 2 반도체 기판(5)의 상면 주변 근처에 형성된 제 2 전극(5c)과 제 2 반도체 기판(5)의 배면에 형성된 금속 패턴(12)이 물리적(열적) 및 전기적으로 접속되어 있다. 또한, 제 1 반도체 기판(2)에 형성된 관통 비어 홀(15)에 의해 제 1 반도체 기판(2)의 상면 주변 근처에 형성된 제 2 전극(2c)과 제 2 반도체 기판(2)의 배면에 형성된 금속 패턴(13)이 물리적(열적) 및 전기적으로 접속되어 있다. 또한, 관통 비어 홀(14,15)은 그 내면이 금속으로 도금되거나, 금속이나, 금속 또는 세라믹을 함유하는 수지 재료 등이 충전된 구성으로 하면 좋다.
상기 구성에 있어서 제 1 반도체 장치(3)상에 제 2 반도체 장치(6)가 적층되어 있지만, 제 1 반도체 장치(3)의 제 1 반도체 소자(1)에는 제 2 반도체 기판(5) 의 배면에 형성된 금속 패턴(12)이 접촉되어 있으므로, 제 1 반도체 소자(1)에서 발생된 열은 이 금속 패턴(12)에 전달되고, 이 금속 패턴(12)의 열이 금속 패턴(12)에 접속된 외부 전극 단자(5a)로부터 이 외부 전극 단자(5a)의 상방측에 접속된 제 2 반도체 기판(5)의 관통 비어 홀(14)이나, 상기 외부 전극 단자(5a)의 하방측에 접속된 땜납 볼(11), 제 1 반도체 기판(2)의 제 2 전극(2c), 관통 비어 홀(15)로 전달되고, 또한, 이 관통 비어 홀(15)에 접속된 제 1 반도체 기판(2)의 외부 전극 단자(2a)를 통하여 금속 패턴(13)이나 땜납 볼(10)로도 전달된다. 따라서, 제 1 반도체 소자(1)에서 발생된 열은 금속 패턴(12), 외부 전극 단자(5a), 관통 비어 홀(14), 땜납 볼(11), 제 2 전극(2c), 관통 비어 홀(15), 외부 전극 단자(2a), 금속 패턴(13), 땜납 볼(10)에 양호하게 전달되어서 방산되어, 방열 효율이 매우 양호하게 유지된다.
또한, 방열 경로로서의 관통 비어 홀(14,15)을 제 1, 제 2 반도체 기판(2,5)로 있어서의 중앙 근처 개소에서가 아닌, 주변 근처 개소에 배치하였으므로, 반도체 소자(1,4)의 전극에 돌기 전극(9,16)을 통하여 접속된 각 반도체 기판(2,5)의 내부 전극 단자로서의 제 1 전극(2b,5b)과 외부 전극 단자(2a,5a)를 연결시키기 위한 접속용 배선을 둘러칠 때에, 상기 관통 비어 홀(14,15)이 대부분 장해가 되지 않고, 둘러침의 자유도가 높아져, 커스터머(고객)가 요망하는 핀 배치를 자유롭게 실현할 수 있고, 이것에 의해, 반도체 장치(3,6)[반도체 소자(1,4)]를 적층화하여도 지장을 주는 것 없이, 이러한 적층형 반도체 장치를 안정하게 또한 용이하게 제공할 수 있다.
이어서, 도 4a 및 도 4b에 의해 본 발명의 제 3 실시예에 의한 적층형 반도체 장치에 대해서 설명한다. 여기서, 도 4a는 동적층형 반도체 장치의 단면도, 도 4b는 동적층형 반도체 장치에 이용되는 반도체 기판을 하방(배면측)에서 본 평면도이다. 또한, 상기 제 2 실시예에 의한 적층형 반도체 장치의 각 구성 요소와 동기능의 것에는 동부호를 붙이고 그 설명은 생략한다.
도 4a 에 나타낸 바와 같이 이 적층형 반도체 장치에 있어서는 제 2 반도체 장치(6)의 제 2 반도체 기판(5)의 배면에 형성된 방열용 금속 패턴(12)과, 이 제 2 반도체 장치(6)의 배면측에 인접하는 제 1 반도체 장치(3)에 탑재된 반도체 소자(1)가 열을 양호하게 전달하고, 즉, 열전달율이 높은 도전성 접착제(17)를 통하여 전기적으로 접착되어 있다.
여기서, 도전성 접착제(17)로서는 신뢰성, 열응력 등을 고려하여 예컨대 바인더로서 에폭시레진, 도체 필러로서 Ag-Pd 합금에 의해 이루어진 접착제를 이용하고 있다. 또한, 이 도전성 접착제(17)는 페이스트상, 시트상의 어느 형태이어도 상관없다.
이 구성에 의하면, 상기 제 1, 제 2 실시예와 마찬가지의 작용 효과를 얻을 수 있는 것에 더하여, 제 1 반도체 소자(1)의 열이 열전달율이 높은 도전성 접착제(17)를 통하여 방열용 금속 패턴(12)에 양호하게 전달되므로, 제 1 반도체 소자(1)에서 발생된 열이 한층 양호하게 방산된다.
이어서, 도 5a 및 도 5b에 의해 본 발명의 제 4 실시예에 의한 적층형 반도체 장치에 대해서 설명한다. 여기서, 도 5a는 동적층형 반도체 장치의 단면도, 도 5b는 동적층형 반도체 장치로 이용되는 반도체 기판을 하방(배면측)에서 본 평면도이다. 또한, 상기 제 2 실시예에 의한 적층형 반도체 장치의 각 구성 요소와 동기능의 것에는 동부호를 붙이고 그 설명은 생략한다.
도 5b에 나타낸 바와 같이 이 적층형 반도체 장치에 있어서는 제 2 반도체 기판(5)의 배면에 형성된 금속 패턴(12)은 제 2 반도체 기판(5)의 저면 주변에 배치된 외부 전극 단자(5a) 중, 접지 전극부(5a')에만 접속되어 있다. 또한, 이 접지 전극부(5a')는 접지 전극용으로서 이용하는 관통 비어 홀(14)과, 접지 전극용으로서 이용하는 땜납 볼(11)에 접속되어 있다.
이 구성에 의하면, 상기 제 1, 제 2 실시예와 마찬가지의 작용 효과가 얻어지는 것에 더하여, 금속 패턴(12)이 접지 전극부(5a')에만 접속되어 있으므로, 제 2 반도체 기판(5)에 탑재된 제 2 반도체 소자(4)의 배면 전위를 안정화하는 것이 가능해 지고, 백바이어스가 필요하게 되는 아날로그IC 등의 적층화가 용이하게 실현될 수 있다.
또한 이 실시예에 있어서는 제 1 반도체 기판(2)의 배면에 형성된 금속 패턴(13)도 제 1 반도체 기판(2)의 저면 주변에 배치된 외부 전극 단자(2a) 중, 접지 전극부(2a')에만 접속되어 있다.
이어서 도 6, 도 7a, 도 7b에 의해, 본 발명의 제 5 실시예에 의한 적층형 반도체 장치에 대해서 설명한다. 여기서, 도 6은 동적층형 반도체 장치의 단면도, 도 7a는 동적층형 반도체 장치로 이용되는 반도체 소자를 하방에서 본 평면도, 도 7b는 동적층형 반도체 장치로 이용되는 반도체 기판을 하방(배면측)에서 본 평면도 이다. 또한, 상기 제 2 실시예에 의한 적층형 반도체 장치의 각 구성 요소와 동기능의 것는 동부호를 붙이고 설명은 생략한다.
도 7a에 나타낸 바와 같이 이 적층형 반도체 장치에 있어서는 제 1 반도체 소자(1)의 전극(1a)이 반도체 소자 표면 전체에 격자상으로 배치되어 있다. 또한, 이것에 대응하여 제 1 반도체 기판(2)의 내부 전극 단자로서의 제 1 전극(2b)이나, 이들을 접속하는 땜납 볼 등의 돌기 전극(16)도 마찬가지로 격자상으로 배치되어 있다.
또한, 마찬가지로 제 2 반도체 소자(4)의 전극(4a)이 반도체 소자 표면 전체에 격자상으로 배치되어 있다. 또한, 이것에 대응하여 제 2 반도체 기판(5)의 내부 전극 단자로서의 제 1 전극(5b)이나, 이들을 접속하는 땜납 볼 등의 돌기 전극(9)도 마찬가지로 격자상으로 배치되어 있다.
이 구성에 의하면, 상기 제 1 실시예와 마찬가지의 작용 효과가 얻어지는 것에 더하여, 방열 경로로서의 관통 비어 홀(14,15)을 제 1, 제 2 반도체 기판(2,5)에 있어서의 주변 근처 개소에 배치하였으므로, 반도체 소자(1,4)의 전극(1a,4a)이 반도체 소자 표면 전체에 격자상으로 배치되고 있으며, 이에 따라, 돌기 전극(16,9)이나, 반도체 기판(2,5)의 내부 전극 단자로서의 제 1 전극(2b,5b)이 격자상으로 배치되어 있을 경우에도, 각 반도체 기판(2,5)의 내부 전극 단자로서의 제 1 전극(2b,5b)과 외부 전극 단자(2a,5a)를 연결시키기 위한 접속용 배선을 둘러칠 때에, 관통 비어 홀(14,15)이 대부분 장해가 되지 않고, 접속용 배선의 둘러침의 자유도가 높아지고, 커스터머(고객)가 요망하는 핀 배치를 자유롭게 실현할 수 있고, 이것에 의해 반도체 장치(3,6)[반도체 소자(1,4)]를 적층화하여도 지장을 주는 것 없이, 이러한 적층형 반도체 장치를 안정하게 또한 용이하게 제공할 수 있다.
또한, 상기 제 1∼제 5 실시예에 있어서는 2단 적층의 적층형 반도체 장치의 경우를 기술했지만, 이것에 한하지 않고, 3단, 4단 등의 2단 이상의 반도체 장치를 적층한 적층형 반도체 장치에 대해서도 마찬가지의 방열 구조를 취하는 것이 가능하다.
본 발명에 의하면 각각 반도체 소자가 탑재된 복수의 반도체 장치를 적층할 수 있으면서, 방열 효율이 양호하고, 또한 배선의 둘러침의 자유도가 저하되지 않는 적층형 반도체 장치를 제공할 수 있다.

Claims (8)

  1. 반도체 기판의 표면측으로 반도체 소자를 실장한 반도체 장치를 복수 단 적층한 적층형 반도체 장치로서;
    반도체 기판의 배면에 이 배면측에 인접하는 반도체 장치에 실장된 반도체 소자를 피복한 구조체에 접촉한 상태로 배치되는 방열용 금속 패턴을 형성하고,
    반도체 기판의 주변 근처 개소에 두께 방향으로 관통하여 열을 전달하는 관통 비어 홀을 형성하고, 상기 반도체 기판의 배면에 있어서 상기 관통 비어 홀과 방열용 금속 패턴을 접속시키고, 반도체 장치간에 걸치는 땜납 볼을 형성하여 이 땜납 볼에 의해 반도체 장치의 금속 패턴에 전달된 열을 이 금속 패턴이 형성된 반도체 장치의 배면측에 인접하는 반도체 장치의 관통 비어 홀로 전달하는 것을 특징으로 하는 적층형 반도체 장치.
  2. 반도체 기판의 표면측에 반도체 소자를 플립칩 실장한 반도체 장치를 복수 단 적층한 적층형 반도체 장치로서;
    반도체 기판의 배면에 이 배면측에 인접하는 반도체 장치에 실장한 반도체 소자에 접촉된 상태로 배치되는 방열용 금속 패턴을 형성하고,
    반도체 기판의 주변 근처 개소에 두께 방향으로 관통해서 열을 전달하는 관통 비어 홀을 형성하고, 상기 반도체 기판의 배면에 있어서 상기 관통 비어 홀과 방열용 금속 패턴을 접속시키고, 반도체 장치 사이에 걸치는 땜납 볼을 형성하여 이 땜납 볼에 의해 반도체 장치의 금속 패턴에 전달된 열을 이 금속 패턴이 형성된 반도체 장치의 배면측에 인접하는 반도체 장치의 관통 비어 홀로 전달하는 것을 특징으로 하는 적층형 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 장치의 반도체 기판의 배면에 형성된 방열용 금속 패턴과, 이 반도체 장치의 배면측에 인접하는 반도체 장치에 탑재된 반도체 소자가 열전달율이 높은 접착제를 통하여 접착되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  4. 제 2 항에 있어서,
    상기 반도체 장치의 반도체 기판의 배면에 형성된 방열용 금속 패턴과, 이 반도체 장치의 배면측에 인접하는 반도체 장치에 탑재된 반도체 소자가 열전달율이 높은 접착제를 통하여 접착되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  5. 제 1 항에 있어서,
    상기 방열용 금속 패턴이 접지 전극용으로서 이용되는 관통 비어 홀 및 땜납 볼에 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  6. 제 2 항에 있어서,
    상기 방열용 금속 패턴이 접지 전극용으로서 이용되는 관통 비어 홀 및 땜납 볼에 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 소자의 전극이 이 반도체 소자의 표면 전체에 격자상으로 배치되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  8. 제 2 항에 있어서,
    상기 반도체 소자의 전극이 이 반도체 소자의 표면 전체에 격자상으로 배치되어 있는 것을 특징으로 하는 적층형 반도체 장치.
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