KR100702938B1 - 반도체 팩키지용 기판 - Google Patents

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Abstract

본 발명에 따르면, 관통공이 형성된 금속 재료의 판재; 상기 판재의 상하부 표면상에 형성된 상부 회로 패턴 및, 하부 회로 패턴; 상기 관통공의 내부 표면에 형성됨으로써 상기 상부 회로 패턴과 상기 하부 회로 패턴을 상기 판재에 대하여 절연시키는 절연층; 및, 상기 상부 회로 패턴과 상기 하부 회로 패턴을 전기적으로 연결시킬 수 있도록 관통공내 절연층상에 충전되는 도전체 페이스트;를 구비하는 반도체 팩키지용 기판이 제공된다.

Description

반도체 팩키지용 기판{Substrate for semiconductor package}
도 1에 도시된 것은 본 발명에 따른 반도체 팩키지의 개략적인 단면도이다.
도 2에 도시된 것은 본 발명에 따른 반도체 팩키지용 기판의 제 1 실시예의 일부에 대한 확대 단면도이다.
도 3에 도시된 것은 본 발명에 따른 반도체 팩키지용 기판의 제 2 실시예의 일부에 대한 확대 단면도이다.
도 4에 도시된 것은 본 발명에 따른 반도체 팩키지용 기판의 제 3 실시예의 일부에 대한 확대 단면도이다.
< 도면의 주요 부호에 대한 간단한 설명 >
11. 기판 12. 반도체 칩
13. 본딩 와이어 14. 솔더 볼
15. 관통공 16. 몰딩 수지
21. 금속 재료 판재 22. 접착층
23. 상부 회로 패턴 24. 하부 회로 패턴
25. 절연층 26. 솔더 볼 랜드
27. 본딩 핑거 28. 도금층
본 발명은 반도체 팩키지용 기판에 관한 것으로서, 보다 상세하게는 금속 재료를 기판의 소재로 하는 반도체 팩키지용 기판에 관한 것이다.
통상적으로 금속 재료를 기판의 소재로 하는 반도체 팩키지에서는 기판의 상부 표면 및, 하부 표면에 소정의 회로 패턴을 형성하고, 기판의 상부 표면에 반도체 칩을 부착한다. 상기 반도체 칩의 전극은 상부 표면에 형성된 회포 패턴에 골드 와이어를 통해서 와이어 본딩되고, 상기 상부 표면의 회로 패턴과 하부 표면의 회로 패턴은 기판에 형성된 통공을 통해서 연결한다. 상기 통공에는 상하부 회로 패턴을 전기적으로 연결할 수 있는 다양한 도전 수단이 삽입될 수 있는데, 예를 들면 핀이나 금속재를 도전 수단으로 구비할 수 있다. 그런데 통공의 내벽을 효과적으로 절연시키지 않는다면 도전 수단과 금속 재료의 기판이 상호 도전 상태가 되므로, 반도체 팩키지의 전체 성능에 부정적인 영향을 미칠 수 있으며, 특히 신뢰성이 떨어진다는 문제점이 있다. 한편, 기판에 형성된 통공의 내벽을 절연시키는데 있어서는 상하부 표면 회로 패턴의 형성과도 밀접한 관련이 있으므로, 통공 내벽의 절연과 회로 패턴의 형성이 상호 관련하에 최적화되어야만 한다.
본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 통공 내벽의 절연성이 개선됨으로써 신뢰성이 향상된 반도체 팩키지용 기판을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따르면, 관통공이 형성된 금속 재료의 판재; 상기 판재의 상하부 표면상에 형성된 상부 회로 패턴 및, 하부 회로 패턴; 상기 관통공의 내부 표면에 형성됨으로써 상기 상부 회로 패턴과 상기 하부 회로 패턴을 상기 판재에 대하여 절연시키는 절연층; 및, 상기 상부 회로 패턴과 상기 하부 회로 패턴을 전기적으로 연결시킬 수 있도록 관통공내 절연층상에 충전되는 도전체 페이스트;를 구비하는 반도체 팩키지용 기판이 제공된다.
본 발명의 일 특징에 따르면, 상기 상부 회로 패턴 및, 하부 회로 패턴은 상기 판재상의 접착층을 통해서 부착된 금속 박판을 에칭함으로써 형성된다.
또한 본 발명에 따르면, 관통공이 형성된 금속 재료의 판재; 상기 판재의 상하부 표면상에 형성된 상부 회로 패턴 및, 하부 회로 패턴; 상기 관통공의 내부 표면에 형성됨으로써 상기 상부 회로 패턴과 상기 하부 회로 패턴을 상기 판재에 대하여 절연시키는 절연층; 및, 상기 상부 회로 패턴과 상기 하부 회로 패턴을 전기적으로 연결시킬 수 있도록 관통공내 절연층상에 도금을 통해 형성된 도전층;을 구비하는 반도체 팩키지용 기판이 제공된다.
본 발명의 다른 특징에 따르면, 상기 상부 회로 패턴 및, 하부 회로 패턴은 상기 판재상의 접착층을 통해서 부착된 금속 박판을 에칭함으로써 형성되고, 상기 도전층은 상기 상부 회로 패턴 및, 하부 회로 패턴을 드라이 필름 레지스트(dry film resist)로 차폐한 상태에서 도금을 통해 형성된다.
또한 본 발명에 따르면, 관통공이 형성된 금속 재료의 판재; 상기 판재의 상 부와 하부 표면 및, 상기 관통공의 내부 표면에 걸쳐서 전면적으로 형성된 절연층; 및, 상기 판재의 상부와 하부 표면상에서 상기 절연층상에 형성된 상부 회로 패턴 및, 하부 회로 패턴;을 구비하는 반도체 팩키지용 기판이 제공된다.
본 발명의 다른 특징에 따르면, 상기 상부 회로 패턴의 일부 면적을 도금한 본딩 핑거가 형성된다.
본 발명의 다른 특징에 따르면, 상기 하부 회로 패턴의 일부 면적을 도금한 솔더 볼 랜드가 형성된다.
본 발명의 다른 특징에 따르면, 상기 상부 회로 패턴과 상기 하부 회로 패턴의 일부를 제외하고 그 상층에 광 솔더 레지스트가 도포된다.
이하, 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 보다 상세히 설명하기로 한다.
도 1에 도시된 것은 본 발명에 따른 반도체 팩키지의 개략적인 단면도이며, 이것은 금속 재료를 기판으로 하는 볼 그리드 어레이(ball grid array) 반도체 팩키지를 나타낸 것이다.
도면을 참조하면, 기판(11)의 상부 표면 및, 하부 표면에는 소정의 회로 패턴이 형성되고, 기판(11)의 상부에는 반도체 칩(12)이 부착된다. 반도체 칩(12)의 전극과 상기 기판(11)의 상부 표면에 형성된 회로 패턴 사이에는 골드 와이어(13)로 와이어 본딩됨으로써 전기적으로 연결된다. 기판(11)의 하부 표면에는 소정 위치에 솔더 볼(14)이 부착되며, 상기 솔더 볼(14)을 통해서 예를 들면 인쇄 회로 기판(미도시)의 회로와 같은 외부 회로와 상호 연결된다. 기판(11)의 상부 표면 및, 하부 표면에 형성된 회로 패턴은 관통공(15)에 형성된 도전 수단을 통해서 상호 연결되는데, 이러한 도전 수단에 관해서는 이후에 보다 상세하게 설명될 것이다. 즉, 반도체 칩(12)의 전극은 골드 와이어(13)와, 기판 상부 표면의 회로 패턴과, 관통공(15)에 형성된 도전 수단과, 기판 하부 표면의 회로 패턴과, 솔더 볼(14)을 통해서 외부 회로에 연결되는 것이다. 반도체 칩(12)과 본딩 와이어(13)는 몰딩 수지(16)에 의해서 감싸여짐으로써 엔캡슐레이션된다.
도 2에 도시된 것은 본 발명에 따른 반도체 팩키지용 기판의 제 1 실시예의 일부에 대한 확대 단면도이다. 도 2에 도시된 단면은 도 1에 도시된 반도체 팩키지의 단면으로부터 관통공(15)이 형성된 부분을 부분적으로 확대하여 도시한 것이기는 하나, 도 1에 도시된 것과 일치하지는 않는다.
도면을 참조하면, 기판(11, 도 1)은 금속 재료 판재(21)의 상부 표면과 하부 표면에 구리 재료의 박판을 접착함으로써 형성되며, 상기 구리 재료의 박판을 에칭함으로써 소정의 회로 패턴이 형성된다. 즉, 도면에 도시된 바와 같이, 금속 재료판재(21)의 상부 표면과 하부 표면에는 접착층(22)이 도포되고, 상기 접착층에 구리 재료의 박판을 접착시킨 상태에서 소정의 에칭을 수행함으로써 상부 회로 패턴(23)과 하부 회로 패턴(24)이 형성된다.
상기 상부 회로 패턴(23)들중 일부분은 본딩 핑거(27)로서 형성되는데, 상기 본딩 핑거(27)는 도 1에 도시된 본딩 와이어(13)의 일 단부가 그에 용접되는 면적에 해당한다. 본딩 핑거(27)에는 본딩성과 납땜성을 향상시킬 수 있도록 도금층(28)이 직상부에 형성되는데, 예를 들면 도금층은 Ni 층과 Au 층의 이층으로 이루어진다. 본딩 핑거(27)에 해당하는 부분은 광 솔더 레지스트(29)에 의해서 덮이지 아니한다.
한편, 상기 하부 회로 패턴(23)들중 일부분은 솔더 볼 랜드(26)로서 형성된다. 솔더 볼 랜드(26)는 도 1에 도시된 솔더 볼(14)이 그에 용접되는 면적을 형성한다. 솔더 볼 랜드(26)에도 본딩성과 납땜성을 향상시킬 수 있도록 도금층(28)이 그 직상부에 형성되는데, 이것은 본딩 핑거(27)에서와 마찬가지로 형성될 수 있다.
관통공(15)은 금속 재료 판재(21)를 기계적으로 관통시킴으로써 형성되며, 관통공(15)의 내벽은 절연 물질로 코팅된다. 관통공(15)의 내벽면에 걸쳐서 형성된 절연층(25)은 상부 회로 패턴(23)과 하부 회로 패턴(24)의 두께에 이르기까지 실질적으로 연장되어야 하며, 따라서 상하부 회로 패턴(23,24)과 금속 재료 판재(21)는 상호 절연된 상태를 유지할 수 있다.
관통공(15)의 내측 공간에는 도전성 페이스트(30)가 충전된다. 도전성 페이스트(30)는 도면에 도시된 바와 같이 관통공(15)의 내측 공간을 완전하게 충전시킴과 동시에, 상부 회로 패턴(23)의 표면 일부와 하부 회로 패턴(24)의 표면 일부를 덮도록 연장되어야 한다. 따라서, 상부 회로 패턴(23)과 하부 회로 패턴(24)은 도전성 페이스트(30)를 통해서 상호 전기적으로 연결된 상태가 된다. 도전성 페이스트는 예를 들면 분말 상태의 금속 재료를 페이스트 상태의 접착제와 혼합함으로써 만들어질 수 있다.
위에서 설명한 바와 같이 상하부 회로 패턴(23,24)이 형성되고, 도전성 페이스트(30)에 의해서 상하부 회로 패턴(23,24)이 상호 연결되고, 절연층(25)에 의해 서 관통공(15)에서의 금속 재료 판재(21)에 대한 절연이 이루어지며, 본딩 핑거(27) 및, 솔더 볼 랜드(26)가 도금층(28)으로 도금된 금속 재료 기판은 상기 본딩 핑거(27) 및, 솔더 볼 랜드(26)의 영역만을 제외하고 광 솔더 레지스트(photo solder resist,29)로 덮이게 된다.
위와 같은 기판을 제조하는 방법은 다음의 순서로써 이루어진다. 우선 금속 재료의 판재(21)에 접착층(22)을 도포하고, 다음에 구리 호일(Cu foil)과 같은 금속 박판을 판재(21)의 전체 표면에 부착시킨다. 이때 금속 박판은 에칭되지 않은 상태이다. 다음에 드릴이나 펀치를 이용하여 판재(21)에 관통공(15)을 형성하고, 절연층(25)을 관통공(15)의 내벽에 코팅한다. 이후에 에칭에 의해서 상부 회로 패턴(23)과 하부 회로 패턴(24)을 형성하고, 도전성 페이스트(30)를 스크린 인쇄 방식으로 상기 관통공(15)에 충전시킨다. 도금층(38)의 형성은 마스크를 사용하여 회로 패턴(33,34)의 소정 부위에 대해서만 선별적으로 이루어질 수 있다. 광 솔더 레지스트(29)의 도포가 마지막으로 이루어진다.
도 3에 도시된 것은 본 발명에 따른 반도체 팩키지용 기판의 제 2 실시예의 일부에 대한 확대 단면도이며, 이것은 전체적으로 도 2에 도시된 제 2 실시예와 유사하다.
도면을 참조하면, 기판(11, 도1)은 제 1 실시예에서와 같이 금속 재료 판재(21)의 상부 표면과 하부 표면에 구리 재료의 박판을 접착함으로써 형성되며, 상기 구리 재료의 박판을 에칭함으로써 소정의 회로 패턴이 형성된다. 도면에 도시된 바와 같이, 판재(31)의 상부 표면과 하부 표면에는 접착층(32)이 도포되고, 상 기 접착층에 구리 재료의 박판을 접착시킨 상태에서 소정의 에칭을 수행함으로써 상부 회로 패턴(33)과 하부 회로 패턴(34)이 형성된다.
상기 상부 회로 패턴(33)들중 일부분은 본딩 핑거(37)로서 형성되며, 하부 회로 패턴(34)들중 일부분은 솔더 볼 랜드(38)로 형성된다. 상기 본딩 핑거(37)와 솔더 볼 랜드(38)에는 각각 직상층에 도금층(38)이 형성됨으로써, 본딩 와이어와 솔더 볼의 접합시에 본딩성과 납땜성이 향상되도록 한다. 예를 들면 도금층은 Ni 층과 Au 층의 이층으로 이루어진다.
관통공(15)은 금속 재료의 판재(31)를 기계적으로 관통시킴으로써 형성되며, 관통공(15)의 내벽은 절연 물질로 코팅된다. 관통공(15)의 내벽면에 걸쳐서 형성된 절연층(35)은 회로 패턴(33,34)과 금속의 판재(21)를 상호 절연된 상태로 유지한다.
관통공(15)에 형성된 절연층(35)을 덮도록 도전층(40)이 형성된다. 상기 도전층(40)은 상부 회로 패턴(33)과 하부 회로 패턴(34)을 실질적으로 전기적으로 연결하도록 형성되어야 한다. 도전층(40)은 예를 들면 도금에 의해서 형성되며, 충분한 도전성이 보장될 수 있도록 무전해 도금과 전해 도금을 각각 사용하여 이중으로 형성될 수 있다. 도전층(40)은 충분한 두께를 가질 수 있으며, 관통공(15)은 도전층(40)의 두께를 제외하고는 빈 공간으로 존재하게 될 것이다. 레지스트(39)는 본딩 핑거(37) 및, 솔더 볼 랜드(36)의 영역만을 제외하고 상하부 회로 패턴(33,34)을 뒤덮게 된다.
본 발명의 제 2 실시예에 따른 반도체 팩키지용 기판은 다음과 같은 방식으 로 제작될 수 있다.
우선 금속 재료 판재(31)의 상하부 표면에 접착층(31)을 도포하고, 구리 포일과 같은 박판을 상기 접착층(31)을 통해 부착시킨다. 다음에 관통공(15)을 형성하고, 절연층(35)을 도포함으로써 관통공(15)내에서 박판과 판재(31)를 상호 절연시킨다.
다음에 관통공(15)의 내벽에 도전층(40)을 형성하기 위한 예비 작업으로써, 판재(31)의 상하부 표면에 부착된 박판에 대하여 드라이 필름 레지스트(dry film resist)를 도포한다. 드라이 필름 레지스트는 도전층(40)을 형성하기 위한 도금 작업시에 박판의 두께가 두께가 두터워지는 것을 방지하기 위한 차폐막의 역할을 수행한다. 즉, 도전층(40)을 도금을 통해서 형성할때 박판의 표면에도 도금 작용이 발생한다면 박판의 두께가 두꺼워지고, 그로 인해서 미세한 피치의 회로 패턴 형성이 불가능하게 되는 것이다. 도전층(40)의 형성이 종료된 이후에는 에칭 작업을 통해서 상부 회로 패턴(33)과 하부 회로 패턴(34)을 형성하고, 다시 선별적으로 본딩 핑거(37)와 솔더 볼 랜드(38)의 본딩성과 납땜성을 향상시키기 위해서 도금층(38)을 형성한다. 마지막으로 레지스트(39)를 도포한다.
도 4에 도시된 것은 본 발명에 따른 반도체 팩키지용 기판의 제 3 실시예의 일부에 대한 확대 단면도이다.
도면을 참조하면, 금속 재료의 판재(41)에는 관통공(15)이 형성되고, 판재(41)의 표면에는 절연층(42)이 전체적으로 형성된다. 상기 절연층(42)은 금속 재료 박판(41)의 상하부 표면뿐만 아니라, 관통공(15)의 내벽 전체에 걸쳐서 상호 연장되도록 형성된 것을 알 수 있다.
판재(41)의 상부에는 상부 회로 패턴(43)이 형성되어 있고, 판재(41)의 하부에는 하부 회로 패턴(44)이 형성되어 있다. 상기 상부 회로 패턴(43)과 하부 회로 패턴(44)은 관통공(15)의 내벽에 형성된 도전층(50)을 통해서 상호 전기적으로 연결되어 있다. 실제에 있어서, 도전층(50)은 상하부 회로 패턴(43)과 동시에 도금을 통해서 형성된다. 즉, 절연층(42)이 형성된 판재(41)를 전체적으로 도금하면 얇은 두께의 도금층이 판재(41)의 상하부 전면과 관통공(15)의 내벽에 걸쳐서 형성되는 것이다. 다음에 상하부 표면의 도금층을 에칭을 통해서 회로 패턴(43,44)으로 형성하게 된다.
본딩 핑거(47) 및, 솔더 볼 랜드(46)에 도금층(48)을 형성한 것은 위에서 설명한 바와 같다. 즉, Ni 및, Au 등을 회포 패턴(43,44)상의 소정 부위에 선별적으로 도금함으로써 본딩성과 납땜성을 향상시키는 것이다. 광 솔더 레지스트(49)는 상기 본딩 핑거(47) 및, 솔더 볼 랜드(46)를 제외한 영역에 도포될 수 있으며, 예를 들면 관통공(15)내에 충전될 수도 있다.
제 3 실시예에 따른 반도체 팩키지용 기판을 제조하는 방법을 간단히 설명하면 다음과 같다. 우선, 금속 재료의 판재(41)에 관통공(15)을 형성한다. 관통공(15)의 형성은 예를 들면 에칭에 의해서 형성될 수도 있다. 다음에 판재(41)에 대하여 전면적으로 절연층(42)을 형성하게 되며, 그에 의해서 판재(41)의 상하 표면 뿐만 아니라 관통공(15)의 내표면에도 절연층(42)이 형성된다.
다음에 판재(41)를 다시 전면 도금하게 되면, 절연층(42)의 상부 표면에 전 체적으로 도금층이 형성된다. 이와 같이 형성된 도금층의 일부가 관통공(15)의 내표면에 형성된 도전층(50)이 된다. 다음에 판재(41)의 상하부 표면에 형성된 도금층을 에칭함으로써 상부 회로 패턴(43)과 하부 회로 패턴(44)이 형성된다. 다음에 본딩 핑거(47)와 솔더 볼 랜드(46)에 대응하는 영역에 본딩성과 납땜성을 향상시키기 위한 도금층(43)을 형성하고, 광 솔더 레지스트(49)로 상기 본딩 핑거(47)와 솔더 볼 랜드(46)를 제외한 영역을 덮게 된다.
본 발명에 따른 반도체 팩키지용 기판과 그것을 구비한 반도체 팩키지는 금속 재료의 판재 상하부 표면에 회로 패턴을 형성하고 상기 상하부 회로 패턴을 상호 연결함에 있어 신뢰성을 높일 수 있으므로 반도체 팩키지의 안정적인 성능이 보장된다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예지적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (7)

  1. 관통공이 형성된 금속 재료의 판재;
    상기 판재의 상하부 표면상에 형성된 상부 회로 패턴 및, 하부 회로 패턴;
    상기 관통공의 내부 표면에 형성됨으로써 상기 상부 회로 패턴과 상기 하부 회로 패턴을 상기 판재에 대하여 절연시키는 절연층; 및,
    상기 상부 회로 패턴과 상기 하부 회로 패턴을 전기적으로 연결시킬 수 있도록 관통공내 절연층상에 충전되는 도전체 페이스트;를 구비하고,
    상기 상부 회로 패턴 및, 하부 회로 패턴은 상기 판재상의 접착층을 통해서 부착된 금속 박판을 에칭함으로써 형성되며,
    상기 상부 회로 패턴의 일부 면적을 도금한 본딩 핑거가 형성되고,
    상기 하부 회로 패턴의 일부 면적을 도금한 솔더 볼 랜드가 형성되는 것을 특징으로 하는 반도체 팩키지용 기판.
  2. 삭제
  3. 관통공이 형성된 금속 재료의 판재;
    상기 판재의 상하부 표면상에 형성된 상부 회로 패턴 및, 하부 회로 패턴;
    상기 관통공의 내부 표면에 형성됨으로써 상기 상부 회로 패턴과 상기 하부 회로 패턴을 상기 판재에 대하여 절연시키는 절연층; 및,
    상기 상부 회로 패턴과 상기 하부 회로 패턴을 전기적으로 연결시킬 수 있도록 관통공내 절연층상에 도금을 통해 형성된 도전층;을 구비하고,
    상기 상부 회로 패턴 및, 하부 회로 패턴은 상기 판재상의 접착층을 통해서 부착된 금속 박판을 에칭함으로써 형성되고, 상기 도전층은 상기 상부 회로 패턴 및, 하부 회로 패턴을 드라이 필름 레지스트(dry film resist)로 차폐한 상태에서 도금을 통해 형성되며,
    상기 상부 회로 패턴의 일부 면적을 도금한 본딩 핑거가 형성되고,
    상기 하부 회로 패턴의 일부 면적을 도금한 솔더 볼 랜드가 형성되는 것을 특징으로 하는 반도체 팩키지용 기판.
  4. 삭제
  5. 관통공이 형성된 금속 재료의 판재;
    상기 판재의 상부와 하부 표면 및, 상기 관통공의 내부 표면에 걸쳐서 전면적으로 형성된 절연층; 및,
    상기 판재의 상부와 하부 표면상에서 상기 절연층상에 형성된 상부 회로 패턴 및, 하부 회로 패턴;을 구비하고,
    상기 상부 회로 패턴의 일부 면적을 도금한 본딩 핑거가 형성되고,
    상기 하부 회로 패턴의 일부 면적을 도금한 솔더 볼 랜드가 형성되는 것을 특징으로 하는 반도체 팩키지용 기판.
  6. 삭제
  7. 삭제
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