KR19990069507A - 반도체 패키지용 기판 및 반도체 패키지, 그리고 그 제조방법 - Google Patents

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Abstract

본 발명은 칩크기의 패키지(chip scale package)에 관한 것으로, 절연성 기판(11)과, 상기 절연성 기판(11) 상면에 형성된 도전성의 제1랜드(12a)와, 상기 절연성 기판(11)의 하면에 형성된 도전성의 제2랜드(12b)와, 상기 제1랜드(12a) 및 제2랜드(12b)의 한 끝에 위치하는 홀(13)과, 상기 홀(13)내벽에 형성된 도전막(13a)와, 상기 홀(13)의 중심선을 따라 형성된 캐비티(13b)로 구성되는 반도체 패키지용 기판(91)과, 상기 반도체 패키지용 기판(91)위에 접착제(93)에 의해 반도체칩(14)이 접착되어 있고, 상기 반도체 칩(14)상에 형성된 패드(15)와 상기 반도체 패키지용 기판(91)에 형성된 제1랜드(12a)를 연결하는 와이어(16)와 상기 와이어(16) 및 반도체 칩(14)과, 상기 제1랜드(12a), 상기 반도체 패키지용 기판(91)의 상면을 덮는 절연수지(17)로 구성되는 반도체패키지를 제공한다.

Description

반도체 패키지용 기판 및 반도체 패키지, 그리고 그 제조방법
본 발명은 반도체 패키지용 기판 및 반도체 패키지, 그리고 그 제조방법에 관한 것으로, 특히 칩 크기 패키지(chip scale package)에 관한 것이다.
근래 시스템 기기의 소형화 추세에 따라, 반도체 패키지 역시 소형화가 요구되고 있다. 따라서 최근에는 반도체 칩의 크기와 같은 크기로 패키지를 하기 위한 연구가 활발히 진행되고 있다. 그러한 일예로서 리드프레임의 리드를 구부려 계단형으로 형성한 후, 상기 리드 위에 반도체 칩을 실장하고, 리드프레임과 반도체 칩을 연결한 후 몰딩함으로써, 아웃 리드가 반도체 패키지의 바닥면으로 노출되도록 한 비엘피(BLP)형 패키지가 나와 있다.
상기 비엘피형 반도체 패키지를 도면을 이용하여 설명하면 다음과 같다. 먼저 도1에는 종래의 비엘피 패키지의 종단면도를 도시했다. 리드(2)가 아랫방향으로 굽어 있는 계단형의 리드프레임(1)을 형성하고, 상기 리드프레임(1)의 리드(2) 위에 양면접착테이프(3)에 의해 반도체 칩(4)가 부착되어 있으며, 상기 반도체 칩(4)상에 형성된 패드(5)와 상기 리드프레임(1)을 금속 와이어(6)가 연결하고 있으며, 상기 금속 와이어(6)과 상기 반도체 칩(4)와 상기 리드프레임(1)의 일부를 절연수지(7)가 감싸고 있다. 상기 리드(2)의 바닥면은 절연수지(7)로 감싸이지 않고 밖으로 노출되어 아웃리드(2)로서 기능하여 외부 회로와 상기 반도체 칩(4)을 연결한다. 도2는 종래 비엘피 패키지의 밑면도를 도시한 것이다. 절연수지(7)에 리드가 매설되고 리드(2)의 바닥면만 노출되어 있다.
종래의 비엘피 패키지의 제조방법을 도3 내지 도8을 참조하여 설명하면 다음과 같다.
도3에 도시한 바와 같이 리드프레임(1)을 준비한다. 다음으로 도4와 상기 상기 리드프레임의 중앙부(2a)가 위로 올라가고 리드(2)가 아래로 내려 가도록, 단차를 형성하는 다운셋(down-set)공정을 한다. 다음으로 리드프레임(1)의 리드(2)위에 양면접착테이프(3)를 붙이고, 상기 양면접착테이프(3)위에 다수개의 패드(5)를 갖는 반도체 칩(4)를 부착 고정한다. 다음으로 도6과 같이, 상기 패드(5)와 상기 리드를 와이어(6)로 연결한다. 이어서 절연수지(7)로 상기 리드프레임(1)의 일부 및 반도체 칩(4), 그리고 와이어(6)를 덮고 리드(2)만 외부로 노출시키는 몰딩공정을 진행한다. 상기 몰딩이 끝난 반도체 패키지는 리드(2)에 부착된 레진 플레시를 제거한 후, 상기 리드(2)을 도금한다. 도7은 몰딩 및 레진 플래시 제거, 리드 도금 공정이 끝난 종래 비엘피 패키지 스트립의 종단면도 이다. 이어서 상기 비엘피 패키지 스트립을 x-x'선을 따라 자르면 도8과 같이 비엘피 패키지 제조가 완료된다.
상기와 같은 비엘피 패키지는 패키지의 소형화에는 유효하게 대처할 수 있으나 몇가지 문제점을 갖고 있었다. 즉, 리드프레임의 리드를 이용하여 패키지의 아웃단자로 사용할 경우, 40핀 이하의 비교적 핀수가 적은 패키지의 경우에는 아무런 문제가 없으나, 40핀 이상의 다핀 패키지에서는 시스템의 보드에 패키지를 실장할 때, 핀과 핀간의 솔더 브릿지 등의 불량이 발생한다. 또한 패키지 외부단자가 절연수지의 밑면에 노출되는 형상으로 형성되어 있어서, 높이를 갖지 않기 때문에 솔더 필렛(Solder Filet)의 형성이 어려워 시스템의 보드상에 실장한 후, 솔더 조인트(solder sjoint) 신뢰성이 낮다. 또한 몰딩 공정후 리드에 부착된 레진 플래시의 제거가 어렵기 때문에 품질의 균일화가 난이하다.
따라서 본 발명의 목적은, 상기와 같은 문제점을 해결하기 위해, 리드프레임을 사용하지 않는 반도체 패키지용 기판을 제공함으로써 패키지의 다핀화에 효율적으로 대응하도록 하는 것이다.
본발명의 또다른 목적은 솔더 필렛의 형성을 용이하게 하기 위해, 외부단자를 절연수지내에 매립하지 않고, 절연수지 밖으로 돌출한 형태로 제조함으로써, 시스템 보드상에 패키지 실장시 솔더 조인트 신뢰성을 향상할 수 있는 반도체 패키지용 기판 및 반도체 패키지를 제공한다.
상기와 같은 본발명의 목적을 달성하기 위해, 절연성 기판과, 상기 절연성 기판 상면에 형성된 도전형의 제1랜드와, 상기 절연성 기판 하면에 형성된 도전형의 제2랜드와, 상기 제1랜드 및 제2랜드의 끝부분에 위치하여 상기 절연성 기판내에 형성된 홀과, 상기 홀내벽에 형성되고 상기 제1 랜드와 제2 랜드를 전기적으로 연결하고 있는 도전막을 갖는 반도체 패키지용 기판을 제공한다.
또한 본발명의 목적을 달성하기 위해, 상기 반도체 패키지용 기판과, 상기 반도체용 기판상의 소정영역에 양면접착제를 이용하여 부착되고, 다수의 패드를 갖는 반도체 칩과, 상기 패드와 상기 반도체용 패키지 기판상의 제1랜드를 연결하는 와이어와, 상기 와이어 및 반도체 패키지 그리고 상기 피씨비 기판의 상면전체를 덮는 절연수지로 형성된 반도체 패키지를 제공한다.
또한 본 발명의 목적을 달성하기 위해, 절연성 기판을 준비하는 공정과, 상기 절연성 기판의 상면 및 하면에 각각 제1 및 제2 랜드를 형성하는 공정과, 상기 제1 랜드 및 제2 랜드의 끝부분에 위치하는 홀을 상기 절연성 기판내에 형성하는 공정과, 상기 홀내벽에 도전막을 피복 형성하여 상기 제1 랜드와 상기 제2랜드를 연결하는 공정을 포함하는 상기 반도체 패키지용 기판의 제조방법을 제공한다.
또한 본발명의 목적을 달성하기 위해, 상기 반도체 패키지용 기판상의 소정영역에 접착제를 바르는 공정과, 상기 접착제 위에 패드를 갖는 반도체 칩을 얹어 부착하는 공정과, 상기 패드와 상기 제1랜드를 와이어로 연결하는 공정과, 상기 반도체 패키지용 기판의 상면 전체 및 와이어, 반도체칩을 절연수지로 몰딩하는 공정을 포함하는 반도체 패키지 제조방법을 제공한다.
도 1은 종래 비엘피(BLP)형 패키지의 종단면도.
도 2는 종래 비엘피형 패키지의 밑면도
도 3 내지 도 8은 종래 비엘피 패키지의 제조 공정순서도.
도 9는 본발명의 반도체 패키지용 기판의 상면도.
도 10은 도9의 Ⅹ-Ⅹ선의 종단면도.
도 11은 도9의 ?-?선의 종단면도
도 12는 본발명의 반도체 패키지용 기판의 밑면도.
도 13 내지 도15는 본발명의 반도체 패키지용 기판의 제조공정 순서도.
도16 은 본발명의 패키지용 기판의 다른예.
도17는 몰딩공정 이전의 본발명의 반도체 패키지의 상면도.
도18은 완성된 본발명의 반도체 패키지의 종단면도.
도19는 시스템 보스상에 실장된 본발명의 반도체 패키지의 종단면도.
***** 도면의 주요부분에 대한 부호의 설명 *****
1: 리드프레임 2: 리드
3: 접착제 4: 반도체 칩
5: 패드 6: 와이어
7: 절연수지 11: 피씨비 기판
12a: 제1랜드 12b: 제2랜드
13: 홀 13a: 도전막
13b: 캐비티 14: 반도체 칩
15: 패드 16: 와이어
17: 절연수지 21: 피씨비 기판
22a: 제1랜드 22b: 제2랜드
23: 홀 23a: 도전막
23b: 캐비티 40: 솔서 필렛
91: 본발명의 반도체 패키지용 기판
93: 접착제 또는 양면접착테이프.
94: 시스템 보드
본발명의 반도체 패키지용 기판 및 반도체 패키지, 그리고 각각의 제조방법을 도면을 참조하여 설명하면 다음과 같다.
먼저 본발명의 반도체 패키지용 기판 및 그 제조방법에 대해 설명한다.
도9는 본발명의 반도체 패키지용 기판의 상면도이다. 피씨비 기판(11)위에 다수개의 도전성 금 속의 제1 랜드(12a)가 형성되어 있다. 상기 제1랜드(12a)는 반도체 패키지 제조시 내부 리드로 사용되므로, 패키지 핀수를 늘리기 위해서는 최대한 다수개를 형성해야 한다. 따라서 상기 제1랜드는 상호 사이사이에 엇갈리도록 하여 최대한 다수개를 형성한다. 상기 제1 랜드(12a)의 한쪽 끝에 홀(13)이 형성되어 있다. 상기 홀(13)의 내벽(미도시)에는 도전성의 금속막(13a)이 피복되어 있다. 상기 피씨비 기판(11)의 중앙부에 형성된 홀(13)의 중심선을 지나도록 캐비티(13b)가 형성되어 있다. 즉 상기 홀(13)의 반쪽을 잘라냄으로써 상기 홀(13)의 내벽이 외부로 노출되게 한다. 상기 홀(13)의 내벽에 형성된 도전성 금속막 즉 도전막(13a)이 반도체 패키지 완성시, 외부단자로 이용된다. 도10은 상기 도9의 Ⅹ-Ⅹ선의 종단면도이다. 홀(13)내벽에 형성된 도전막(13b)가 홀의 중심선을 지나는 캐비티에 의해 바깥쪽을 향해 드러나 있으며 아웃단자로 이용된다. 도11은 상기 도9의 ?-?선의 종단면도이다. 홀(13)내벽에 형성된 도전막(13b)가 홀의 중심선을 지나는 캐비티에 의해 피씨비 기판(11)의 중앙쪽을 향해 밖으로 드러나 있으며, 아웃단자로 이용된다. 도12는 본발명의 반도체 패키지용 기판의 밑면도이다. 피씨비 기판(11)의 밑면에 도전성 금속의 제2랜드(12b)가 형성되어 있다. 상기 제2 랜드(12b)의 한쪽 끝에 홀(13)이 형성되어 있고, 홀(13)내벽(미도시)에 도전성 금속에 의한 도전막(13a)이 피복되어 있다. 상기 홀(13)의 중심선을 따라 라우팅함으로써, 상기 홀(13)의 반을 잘나내어 캐비티(13b)가 형성되어 있다. 상기 피씨비 기판(11)상면의 제1랜드(12a)와 하면의 제2랜드(12b)는 상기 홀내벽에 피복되어 있는 도전성 금속에 의한 도전막(13b)에 의해 전기적으로 연결되어 있다. 상기 제1랜드(12a)는 반도체 패키지 완성시 내부리드로서 반도체칩의 패드와 연결되고, 상기 제2랜드(12b)와 홀(13)내벽의 도전성 금속(13a)이 반도체 칩을 외부회로와 연결하는 외부리드가 된다.
상기와 같은 본발명의 반도체 패키지용 기판의 제조방법을 도13내지 도15를 참조하여 설명하면 다음과 같다.
먼저 도13과 같이 피씨비 회로기판 상면에 도전성을 갖는 금속패턴 즉 제1랜드(12a)를 형성한다. 도면에는 도시되지 않았으나, 상기 피씨비 회로기판 하면에도 도전성을 갖는 금속으로 된 제2랜드(미도시)를 형성한다. 이어서 도14와 같이 제1랜드(12a) 및 제2랜드(미도시)의 한쪽 끝에 홀(13)을 형성한 후, 상기 홀(13)내벽에 도전성 금속막(13a)을 피복하여, 상기 제1랜드(12a)와 제2랜드(미도시)를 연결한다. 상기 도전성 금속막(13a) 즉 도전막(13a)를 피복하는 방법은, 도금법을 이용하거나, 스퍼터링 또는 화학기상증착법 등을 이용하여 형성할 수 있다.
이어서 도15과 같이 상기 홀(13)의 중심선을 따라 라우팅하여 홀(13)의 반쪽만 남도록 피씨비 기판을 잘라내어 캐비티(13b)를 형성함으로써 본발명의 반도체 패키지용 기판(91)의 제작을 완료한다.
도16은 본발명의 반도체 패키지용 기판의 또다른 실시례를 도시하고 있다. 즉 사각형상의 피씨비 기판(21)의 상면에 네방향으로 제1랜드(22a)를 배열하고, 그 하면에는 역시 네방향으로 제2랜드(미도시)를 배열한 다음, 상기 제1랜드(22a), 제2랜드(22b)의 한쪽 끝에 홀(23)을 형성하고, 상기 홀(23)내벽에 도전성 금속(23a)을 피복하여 상기 제1랜드(22a) 및 제2랜드(미도시)를 연결하고, 상기 홀(23)의 중앙부를 라우팅하여 캐비티(23b)를 형성한다. 도13에서 도시한 실시례와 같이 기판(21)의 네방향에 랜드 및 홀을 형성함으로써 다핀화가 더욱 용이해진다.
다음으로 상기 본발명의 반도체 패키지용 기판(91)을 이용하여 제조한 본발명의 반도체 패키지에 대해 설명한다.
도17는 본발명의 반도체 패키지로서 몰딩공정을 하기전의 반도체 패키지 상면도이다. 즉 상술한 바와 같이 제작한 본발명의 반도체 패키지용 기판(91)의 상면의 중앙부에 다수개의 패드(15)를 갖는 반도체 칩이 부착되어 있고, 상기 패드(15)와 반도체 패키지용 기판(91)상에 형성된 제1랜드(12a)가 와이어(16)에 의해 연결되어 있다.
도18은 완성된 본발명의 반도체 패키지의 종단면도이다. 반도체 패키지용 기판(91)의 상면의 중앙부에 다수개의 패드(15)를 갖는 반도체 칩이 양면접착테이프(93)에 의해 부착되어 있고, 상기 패드(15)와 반도체 패키지용 기판(91)상에 형성된 제1랜드(12a)가 와이어(16)에 의해 연결되어 있다. 상기 와이어(16)와 반도체 칩(14)와 피씨비 기판(11)의 상면을 절연수지(17)가 덮고 있다. 상기 제1랜드(12a)와 연결된 도전막(13a)및 제2랜드(12b)가 피씨비 기판외부로 노출되어 있으며, 외부회로와 연결되는 아웃단자의 역할을 한다.
도16은 본발명의 반도체 패키지가 시스템의 보드상에 실장된 모습을 도시하고 있다. 즉 제2랜드(12b)와 도전막(13a)가 솔더(30)에 의해 시스템 보드(94)연결되어 있고, 이때 솔더 필렛(40)이 형성되므로, 상기 필렛(40)에 의해 시스템의 동작시 솔더 조인트 신뢰성 향상을 꾀할 수 있다.
본발명의 반도체 패키지의 제조공정을 설명하면 다음과 같다.
반도체 패키지용 기판(91)의 상면에 양면접착테이프(미도시)를 붙인다. 상기 양면접착테이프 상면에 반도체 칩(14)을 얹어 부착고정한다. 이어서 상기 반도체 칩(14) 상면에 형성된 패드(15)와 상기 제1랜드(12a)를 와이어(16)으로 연결한다. 상기 와이어(16)와 상기 제1랜드(12a)와 상기 반도체 칩(14)과 상기 피씨비 기판(11)의 상면을 덮도록 절연수지(17)로 몰딩한다.
본 발명의 반도체 패키지용 기판 및 그것을 이용한 반도체 패키지에 의하면 패키지의 소형화와 다핀화에 효과적으로 대응할 수 있다. 또한 시스템 보드상에 실장시 솔더 조인트 신뢰성 향상을 꾀할 수 있다.

Claims (5)

  1. 절연성 기판(11)과,
    상기 절연성 기판(11)의 상면에 형성된 다수개의 도전성의 제1랜드(12a)와,
    상기 절연성 기판(11)의 하면에 형성된 다수개의 도전성의 제2랜드(12b)와,
    상기 제1랜드(12a) 및 제2랜드(12b)를 관통하도록 상기 절연성 기판(11)에 천공형성된 다수개의 홀(13)과,
    상기 홀(13) 내벽에 형성되고 상기 제1랜드(12a)와 상기 제2랜드(12b)를 연결하고 있는 도전막(13a)과,
    상기 홀(13)의 중심선을 따라 라우팅하여 형성된 캐비티(13b)로 구성되는 반도체 패키지용 기판(91).
  2. 절연성 기판(11)을 준비하는 공정과,
    상기 절연성 기판(11)의 상면에 형성된 다수개의 도전성의 제1랜드(12a)를 형성하는 공정과,
    상기 절연성 기판(11)의 하면에 형성된 다수개의 도전성의 제2랜드(12b)를 형성하는 공정과,
    상기 제1랜드(12a) 및 제2랜드(12b)를 관통하도록 상기 절연성 기판(11)을 천공하여 다수개의 홀(13)을 형성하는 공정과,
    상기 홀(13) 내벽에 도전막(13a)을 형성하는 공정과,
    상기 홀(13)의 반쪽을 제거하는 공정을 순차실시하는 것을 특징으로 하는 반도체 패키지용 기판 제조방법.
  3. 제2항에 있어서, 상기 홀(13)의 반쪽을 제거하는 공정은 상기 홀(13)의 중심선을 따라 라우팅하는 것을 특징으로 하는 반도체 패키지용 기판 제조방법.
  4. 제1항에 기재한 반도체 패키지용 기판(91)과,
    상기 반도체 패키지용 기판(91)의 상면 중앙부에 부착되고 다수개의 패드(15)를 갖는 반도체 칩(14)와,
    상기 패드(15)와 상기 제1랜드(12a)를 연결하는 와이어(16)와,
    상기 반도체 칩(14), 와이어(16), 제1랜드(12a) 및 상기 절연성 기판(11)의 상면 전체를 덮는 절연수지(17)로 구성되는 반도체 패키지.
  5. 절연성 기판(11)을 준비하는 공정과,
    상기 절연성 기판(11)의 상면에 형성된 다수개의 도전성의 제1랜드(12a)를 형성하는 공정과,
    상기 절연성 기판(11)의 하면에 형성된 다수개의 도전성의 제2랜드(12b)를 형성하는 공정과,
    상기 제1랜드(12a) 및 제2랜드(12b)를 관통하도록 상기 절연성 기판(11)을 천공하여 다수개의 홀(13)을 형성하는 공정과,
    상기 홀(13) 내벽에 도전막(13a)을 형성하는 공정과,
    상기 홀(13)의 반쪽을 제거하는 공정을 순차실시하여 반도체 패키지용 기판(91)을 제조한 후,
    상기 반도체 패키지용 기판(91)의 상면 중앙부에 접착제(93)를 형성하는 공정과,
    상기 접착제(93) 상면에 다수개의 패드(15)를 갖는 반도체 칩(14)를 안착하는 공정과,
    상기 다수개의 패드(15)와 상기 다수개의 제1랜드(12a)를 각각 와이어(16)로 연결하는 공정과,
    상기 반도체 칩(14)와 상기 와이어(16)과 상기 제1랜드(12a)와 상기 반도체 패키지용 기판(91)의 상면을 절연수지(17)로 덮는 공정을 순차실시하는 반도체 패키지 제조방법.
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