DE19827237B4 - Leiterplattensubstrat für Halbleiterbauelementgehäuse und ein dasselbe verwendende Halbleiterbauelementgehäuse sowie Herstellungsverfahren für diese - Google Patents

Leiterplattensubstrat für Halbleiterbauelementgehäuse und ein dasselbe verwendende Halbleiterbauelementgehäuse sowie Herstellungsverfahren für diese Download PDF

Info

Publication number
DE19827237B4
DE19827237B4 DE1998127237 DE19827237A DE19827237B4 DE 19827237 B4 DE19827237 B4 DE 19827237B4 DE 1998127237 DE1998127237 DE 1998127237 DE 19827237 A DE19827237 A DE 19827237A DE 19827237 B4 DE19827237 B4 DE 19827237B4
Authority
DE
Germany
Prior art keywords
pads
holes
insulating
semiconductor device
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE1998127237
Other languages
English (en)
Other versions
DE19827237A1 (de
Inventor
Yong Tae Susung Kwon
Jin Sung Cheongju Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of DE19827237A1 publication Critical patent/DE19827237A1/de
Application granted granted Critical
Publication of DE19827237B4 publication Critical patent/DE19827237B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

Isolierendes Leiterplattensubstrat (11) für ein Halbleiterbauelementgehäuse, mit:
einer Mehrzahl von leitenden ersten Anschlußflächen (12a), die auf einer oberen Oberfläche des isolierenden Leiterplattensubstrates (11) geformt ist,
einer Mehrzahl von leitenden zweiten Anschlußflächen (12b), die auf einer unteren Oberfläche des isolierenden Leiterplattensubstrates (11) geformt ist,
einer Mehrzahl von Durchgangslöchern (13), die jeweils an Endteilen der ersten und zweiten Anschlußflächen (12a, 12b) angeordnet sind, und
einem leitenden Film (13a), der auf Innenwände der Durchgangslöcher (13) geformt ist und die ersten Anschlußflächen (12a) und die zweiten Anschlußflächen (12b) verbindet, wobei vorbestimmte Teile des isolierenden Leiterplattensubstrates (11) so ausgeschnitten sind, daß die Durchgangslöcher (13) an den Endteilen der ersten Anschlußflächen (12a) und die Durchgangslöcher (13) an den Endteilen der zweiten Anschlußflächen (12b) jeweils in ihrer Hälfte geschnitten sind und die Innenwände der Durchgangslöcher (13) an den Endteilen der ersten Anschlußflächen (12a) und die Innenwände der Durchgangslöcher (13) an den Endteilen der...

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Leiterplattensübstrat für ein Halbleiterbauelementgehäuse und ein dasselbeverwendende Halbleiterbauelementgehäuse sowie Herstellungsverfahren für diese.
  • Hintergrund der Erfindung
  • Da Halbleitergehäuse miniaturisiert werden mußten, wurden in letzter Zeit viele auf ein Halbleitergehäuse mit derselben Größe wie ein Halbleiterchip gerichtete Untersuchungen durchgeführt. Zum Beispiel wurde ein BLP-Halbleitergehäuse bereitgestellt, worin Leitungen eines Leitungsrahmens gestuft geformt sind, ein Halbleiterchip auf den Leitungen befestigt wird, der Leitungsrahmen und der Halbleiterchip verbunden und verpreßt werden, und somit Außenleiter aus einer unteren Oberfläche des Halbleitergehäuses freigelegt werden.
  • Mit Bezug auf die beigefügte Zeichnung wird nun das BLP-Halbleitergehäuse beschrieben.
  • 1 ist ein vertikaler Schnitt durch ein BLP-Halbleitergehäuse gemäß dem Stand der Technik.
  • Wie darin gezeigt, ist ein Leitungsrahmen 1 geformt, dessen Leitungen 2 nach unten gestuft sind, und ein Halbleiterchip 4 ist mittels eines doppelseitigen Klebebands 3 auf den Leitungen 2 angebracht. Eine Mehrzahl von auf dem Halbleiterchip 4 geformten Kontaktflächen 5 ist außerdem über Metalldrähte 6 mit dem Leitungsrahmen 1 verbunden, und ein Isolationsharz 7 bedeckt haftend die Metalldrähte 6, den Halbleiterchip 4 und einen vorbestimmten Teil des Leitungsrahmens 1. Jeder Unterteil der Leitungen 2 wird nicht von dem Isolationsharz 7 bedeckt, sondern aus dem Isolationsharz 7 freigelegt, um so als ein Außenleiter 2' zu dienen, der den Halbleiterchip 4 mit externen Schaltungen verbindet. 2 ist eine Ansicht des BLP-Halbleitergehäuses gemäß dem Stand der Technik von unten. Wie darin gezeigt, ist jeder Unterteil der Leitungen freigelegt, und die restlichen Teile der Leitungen 2 sind unter das Isolationsharz 7 gelegt. Ein vergleichbares Halbleitergehäuse ist aus der US-5,428,284 bekannt.
  • Nun wird mit Bezug auf 3 bis 8 ein Herstellungsverfahren für das BLP-Halbleitergehäuse gemäß dem Stand der Technik beschrieben.
  • Zunächst wird in 3 ein Leitungsrahmen 1 bereitgestellt.
  • In 4 und 5 wird ein Abstufungsprozeß durchgeführt, so daß ein Mittelteil 2a eines vorbestimmten Bereichs des Leitungsrahmens 1 angehoben wird und jede der Leitungen 2 nach unten geformt wird, indem sie gestuft wird. Als nächstes werden doppelseitige Klebebänder 3 auf den Leitungen 2 des Leitungsrahmens 1 angebracht, und ein Halbleiterchip 4 mit einer Mehrzahl von Kontaktflächen 5 wird fest an jedem von den Teilen, auf denen die doppelseitigen Klebebänder 3 angebracht sind, befestigt.
  • In 6 werden die Kontaktflächen 5 und die Leitungen 2 über eine Mehrzahl von Drähten 6 entsprechend verbunden. Als nächstes wird ein Verpreßprozeß durchgeführt, so daß ein Isolationsharz 7 einen vorbestimmten Teil des Leitungsrahmens 1, den Halbleiterchip 4 und die Drähte 6 haftend abdeckt. Jeder Unterteil der Leiter 2 liegt hier frei. Harzgrate an den Leitungen 2 werden entfernt, und die Leitungen 2 werden plattiert.
  • 7 ist ein vertikaler Schnitt durch einen Streifen aus BLP-Halbleitergehäusen gemäß dem Stand der Technik. Wird der BLP-Gehäusestreifen als nächstes entlang jeder Linie X-X' geschnitten, wird das fertiggestellte BLP-Halbleitergehäuse wie in 8 gezeigt erhalten.
  • Das so hergestellte BLP-Halbleitergehäuse gemäß dem Stand der Technik kann dem Trend zu miniaturisierten Gehäusen folgen, wirft jedoch einige Probleme auf.
  • Erstens besteht bei einem Halbleitergehäuse mit weniger als 40 Pins kein Problem, wenn Leitungen eines Leitungsrahmens als Ausgangsanschlüsse eines Halbleitergehäuses verwendet werden, aber wenn ein Gehäuse mit über 40 Pins an einer Leiterplatte befestigt wird, treten Defekte wie Lötbrücken zwischen den Pins auf.
  • Da zweitens die Ausgangsanschlüsse des Halbleitergehäuses aus einer unteren Oberfläche eines Isolationsharzes freigelegt sind, hat jeder freigelegte Teil der Ausgangsanschlüsse beinahe keine Höhe. Deshalb ist es schwierig, einen Lotbelag zu formen, und so wird die Zuverlässigkeit einer Lötverbindung nach Befestigen des Gehäuses auf der Leiterplatte des Systems herabgesetzt.
  • Da es drittens schwierig ist, die an der Leitung haftenden Harzgrate nach dem Verpreßprozeß zu entfernen, weisen möglicherweise nicht alle hergestellten Produkte dieselbe Qualität auf.
  • Die vorliegende Erfindung richtet sich folglich auf ein Substrat für ein Halbleiterbauelementgehäuse und ein Halbleiterbauelementgehäuse unter Verwenden desselben, und auf Herstellungsverfahren für diese, welche die Probleme des zugehörigen Stands der Technik lösen.
    •
  • Es ist Aufgabe der vorliegenden Erfindung, ein Substrat für ein Halbleiterbauelementgehäuse ohne Verwenden eines Leitungsrahmens bereitzustellen, das in der Lage ist, einem Halbleiterbauelementgehäuse mit hoher Pinanzahl zu entsprechen.
  • Es ist ferner Aufgabe der vorliegenden Erfindung, ein Substrat für ein Halbleiterbauelementgehäuse und ein Halbleiterbauelementgehäuse unter Verwenden desselben bereitzustellen, die in der Lage sind, die Zuverlässigkeit von Lötverbindungen beim Befestigen eines Halbleitergehäuses auf einer Systemleiterplatte zu verbessern, indem Ausgangsanschlüsse, die aus einem Isolationsharz freigelegt werden sollen, so hergestellt werden, daß sie nicht unter das Isolationsharz gelegt werden, um leicht Lotbeläge zu formen.
  • Um diese und andere Vorteile zu erzielen, und gemäß dem Zweck der vorliegenden Erfindung, wie dargestellt und ausführlich beschrieben, wird ein Leiterplattensubstrat für ein Halbleiterbauelementgehäuse gemäß Anspruch 1 bereitgestellt.
  • Um diese und andere Vorteile zu erzielen und gemäß dem Zweck der vorliegenden Erfindung außerdem ein Halbleiterbauelementgehäuse gemäß Anspruch 9 bereitgestellt.
  • Um diese und andere Vorteile zu erzielen und gemäß dem Zweck der vorliegenden Erfindung beinhaltet ein Herstellungsverfahren für ein Substrat für ein Halbleiterbauelementgehäuse außerdem die Schritte gemäß Anspruch 3.
    •
  • Um diese und andere Vorteile zu erzielen und gemäß dem Zweck der vorliegenden Erfindung beinhaltet ein Herstellungsverfahren für ein Halbleiterbauelementgehäuse schließlich die Schritte gemäß Anspruch 10.
  • Die beigefügten Zeichnungen, die enthalten sind, um ein tieferes Verständnis der Erfindung zu liefern, und mit dieser Beschreibung verbunden sind sowie einen Teil davon bilden, zeigen Ausführungsformen der Erfindung und dienen zu sammen mit der Beschreibung zur Erklärung der Grundsätze der Erfindung.
  • 1 ist ein vertikaler Schnitt durch ein BLP-Halbleiterbauelementgehäuse gemäß dem Stand der Technik;
  • 2 ist eine Ansicht des BLP-Halbleiterbauelementgehäuses gemäß dem Stand der Technik von unten;
  • 3-8 sind Diagramme, die ein Herstellungsverfahren für das BLP-Halbleiterbauelementgehäuse gemäß dem Stand der Technik darstellen;
  • 9 ist eine Ansicht eines Substrats für ein Halbleiterbauelementgehäuse gemäß der vorliegenden Erfindung von oben;
  • 10 ist ein vertikaler Schnitt entlang der Linie X-X' in 9;
  • 11 ist ein vertikaler Schnitt entlang der Linie XI-XI' in 9;
  • 12 ist eine Ansicht des Substrats für das Halbleiterbauelementgehäuse gemäß der vorliegenden Erfindung von unten;
  • 13-15 sind Diagramme, die ein Herstellungsverfahren für das BLP-Halbleiterbauelementgehäuse gemäß der vorliegenden Erfindung darstellen;
  • 16 ist ein Diagramm einer weiteren Ausführungsform eines Substrats für ein Halbleiterbauelementgehäuse gemäß der vorliegenden Erfindung;
  • 17 ist eine Ansicht eines Halbleiterbauelementgehäuses gemäß der vorliegenden Erfindung vor einem Verpreßprozeß;
  • 18 ist ein vertikaler Schnitt durch das Halbleiterbauelementgehäuse gemäß der vorliegenden Erfindung; und
  • 19 ist ein vertikaler Schnitt durch das auf einer Systemleiterplatte angebrachte Halbleiterbauelementgehäuse gemäß der vorliegenden Erfindung.
  • Nun wird auf die bevorzugten Ausführungsformen der vorliegenden Erfindung, für die in den beigefügten Zeichnungen Beispiele dargestellt sind, Bezug genommen.
  • 9 ist eine Ansicht eines Substrats für ein Halbleiterbauelementgehäuse gemäß der vorliegenden Erfindung von oben.
  • Wie darin gezeigt, wird eine Mehrzahl von leitenden ersten Anschlußflächen 12a auf einem Leiterplattensubstrat 11 geformt. Da die ersten Anschlußflächen 12a beim Herstellen des Halbleiterbauelementgehäuses als innere Leitungen verwendet werden, sollte die Anzahl erster Anschlußflächen 12a maximiert werden, um eine Anzahl von Gehäusepins zu erhöhen. Folglich wird die maximale Anzahl erster Anschlußflächen 12a bereitgestellt, indem sie zueinander gekreuzt werden. Eine Mehrzahl von Durchgangslöchern 13 wird an Endteilen der ersten Anschlußflächen 12a geformt und ein leitender Metallfilm 13a wird auf eine Innenwand (nicht gezeigt) der Durchgangslöcher 13 aufgebracht. Jeder Hohlraum 13b wird so geformt, daß eine gedachte vertikale Mittellinie von Teilen der Durchgangslöcher 13, die am Mittelteil des Leiterplattensubstrats 11 geformt sind, durch ihn verläuft. Das bedeutet, wenn jedes der Durchgangslöcher 13 in zwei Abschnitte geschnitten wird, wird jede Innenwand des Durchgangslochs 13 nach außen freigelegt. Der auf jede Innenwand der Durchgangslöcher 13 aufgebrachte leitende Metallfilm 13a dient somit als ein Außenanschluß des Halbleiterbauelementgehäuses.
  • 10 ist ein vertikaler Schnitt entlang der Linie X-X' in 9. Wie darin gezeigt, wird der auf jede Innenwand der Durchgangslöcher 13 geformte leitende Metallfilm 13a nach außen freigelegt, wodurch die Hohlräume 13b geformt werden, durch welche die gedachte vertikale Mittellinie der Durchgangslöcher 13 verläuft, und dient als der Außenanschluß des Halbleiterbauelementgehäuses.
  • 11 ist ein vertikaler Schnitt entlang der Linie XI-XI' in 9. Wie darin gezeigt, wird der auf jede Innenwand der Durchgangslöcher 13 geformte leitende Metallfilm 13a in Richtung des Mittelteils des Leiterplattensubstrats 11 freigelegt, wodurch die Hohlräume 13b geformt werden, durch welche die gedachte Mittellinie der Durchgangslöcher 13 verläuft, und dient ebenfalls als Außenanschluß des Halbleiterbauelementgehäuses.
  • 12 ist eine Ansicht des Substrats für das Halbleiterbauelementgehäuse gemäß der vorliegenden Erfindung von unten. In 12 ist eine Mehrzahl von zweiten Anschlußflächen 12b, die leitende Metalle sind, an einer Unterseite des Leiterplattensubstrats 11 geformt, und Durchgangslöcher 13 sind an Endteilen der zweiten Anschlußflächen 12b geformt, und ein leitender Metallfilm 13a ist auf jede Innenwand (nicht gezeigt) der Durchgangslöcher 13 aufgebracht. Ein Fräseprozeß wird entlang einer gedachten vertikalen Mittellinie der Durchgangslöcher 13 durchgeführt, und so jede der Durchgangsöffnungen 13 in Hälften geschnitten, und Hohlräume 13b werden geformt. Die jeweils auf der oberen Oberfläche und der unteren Oberfläche des Leiterplattensubstrats 11 geformten ersten Anschlußflächen 12a und zweiten Anschlußflächen 12b werden durch die auf die Innenwände der Durchgangslöcher 13 aufgebrachten leitenden Metallfilme 13a elektrisch verbunden. Die ersten Anschlußflächen 12a dienen hier jeweils als innere Leitung und sind mit den Kontaktflächen des Halbleiterchips verbunden, wenn das Halbleiterbauelementgehäuse fertiggestellt ist, während die zweiten Anschlußflächen 12b und die leitenden Metallfilme 13a zu Außenleitern werden, die externe Schaltungen mit dem Halbleiterchip verbinden.
  • 13-15 sind Diagramme, die ein Herstellungsverfahren für das BLP-Halbleiterbauelementgehäuse gemäß der vorliegenden Erfindung darstellen.
  • Zunächst wird, wie in 13 gezeigt, eine Mehrzahl von ersten Anschlußflächen 12a, die leitende Metallmuster sind, auf einer oberen Oberfläche eines Leiterplattensub strats geformt, eine Mehrzahl leitender metallischer zweiter Anschlußflächen (nicht gezeigt) wird außerdem auf dessen unterer Oberfläche geformt.
  • Als nächstes werden, in 14, Durchgangslöcher 13 jeweils an Endteilen der ersten Anschlußflächen 12a und der entsprechenden zweiten Anschlußflächen (nicht gezeigt) geformt, und ein leitender Metallfilm 13a wird durch Plattieren, Sputtern oder CVD auf jede Innenwand der Durchgangslöcher 13 aufgebracht, so daß die ersten Anschlußflächen 12a und die zweiten Anschlußflächen (nicht gezeigt) elektrisch verbunden sind.
  • In 15 wird ein Fräseprozeß entlang einer gedachten vertikalen Mittellinie der Durchgangslöcher 13 durchgeführt, und ein vorbestimmter Teil des Leiterplattensubstrats wird ausgeschnitten, so daß jedes der Durchgangslöcher 13 in Hälften geschnitten wird und ein Hohlraum 13b geformt wird, womit die Herstellung des Substrats für das Halbleiterbauelementgehäuse 91 gemäß der vorliegenden Erfindung vollendet ist.
  • 16 zeigt ein Substrat für ein Halbleiterbauelementgehäuse gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
  • Wie darin gezeigt, ist eine Mehrzahl von ersten Anschlußflächen 22a in vier Seitenrichtungen auf einer oberen Oberfläche eines quadratischen Leiterplattensubstrats 21 angeordnet, und eine Mehrzahl von zweiten Anschlußflächen (nicht gezeigt) ist ebenfalls in vier Seitenrichtungen auf einer unteren Oberfläche des Leiterplattensubstrats 21 gemäß den entsprechenden ersten Anschlußflächen 22a angeordnet. Eine Mehrzahl von Durchgangslöchern 23 ist durch Endteile der ersten Anschlußflächen 22a und der entsprechenden zweiten Anschlußflächen geformt und ein leitender Metallfilm 23a ist auf jede Innenwand der Durchgangslöcher 23 aufgebracht, um so die ersten Anschlußflächen 22a und die zweiten Anschlußflächen zu verbinden. Als nächstes wird eine Mehrzahl von Hohlräumen 23b geformt, durch die der Fräseprozeß entlang den gedachten vertikalen Mittellinien der Durchgangslö cher 23 durchgeführt wird. Da bei der in 16 gezeigten Ausführungsform gemäß der vorliegenden Erfindung die leitenden Anschlußflächen und die Durchgangslöcher in jeder der vier Seitenrichtungen des Substrats 21 geformt werden, kann das Halbleiterbauelementgehäuse mit hoher Pinanzahl einfach verwirklicht werden.
  • Als nächstes wird ein Halbleiterbauelementgehäuse unter Verwenden des Substrats 91 gemäß der vorliegenden Erfindung beschrieben.
  • 17 ist eine Ansicht eines Halbleiterbauelementgehäuses gemäß der vorliegenden Erfindung vor einem Verpreßprozeß.
  • Wie darin gezeigt, wird ein mit einer Mehrzahl von Kontaktflächen 15 ausgestatteter Halbleiterchip 14 an einem Mittelteil einer oberen Oberfläche des Substrats 91 für das Halbleiterbauelementgehäuse angebracht, und die Kontaktflächen 15 des Halbleiterchips 14 sowie die ersten Anschlußflächen 12a auf dem Substrat 91 werden jeweils über eine Mehrzahl von Drähten 16 verbunden.
  • 18 ist ein vertikaler Schnitt durch ein fertiggestelltes Halbleiterbauelementgehäuse gemäß der vorliegenden Erfindung.
  • Wie darin gezeigt, ist ein Halbleiterchip 14, der eine Mehrzahl von Kontaktflächen 15 aufweist, durch ein doppelseitiges Klebeband 93 an einem Mittelteil des Substrats 91 für das Halbleiterbauelementgehäuse angebracht. Die Kontaktflächen 15 und die auf einer oberen Oberfläche des Substrats 91 geformten ersten Anschlußflächen 12a sind jeweils über die Drähte 16 verbunden und ein Isolationsharz 17 bedeckt die Drähte 16, den Halbleiterchip 14 und die obere Oberfläche des Substrats 91. Die mit den ersten Anschlußflächen 12a und den zweiten Anschlußflächen 12b verbundenen leitenden Metallfilme 13a sind hier nach außen freigelegt, um so als Außenanschlüsse zu dienen, die mit externen Schaltungen verbunden werden.
  • 19 ist ein vertikaler Schnitt durch das auf einer Systemleiterplatte angebrachte Halbleiterbauelementgehäuse gemäß der vorliegenden Erfindung.
  • Das bedeutet, die zweiten Anschlußflächen 12b und der leitende Metallfilm 13a sind über entsprechende Lötungen 30 mit einer Systemleiterplatte 94 verbunden, und hier sind Lotbeläge 40 geformt. Die Lotbeläge 40 können folglich die Zuverlässigkeit von Lötverbindungen beim Betreiben des Systems verbessern.
  • Als letztes wird ein Herstellungsverfahren für ein Halbleiterbauelementgehäuse gemäß der vorliegenden Erfindung beschrieben.
  • Mit Bezug auf 19 wird zunächst ein doppelseitiges Klebeband (nicht gezeigt) an einer oberen Oberfläche des Substrats 91 angebracht, und der Halbleiterchip 14 wird fest an einer oberen Oberfläche des doppelseitigen Klebebands angebracht. Die auf dem Halbleiterchip 14 geformten Kontaktflächen 15 und die ersten Anschlußflächen 12a werden jeweils durch die entsprechenden Drähte 16 verbunden. Als letztes wird ein Verpreßprozeß durchgeführt, so daß die Drähte 16, die ersten Anschlußflächen 12a, der Halbleiterchip 14 und die obere Oberfläche des Substrats 91 durch das Isolationsharz 17 bedeckt werden.
  • Wie oben beschrieben, können das Substrat für das Halbleiterbauelementgehäuse und das Halbleiterbauelementgehäuse unter Verwenden desselben gemäß der vorliegenden Erfindung einem miniaturisierten Halbleiterbauelementgehäuse mit hoher Pinanzahl entsprechen und auch die Zuverlässigkeit der Lötverbindungen beim Betrieb der Systemleiterplatte verbessern.

Claims (10)

  1. Isolierendes Leiterplattensubstrat (11) für ein Halbleiterbauelementgehäuse, mit: einer Mehrzahl von leitenden ersten Anschlußflächen (12a), die auf einer oberen Oberfläche des isolierenden Leiterplattensubstrates (11) geformt ist, einer Mehrzahl von leitenden zweiten Anschlußflächen (12b), die auf einer unteren Oberfläche des isolierenden Leiterplattensubstrates (11) geformt ist, einer Mehrzahl von Durchgangslöchern (13), die jeweils an Endteilen der ersten und zweiten Anschlußflächen (12a, 12b) angeordnet sind, und einem leitenden Film (13a), der auf Innenwände der Durchgangslöcher (13) geformt ist und die ersten Anschlußflächen (12a) und die zweiten Anschlußflächen (12b) verbindet, wobei vorbestimmte Teile des isolierenden Leiterplattensubstrates (11) so ausgeschnitten sind, daß die Durchgangslöcher (13) an den Endteilen der ersten Anschlußflächen (12a) und die Durchgangslöcher (13) an den Endteilen der zweiten Anschlußflächen (12b) jeweils in ihrer Hälfte geschnitten sind und die Innenwände der Durchgangslöcher (13) an den Endteilen der ersten Anschlußflächen (12a) und die Innenwände der Durchgangslöcher (13) an den Endteilen der zweiten Anschlußflächen (12b) jeweils in einem durch das Ausschneiden entstandenen Hohlraum (13b) freiliegen.
  2. Leiterplattensubstrat (11) nach Anspruch 1, bei dem bezogen auf eine Mitte des isolierenden Leiterplattensubstrates (11) die ersten Anschlußflächen (12a) und die zweiten Anschlußflächen (12b) jeweils an Ober- und Unterseiten des isolierenden Leiterplattensubstrates (11) geformt sind und die Hohlräume (13b) an rechten und linken Seiten davon geformt sind.
  3. Herstellungsverfahren für ein Leiterplattensubstrat (11) für ein Halbleiterbauelementgehäuse, mit den Schritten: Bereitstellen eines isolierenden Leiterplattensubstrates (11), Formen einer Mehrzahl von leitenden ersten Anschlußflächen (12a) auf einer oberen Oberfläche des isolierenden Leiterplattensubstrates (11), Formen einer Mehrzahl von leitenden zweiten Anschlußflächen (12b) auf einer unteren Oberfläche des isolierenden Leiterplattensubstrates (11), Formen einer Mehrzahl von Durchgangslöchern (13) durch Stanzen des isolierenden Leiterplattensubstrates (11), so daß Endteile der ersten Anschlußflächen (12a) und Endteile der zweiten Anschlußflächen (12b) durchdrungen werden, Formen eines leitenden Films (13a) auf Innenwände der Durchgangslöcher (13), und Ausschneiden eines vorbestimmten Teiles des isolierenden Leitplattensubstrates (11), so daß die Durchgangslöcher (13) an den Endteilen der ersten Anschlußflächen (12a) und die Durchgangslöcher (13) an den Endteilen der zweiten Anschlußflächen (12b) jeweils in ihren Hälften geschnitten werden und die Innenwände der Durchgangslöcher (13) an den Endteilen der ersten Anschlußflächen (12a) und der zweiten Anschlußflächen (12b) jeweils in einem durch das Ausschneiden entstandenen Hohlraum (13b) freigelegt werden.
  4. Verfahren nach Anspruch 3, bei dem beim Ausschneiden des isolierenden Leiterplattensubstrates (11) ein Fräseprozeß entlang einer gedachten Mittellinie der in gerader Linie geformten Durchgangslöcher (13) durchgeführt wird.
  5. Verfahren nach Anspruch 3, bei dem das Formen des leitenden Films (13a) auf den Innenwänden der Durchgangslöcher (13) zum Verbinden der ersten Anschlußflächen (12a) und der zweiten Anschlußflächen (12b) dient.
  6. Verfahren nach Anspruch 3, bei dem zum Formen des leitenden Films (13a) auf den Innenwänden der Durchgangslöcher (13) ein Plattierverfahren angewendet wird.
  7. Verfahren nach Anspruch 3, bei dem zum Formen des leitenden Films (13a) auf den Innenwänden der Durchgangslöcher (13) ein Sputterverfahren angewendet wird.
  8. Verfahren nach Anspruch 3, bei dem zum Formen des leitenden Films (13a) auf den Innenwänden der Durchgangslöcher (13) ein Verfahren zur chemischen Abscheidung aus der Dampfphase angewendet wird.
  9. Halbleiterbauelementgehäuse, mit: dem isolierenden Leiterplattensubstrat (11) gemäß Anspruch 1 oder 2, einem Halbleiterchip (14), der eine Mehrzahl von Kontaktflächen (15) aufweist und der an einem Mittelteil der oberen Oberfläche des isolierenden Leiterplattensubstrates (11) angebracht ist, einer Mehrzahl von Drähten (16) zum Verbinden der Kontaktflächen (15) und der ersten Anschlußflächen (12a), und einem Isolationsharz (17), das den Halbleiterchip (14), die Drähte (16), die ersten Anschlußflächen (12a) und die gesamte obere Oberfläche des isolierenden Leiterplattensubstrates (11) für das Halbleiterbauelementgehäuses bedeckt.
  10. Verfahren zur Herstellung eines Halbleiterbauelementgehäuses, mit den Schritten: Durchführen des Verfahrens gemäß einem der Ansprüche 3 bis 8, um ein isolierendes Leiterplattensubstrat (11) herzustellen, Aufbringen eines Klebstoffs (93) auf einem Mittelteil einer oberen Oberfläche des Leiterplattensubstrates (11), Anbringen eines Halbleiterchips (14) mit einer Mehrzahl von Kontaktflächen (15) an einer oberen Oberfläche des Klebstoffs (93), jeweils Verbinden der Kontaktflächen (15) und der ersten Anschlußflächen (12a) über eine Mehrzahl von Drähten (16), und Verpressen des Halbleiterchips (14), der Drähte (16), der ersten Anschlußflächen (15) und der oberen Oberfläche des isolierenden Leiterplattensubstrates (11) mit einem Isolationsharz (17).
DE1998127237 1998-02-10 1998-06-18 Leiterplattensubstrat für Halbleiterbauelementgehäuse und ein dasselbe verwendende Halbleiterbauelementgehäuse sowie Herstellungsverfahren für diese Expired - Fee Related DE19827237B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR3803/1998 1998-02-10
KR1019980003803A KR100259359B1 (ko) 1998-02-10 1998-02-10 반도체 패키지용 기판 및 반도체 패키지, 그리고 그 제조방법

Publications (2)

Publication Number Publication Date
DE19827237A1 DE19827237A1 (de) 1999-08-19
DE19827237B4 true DE19827237B4 (de) 2006-02-02

Family

ID=19532792

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1998127237 Expired - Fee Related DE19827237B4 (de) 1998-02-10 1998-06-18 Leiterplattensubstrat für Halbleiterbauelementgehäuse und ein dasselbe verwendende Halbleiterbauelementgehäuse sowie Herstellungsverfahren für diese

Country Status (4)

Country Link
US (2) US6278178B1 (de)
JP (1) JP3038553B2 (de)
KR (1) KR100259359B1 (de)
DE (1) DE19827237B4 (de)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100702938B1 (ko) * 2000-04-24 2007-04-03 삼성테크윈 주식회사 반도체 팩키지용 기판
JP2002141248A (ja) * 2000-11-02 2002-05-17 Murata Mfg Co Ltd セラミック電子部品およびその製造方法
US6760227B2 (en) * 2000-11-02 2004-07-06 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component and manufacturing method thereof
US20040080056A1 (en) * 2001-03-30 2004-04-29 Lim David Chong Sook Packaging system for die-up connection of a die-down oriented integrated circuit
JP3675364B2 (ja) * 2001-05-30 2005-07-27 ソニー株式会社 半導体装置用基板その製造方法および半導体装置
CN1647595A (zh) * 2002-04-11 2005-07-27 皇家飞利浦电子股份有限公司 电绝缘体和电子器件
JP3740469B2 (ja) * 2003-01-31 2006-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
JP3898666B2 (ja) * 2003-04-28 2007-03-28 松下電器産業株式会社 固体撮像装置およびその製造方法
JP4106003B2 (ja) * 2003-09-03 2008-06-25 松下電器産業株式会社 固体撮像装置の製造方法
US20050245062A1 (en) * 2004-04-29 2005-11-03 Jeff Kingsbury Single row bond pad arrangement
JP2006294976A (ja) * 2005-04-13 2006-10-26 Nec Electronics Corp 半導体装置およびその製造方法
US20090289342A1 (en) * 2005-04-15 2009-11-26 Rohm Co., Ltd Semiconductor Device and Semiconductor Device Manufacturing Method
JP4918373B2 (ja) * 2006-04-28 2012-04-18 オリンパス株式会社 積層実装構造体
US7829977B2 (en) * 2007-11-15 2010-11-09 Advanced Semiconductor Engineering, Inc. Low temperature co-fired ceramics substrate and semiconductor package
TW200937597A (en) * 2008-02-20 2009-09-01 Chipmos Technologies Inc Quad flat non-leaded package structure
TWI428995B (zh) * 2008-10-20 2014-03-01 United Test & Assembly Ct Lt 板上縮小封裝
US8797279B2 (en) 2010-05-25 2014-08-05 MCube Inc. Analog touchscreen methods and apparatus
US8928602B1 (en) 2009-03-03 2015-01-06 MCube Inc. Methods and apparatus for object tracking on a hand-held device
US8486723B1 (en) 2010-08-19 2013-07-16 MCube Inc. Three axis magnetic sensor device and method
US8710597B1 (en) 2010-04-21 2014-04-29 MCube Inc. Method and structure for adding mass with stress isolation to MEMS structures
US8421082B1 (en) 2010-01-19 2013-04-16 Mcube, Inc. Integrated CMOS and MEMS with air dielectric method and system
US8395252B1 (en) 2009-11-13 2013-03-12 MCube Inc. Integrated MEMS and CMOS package and method
US8823007B2 (en) 2009-10-28 2014-09-02 MCube Inc. Integrated system on chip using multiple MEMS and CMOS devices
US8553389B1 (en) 2010-08-19 2013-10-08 MCube Inc. Anchor design and method for MEMS transducer apparatuses
US8476129B1 (en) 2010-05-24 2013-07-02 MCube Inc. Method and structure of sensors and MEMS devices using vertical mounting with interconnections
US8477473B1 (en) 2010-08-19 2013-07-02 MCube Inc. Transducer structure and method for MEMS devices
US9709509B1 (en) 2009-11-13 2017-07-18 MCube Inc. System configured for integrated communication, MEMS, Processor, and applications using a foundry compatible semiconductor process
US8749989B1 (en) * 2009-12-28 2014-06-10 Scientific Components Corporation Carrier for LTCC components
US8637943B1 (en) 2010-01-04 2014-01-28 MCube Inc. Multi-axis integrated MEMS devices with CMOS circuits and method therefor
US8794065B1 (en) 2010-02-27 2014-08-05 MCube Inc. Integrated inertial sensing apparatus using MEMS and quartz configured on crystallographic planes
US8936959B1 (en) 2010-02-27 2015-01-20 MCube Inc. Integrated rf MEMS, control systems and methods
US8367522B1 (en) * 2010-04-08 2013-02-05 MCube Inc. Method and structure of integrated micro electro-mechanical systems and electronic devices using edge bond pads
US8928696B1 (en) 2010-05-25 2015-01-06 MCube Inc. Methods and apparatus for operating hysteresis on a hand held device
US8652961B1 (en) 2010-06-18 2014-02-18 MCube Inc. Methods and structure for adapting MEMS structures to form electrical interconnections for integrated circuits
US8869616B1 (en) 2010-06-18 2014-10-28 MCube Inc. Method and structure of an inertial sensor using tilt conversion
US8993362B1 (en) 2010-07-23 2015-03-31 MCube Inc. Oxide retainer method for MEMS devices
US8723986B1 (en) 2010-11-04 2014-05-13 MCube Inc. Methods and apparatus for initiating image capture on a hand-held device
JP5753734B2 (ja) * 2011-05-19 2015-07-22 日本特殊陶業株式会社 配線基板、多数個取り配線基板、およびその製造方法
US8969101B1 (en) 2011-08-17 2015-03-03 MCube Inc. Three axis magnetic sensor device and method using flex cables
USD689053S1 (en) * 2011-11-15 2013-09-03 Connectblue Ab Module
USD680545S1 (en) * 2011-11-15 2013-04-23 Connectblue Ab Module
USD692896S1 (en) * 2011-11-15 2013-11-05 Connectblue Ab Module
USD680119S1 (en) * 2011-11-15 2013-04-16 Connectblue Ab Module
USD668658S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
USD668659S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
KR20140060390A (ko) 2012-11-09 2014-05-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 랜드 및 그 제조 방법과 이를 이용한 반도체 패키지 및 그 제조 방법
US9911685B2 (en) 2012-11-09 2018-03-06 Amkor Technology, Inc. Land structure for semiconductor package and method therefor
JP2015188004A (ja) * 2014-03-26 2015-10-29 キヤノン株式会社 パッケージ、半導体装置及び半導体モジュール
JP2016006846A (ja) * 2014-05-27 2016-01-14 京セラ株式会社 配線基板および電子装置
US11107753B2 (en) * 2018-11-28 2021-08-31 Semiconductor Components Industries, Llc Packaging structure for gallium nitride devices
WO2020179458A1 (ja) * 2019-03-07 2020-09-10 株式会社村田製作所 電子部品
US11887916B2 (en) 2020-09-09 2024-01-30 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5428248A (en) * 1992-08-21 1995-06-27 Goldstar Electron Co., Ltd. Resin molded semiconductor package

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4437141A (en) * 1981-09-14 1984-03-13 Texas Instruments Incorporated High terminal count integrated circuit device package
US4783697A (en) * 1985-01-07 1988-11-08 Motorola, Inc. Leadless chip carrier for RF power transistors or the like
US5293061A (en) * 1990-04-09 1994-03-08 Seiko Instruments Inc. Semiconductor device having an isolation layer region on the side wall of a groove
JP2957230B2 (ja) * 1990-05-21 1999-10-04 ティーディーケイ株式会社 基板回路のリードピンの取付け方法
EP0585376A4 (en) * 1991-05-23 1994-06-08 Motorola Inc Integrated circuit chip carrier
KR0134902B1 (ko) * 1991-07-08 1998-04-20 다니엘 케이. 니콜스 칩 캐리어 패키지 및 집적 회로 패키지
KR940007757Y1 (ko) 1991-11-14 1994-10-24 금성일렉트론 주식회사 반도체 패키지
EP0582881B1 (de) * 1992-07-27 1997-12-29 Murata Manufacturing Co., Ltd. Elektronisches Vielschichtbauteil, Verfahren zur dessen Herstellung und Verfahren zur Messung seiner Charakteristiken
US5650593A (en) * 1994-05-26 1997-07-22 Amkor Electronics, Inc. Thermally enhanced chip carrier package
JP3541491B2 (ja) * 1994-06-22 2004-07-14 セイコーエプソン株式会社 電子部品
US5808872A (en) * 1994-11-15 1998-09-15 Nippon Steel Corporation Semiconductor package and method of mounting the same on circuit board
US5637916A (en) * 1996-02-02 1997-06-10 National Semiconductor Corporation Carrier based IC packaging arrangement
US5864092A (en) * 1996-05-16 1999-01-26 Sawtek Inc. Leadless ceramic chip carrier crosstalk suppression apparatus
US5729438A (en) * 1996-06-07 1998-03-17 Motorola, Inc. Discrete component pad array carrier
US5825084A (en) * 1996-08-22 1998-10-20 Express Packaging Systems, Inc. Single-core two-side substrate with u-strip and co-planar signal traces, and power and ground planes through split-wrap-around (SWA) or split-via-connections (SVC) for packaging IC devices
US5981314A (en) * 1996-10-31 1999-11-09 Amkor Technology, Inc. Near chip size integrated circuit package
JPH10284935A (ja) * 1997-04-09 1998-10-23 Murata Mfg Co Ltd 電圧制御発振器およびその製造方法
US6162997A (en) * 1997-06-03 2000-12-19 International Business Machines Corporation Circuit board with primary and secondary through holes
US5966085A (en) * 1998-04-09 1999-10-12 Lockheed Martin Corporation Methods and apparatus for performing fast floating point operations

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5428248A (en) * 1992-08-21 1995-06-27 Goldstar Electron Co., Ltd. Resin molded semiconductor package

Also Published As

Publication number Publication date
US6278178B1 (en) 2001-08-21
DE19827237A1 (de) 1999-08-19
JP3038553B2 (ja) 2000-05-08
KR19990069507A (ko) 1999-09-06
JPH11274352A (ja) 1999-10-08
US20010041390A1 (en) 2001-11-15
KR100259359B1 (ko) 2000-06-15
US6803251B2 (en) 2004-10-12

Similar Documents

Publication Publication Date Title
DE19827237B4 (de) Leiterplattensubstrat für Halbleiterbauelementgehäuse und ein dasselbe verwendende Halbleiterbauelementgehäuse sowie Herstellungsverfahren für diese
DE10157280B4 (de) Verfahren zum Anschließen von Schaltungseinheiten
DE19720275B4 (de) Substrat für eine Halbleiteranordnung, Herstellungsverfahren für dasselbe und eine das Substrat verwendende stapelbare Halbleiteranordnung
DE19716668C2 (de) Halbleiterchip-Stapelgehäuse mit untenliegenden Zuleitungen
DE69133497T2 (de) Leiterrahmen für eine Halbleiteranordnung und dessen Herstellungsverfahren
DE10321692B9 (de) Verbesserung einer Drahtkontaktierbarkeit in einer gehäusten Sensoranordnung
DE19648728A1 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE102014104399B4 (de) Halbleiterchipgehäuse umfassend einen Leadframe
DE3913221A1 (de) Halbleiteranordnung
DE10312642A1 (de) Halbleitereinrichtung und Herstellungsverfahren von Kontakthöcker auf Halbleiterchips
DE10301512A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE3535923C2 (de)
DE3428881A1 (de) Verfahren zum herstellen einer integrierten schaltungsvorrichtung
DE19709259B4 (de) Mehrlagiges Bodenanschlussgehäuse
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
DE69737320T2 (de) Halbleitervorrichtung
DE60029011T2 (de) Leiterplattenanordnung mit verbesserter überbrückungsentkopplung für bga-packungen
DE3640248A1 (de) Halbleitervorrichtung
DE19929606A1 (de) Integrierte Schaltung und Verfahren zu ihrer Herstellung
DE19651549B4 (de) Anschlußrahmen und Chipgehäuse
DE10297264B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
EP0152557B1 (de) Halbleiterbauelement mit höckerartigen, metallischen Anschlusskontakten und Mehrlagenverdrahtung
DE10302022B4 (de) Verfahren zur Herstellung eines verkleinerten Chippakets
DE4036079A1 (de) Elektronisches bauteil und elektronische vorrichtung mit einem derartigen bauteil
EP1729555B1 (de) Verfahren zur Herstellung einer Leiterplatte und eines Leiterplattensystems sowie mittels solcher Verfahren hergestellte Leiterplattten und Leiterplattensysteme

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee