JP2570498B2 - 集積回路チップ・キャリア - Google Patents
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Description
【発明の詳細な説明】 発明の分野 本発明は一般的に集積回路の分野に関し、特にサイズ
を縮小した集積回路チップ・キャリアに関するものであ
る。
を縮小した集積回路チップ・キャリアに関するものであ
る。
発明の背景 より高密度でしかもパッケージ・サイズの小さい電気
的構造体を製造するという要求は、印刷回路基板上の使
用可能領域を効率よく利用するための技術の改良を必要
とする。このような技術の１つに、印刷回路基板上の対
応する接点に直接集積回路チップを接合することによっ
て、従来のセラミックまたはプラスチック被覆物を用い
たチップ・キャリアを用いる必要性を除去し、集積回路
チップを封止する。チップを回路基板に直接接合する最
も普及している方法は、チップ・オン・ボード（COB:ch
ip−on−board）として知られている。チップ・オン・
ボードでは、集積回路の回路基板上に直接実装し、回路
基板にワイヤ・ボンド接合するか、あるいはTAB技術を
用いて接合する。この技法は、腕時計やその他の小さな
電子製品の製造において、広く用いられている。しかし
ながら、集積回路は裂けやすく、脆く、しかも回路基板
が曲げられたり、振動を受けたり、広い温度変動に曝さ
れると、応力を受けて破壊するおそれがある。したがっ
て、二方向無線や他の可搬型通信装置のような多くの用
途では、電気的構造体が振動や厳しい環境的妨害を受け
るので、集積回路チップと回路基板との間の直接接続は
望ましくなく、信頼性の問題を生じる原因となり得る。
的構造体を製造するという要求は、印刷回路基板上の使
用可能領域を効率よく利用するための技術の改良を必要
とする。このような技術の１つに、印刷回路基板上の対
応する接点に直接集積回路チップを接合することによっ
て、従来のセラミックまたはプラスチック被覆物を用い
たチップ・キャリアを用いる必要性を除去し、集積回路
チップを封止する。チップを回路基板に直接接合する最
も普及している方法は、チップ・オン・ボード（COB:ch
ip−on−board）として知られている。チップ・オン・
ボードでは、集積回路の回路基板上に直接実装し、回路
基板にワイヤ・ボンド接合するか、あるいはTAB技術を
用いて接合する。この技法は、腕時計やその他の小さな
電子製品の製造において、広く用いられている。しかし
ながら、集積回路は裂けやすく、脆く、しかも回路基板
が曲げられたり、振動を受けたり、広い温度変動に曝さ
れると、応力を受けて破壊するおそれがある。したがっ
て、二方向無線や他の可搬型通信装置のような多くの用
途では、電気的構造体が振動や厳しい環境的妨害を受け
るので、集積回路チップと回路基板との間の直接接続は
望ましくなく、信頼性の問題を生じる原因となり得る。
チップ・キャリアまたはトランスファー成形された回
路素子のような、集積回路を保護しパッケージに組み込
む従来の方法は、集積回路と回路基板との間に、バッフ
ァ基板（buffer substrate）または実装構造（mounting
scheme）を設けることによって、機械的または熱的変
化中にチップに加わる応力を低減或は除去している。こ
れらのチップ・キャリアの使用には、多くの欠点があ
る。チップ・キャリアは集積回路より大きく、通常集積
回路の２ないし３倍の領域を回路基板上に必要とする。
完成したパッケージは通常高価で、しかも修理が不可能
である。非常に高価なパッケージが修理できないと、電
気的検査において不利になる。
路素子のような、集積回路を保護しパッケージに組み込
む従来の方法は、集積回路と回路基板との間に、バッフ
ァ基板（buffer substrate）または実装構造（mounting
scheme）を設けることによって、機械的または熱的変
化中にチップに加わる応力を低減或は除去している。こ
れらのチップ・キャリアの使用には、多くの欠点があ
る。チップ・キャリアは集積回路より大きく、通常集積
回路の２ないし３倍の領域を回路基板上に必要とする。
完成したパッケージは通常高価で、しかも修理が不可能
である。非常に高価なパッケージが修理できないと、電
気的検査において不利になる。
チップ・オン・ボード技術では、回路基板上に要求さ
れる線および空間の密度が非常に高いので、微細な線お
よび空間を有する非常に複雑な印刷回路基板を作成する
ことになり、製造上非常に高価なものとなる。チップ・
キャリアを用いることは、線および空間に対する厳しい
要求を和らげる印刷回路基板を組み込むことができ、印
刷回路基板のコストを低減することができる。このコス
ト低減は、より高価でより大きな高さを有する、より大
きなチップ・キャリア・パッケージの使用を犠牲による
ことによって、得られるものである。
れる線および空間の密度が非常に高いので、微細な線お
よび空間を有する非常に複雑な印刷回路基板を作成する
ことになり、製造上非常に高価なものとなる。チップ・
キャリアを用いることは、線および空間に対する厳しい
要求を和らげる印刷回路基板を組み込むことができ、印
刷回路基板のコストを低減することができる。このコス
ト低減は、より高価でより大きな高さを有する、より大
きなチップ・キャリア・パッケージの使用を犠牲による
ことによって、得られるものである。
チップ・オン・ボード技術では、半導体素子は、制御
−圧潰−チップ−接続（control−collapse−chip−con
nection）（C4として知られている）によって、基板に
取り付けられる。典型的に、C4接続を行う際に高い歩留
りと信頼性を達成するためには、このプロセス中クリー
ン・ルーム環境を使用しなければならない。構成要素を
回路基板上に実装する。通常の製造組み立て環境には、
C4プロセスはふさわしくないことは、容易に見てとれよ
う。
−圧潰−チップ−接続（control−collapse−chip−con
nection）（C4として知られている）によって、基板に
取り付けられる。典型的に、C4接続を行う際に高い歩留
りと信頼性を達成するためには、このプロセス中クリー
ン・ルーム環境を使用しなければならない。構成要素を
回路基板上に実装する。通常の製造組み立て環境には、
C4プロセスはふさわしくないことは、容易に見てとれよ
う。
機械的および熱的変化、サイズ縮小の問題を解決し、
密度が低い（低コストの）印刷回路基板を使用すること
ができ、主回路基板に組み付ける前に電気的に検査を行
うことができるチップ・キャリアを提供し、しかも主回
路基板に組み付けるためにクリーン・ルーム環境を必要
としない、集積回路パッケージが必要とされていること
は、明白である。
密度が低い（低コストの）印刷回路基板を使用すること
ができ、主回路基板に組み付ける前に電気的に検査を行
うことができるチップ・キャリアを提供し、しかも主回
路基板に組み付けるためにクリーン・ルーム環境を必要
としない、集積回路パッケージが必要とされていること
は、明白である。
発明の概要 端的に言うと、本発明によれば、半導体素子と、該半
導体素子の活性表面上に相互接続パッドとを有する半導
体素子を備えた集積回路素子構造体が提供される。前記
素子は、基板上の対応する回路パッドに素子面を取り付
けることによって、基板に接合される。基板の回路パッ
ドは、導電貫通孔によって、基板の反対側にあるはんだ
パッドに接続される。集積回路素子は、素子パッドと基
板パッドとの間の導電バンプによって基板に接続され、
前記素子が、前記基板上の導電貫通孔の少なくともいく
つかを覆うようになっている。
導体素子の活性表面上に相互接続パッドとを有する半導
体素子を備えた集積回路素子構造体が提供される。前記
素子は、基板上の対応する回路パッドに素子面を取り付
けることによって、基板に接合される。基板の回路パッ
ドは、導電貫通孔によって、基板の反対側にあるはんだ
パッドに接続される。集積回路素子は、素子パッドと基
板パッドとの間の導電バンプによって基板に接続され、
前記素子が、前記基板上の導電貫通孔の少なくともいく
つかを覆うようになっている。
本発明の別の態様では、前記素子と基板との間のギャ
ップを、エポキシ樹脂のような有機結合剤で満たしても
よい。
ップを、エポキシ樹脂のような有機結合剤で満たしても
よい。
図面の簡単な説明 第１図は、本発明による集積回路チップ・キャリアの
等幅切り欠き図である。
等幅切り欠き図である。
第２図は、断面２−２から見た、第１図のチップ・キ
ャリアの断面図である。
ャリアの断面図である。
第３図は、断面２−２から見た、第１図のチップ・キ
ャリアの別の実施例の断面図である。
ャリアの別の実施例の断面図である。
第４図は、断面２−２から見た、第１図のチップ・キ
ャリアの別の実施例の断面図である。
ャリアの別の実施例の断面図である。
好適実施例の詳細な説明 ここで第１図を参照して、集積回路即ち半導体素子10
は、素子の外周近くの構造に設けられた相互接続パッド
14を有する、活性表面12を含む。回路を担持する基板16
は、素子の相互接続パッド14に対応する相互接続パッド
18のアレーを有する。基板材料は、典型的に印刷回路基
版である。低膨張係数を有する材料で作られた回路基板
が好ましい（約６および約18in/in/℃x10-6の間）。有
用な材料の一例は、Wilmingto,DelawareのDuPont Corpo
rationの、Termount E−215/CE積層体である。この積層
体は、アラミド繊維で補強されたエポキシ樹脂である。
ポリエステル、ポリアミド、ポリイミドおよびこれら樹
脂の変種（modifications）および混合物を、アラミド
補強剤と共に用いてもよい。アルミナ・セラミック、酸
化ベリリウム、または窒化アルミニウムのような他のタ
イプの基板も、効果的に用いることができる。加えて、
基板16は、基板内のパッドを導電貫通孔（スルーホー
ル）すなわちバイア（via）22と相互接続する、別の回
路20も含んでいる。回路20は、基板周囲上の半導体導電
貫通孔にも接続することができる。
は、素子の外周近くの構造に設けられた相互接続パッド
14を有する、活性表面12を含む。回路を担持する基板16
は、素子の相互接続パッド14に対応する相互接続パッド
18のアレーを有する。基板材料は、典型的に印刷回路基
版である。低膨張係数を有する材料で作られた回路基板
が好ましい（約６および約18in/in/℃x10-6の間）。有
用な材料の一例は、Wilmingto,DelawareのDuPont Corpo
rationの、Termount E−215/CE積層体である。この積層
体は、アラミド繊維で補強されたエポキシ樹脂である。
ポリエステル、ポリアミド、ポリイミドおよびこれら樹
脂の変種（modifications）および混合物を、アラミド
補強剤と共に用いてもよい。アルミナ・セラミック、酸
化ベリリウム、または窒化アルミニウムのような他のタ
イプの基板も、効果的に用いることができる。加えて、
基板16は、基板内のパッドを導電貫通孔（スルーホー
ル）すなわちバイア（via）22と相互接続する、別の回
路20も含んでいる。回路20は、基板周囲上の半導体導電
貫通孔にも接続することができる。
基板の周囲および内部の導電貫通孔のアレーを用いる
ことにより、集積回路相互接続パッド14の各々は、基板
16の底面上の対応するはんだパッドに導くことができ
る。こうする際に基板の全表面を用いるので、はんだパ
ッドに必要な線および空間は、集積回路素子上のそれら
よりはるかに大きい。例えば、集積回路素子上の相互接
続パッド間の空間は、典型的に0.004インチである。こ
のように素子を基板に相互接続することにより、基板底
面上のはんだパッ度間の間隔は、0.030インチ程度とな
る。はんだパッドの直径は、素子接続パッドの0.004イ
ンチに対して、0.030インチ程度とすることができる。
ことにより、集積回路相互接続パッド14の各々は、基板
16の底面上の対応するはんだパッドに導くことができ
る。こうする際に基板の全表面を用いるので、はんだパ
ッドに必要な線および空間は、集積回路素子上のそれら
よりはるかに大きい。例えば、集積回路素子上の相互接
続パッド間の空間は、典型的に0.004インチである。こ
のように素子を基板に相互接続することにより、基板底
面上のはんだパッ度間の間隔は、0.030インチ程度とな
る。はんだパッドの直径は、素子接続パッドの0.004イ
ンチに対して、0.030インチ程度とすることができる。
素子10の活性表面12を基板16の上面に対向させること
によって、半導体素子10を基板に取り付ける。素子を基
板に相互接続するには、素子のパッド14と基板の回路18
との間の導電バンプ26を用いる。これらのバンプは、典
型的に、はんだ即ち熱圧縮性ボンド、導電性エポキシ、
または導電性エラストマで作ることができる。はんだで
それらを作る場合、素子は、制御−圧潰−チップ−接続
（C4）によって、基板に取り付けられる。このタイプの
接続は、当業者には周知であり、高密度回路を達成する
ために利用されている。典型的に、C4接続を行いつつ高
い歩留りおよび信頼性を達成するためには、クリーン・
ルーム環境を使用しなければならず、したがってC4プロ
セスは、環境を制御できるパッケージ処理プロセスの初
期に、用いるのが最もふさわしい。本発明によるチップ
・キャリアを一旦完成させると、主回路基板に取り付け
るためにはクリーン・ルーム環境を必要としないことが
認められよう、一方、COBプロセスでは、主回路基板に
組み込むためには、クリーン・ルーム条件を必要とす
る。
によって、半導体素子10を基板に取り付ける。素子を基
板に相互接続するには、素子のパッド14と基板の回路18
との間の導電バンプ26を用いる。これらのバンプは、典
型的に、はんだ即ち熱圧縮性ボンド、導電性エポキシ、
または導電性エラストマで作ることができる。はんだで
それらを作る場合、素子は、制御−圧潰−チップ−接続
（C4）によって、基板に取り付けられる。このタイプの
接続は、当業者には周知であり、高密度回路を達成する
ために利用されている。典型的に、C4接続を行いつつ高
い歩留りおよび信頼性を達成するためには、クリーン・
ルーム環境を使用しなければならず、したがってC4プロ
セスは、環境を制御できるパッケージ処理プロセスの初
期に、用いるのが最もふさわしい。本発明によるチップ
・キャリアを一旦完成させると、主回路基板に取り付け
るためにはクリーン・ルーム環境を必要としないことが
認められよう、一方、COBプロセスでは、主回路基板に
組み込むためには、クリーン・ルーム条件を必要とす
る。
集積回路を基板に取り付けた後、有機結合剤28を、集
積回路と基板との間のギャップに塗り込む。この結合剤
は、例えば、エポキシのような剛性接着剤、またはシリ
コンのようなそれより柔らかい材料でもよい。適切な結
合剤の例は、CaliforniaのDexter Corporation of Indu
ctry製造のエポキシである、Hysol FP4510である。こ
の結合剤は、素子と基板との間に機械的な接合を付加す
る役割を果たすと共に、応力緩和部材としても機能す
る。結合剤の第３の機能は、素子の活性表面および相互
接続部を環境的に保護することである。用途によって、
結合剤は、素子と基板との間のギャップ全体を被覆する
ことも、素子の作用表面の一部のみを被覆する場合もあ
る。
積回路と基板との間のギャップに塗り込む。この結合剤
は、例えば、エポキシのような剛性接着剤、またはシリ
コンのようなそれより柔らかい材料でもよい。適切な結
合剤の例は、CaliforniaのDexter Corporation of Indu
ctry製造のエポキシである、Hysol FP4510である。こ
の結合剤は、素子と基板との間に機械的な接合を付加す
る役割を果たすと共に、応力緩和部材としても機能す
る。結合剤の第３の機能は、素子の活性表面および相互
接続部を環境的に保護することである。用途によって、
結合剤は、素子と基板との間のギャップ全体を被覆する
ことも、素子の作用表面の一部のみを被覆する場合もあ
る。
次に第２図を参照すると、集積回路10が導電貫通孔22
のいくつかの上に被さっているのが見ることができる。
導電貫通孔22の各々は、基板16の底面側にあるはんだパ
ッド23に接続する。有機結合剤またはアンダーフィル材
料28は、素子10と基板16との間のギャップを埋める。素
子10の相互接続パッド14は、金属性バンプ26によって、
基板の回路パッド18に接続されている。第１図および第
２図において見られるように、基板16全体のサイズは、
集積回路10全体のサイズより僅かに大きいに過ぎない。
典型的に、基板の長さおよび幅は、素子の長さおよび幅
より0.15インチより大きいことはなく、場合によっては
素子自体と同じ大きさのこともあり得る。典型的に、基
板の素子の最大寸法より、0.025ないし0.1インチ大き
い。組み込まれた集積回路チップ・キャリアは、ここ
で、高価で複雑な半導体検査機器に頼る必要なく、従来
の検査機器を用いて電気的に検査することができる。パ
ッケージ・レベルでキャリアを検査するので、検査体制
はより完全となり、ウエハ・レベルの検査で必要とされ
る複雑性や微小化を必要としない。
のいくつかの上に被さっているのが見ることができる。
導電貫通孔22の各々は、基板16の底面側にあるはんだパ
ッド23に接続する。有機結合剤またはアンダーフィル材
料28は、素子10と基板16との間のギャップを埋める。素
子10の相互接続パッド14は、金属性バンプ26によって、
基板の回路パッド18に接続されている。第１図および第
２図において見られるように、基板16全体のサイズは、
集積回路10全体のサイズより僅かに大きいに過ぎない。
典型的に、基板の長さおよび幅は、素子の長さおよび幅
より0.15インチより大きいことはなく、場合によっては
素子自体と同じ大きさのこともあり得る。典型的に、基
板の素子の最大寸法より、0.025ないし0.1インチ大き
い。組み込まれた集積回路チップ・キャリアは、ここ
で、高価で複雑な半導体検査機器に頼る必要なく、従来
の検査機器を用いて電気的に検査することができる。パ
ッケージ・レベルでキャリアを検査するので、検査体制
はより完全となり、ウエハ・レベルの検査で必要とされ
る複雑性や微小化を必要としない。
前記構造体は、いかなるの数の相互接続構造によっ
て、印刷回路基板25上に配置することもできる。例え
ば、集積回路構造体を、C5プロセス（制御された圧潰チ
ップ・キャリア接続）におけるようにはんだ接合によっ
て、回路基板に取り付けることができ、或はエラストマ
相互接続体または高温溶融接着相互接続体を用いて取り
付けることもできる。C5接続の場合、はんだ接合部27
は、構造体と回路基板との間にはんだボールをリフロー
することによって、形成される。
て、印刷回路基板25上に配置することもできる。例え
ば、集積回路構造体を、C5プロセス（制御された圧潰チ
ップ・キャリア接続）におけるようにはんだ接合によっ
て、回路基板に取り付けることができ、或はエラストマ
相互接続体または高温溶融接着相互接続体を用いて取り
付けることもできる。C5接続の場合、はんだ接合部27
は、構造体と回路基板との間にはんだボールをリフロー
することによって、形成される。
第３図を参照すると、本発明の他の実施例が、回路パ
ターン18を一方側のみに含む基板36に、半導体素子10を
取り付けることによって構成されている。素子10は、は
んだバンプ26を介して、基板36の上側上の回路パターン
に直接取り付けられ、チップ・キャリア構造体を形成し
ている。回路パターンは、基板内の孔22まで達してお
り、前記孔周囲の環状リングにて終端となっているか、
或いは孔を全体的に被さって孔を覆うようにしてもよ
い。この構造体は、望ましければ、先に引用した有機結
合剤28を含んでもよい。この構造体を印刷回路基板25
（PCB）に接続するために、通常それより大きなはんだ
バンプ37を付加的に用いて、PCBにはんだ付けする。は
んだバンプ37は、基板の孔32にバンプを形成することに
よって、回路パターン18にはんだ付けされ、はんだ37が
回路基板18の裏側に接続するようにしてある。
ターン18を一方側のみに含む基板36に、半導体素子10を
取り付けることによって構成されている。素子10は、は
んだバンプ26を介して、基板36の上側上の回路パターン
に直接取り付けられ、チップ・キャリア構造体を形成し
ている。回路パターンは、基板内の孔22まで達してお
り、前記孔周囲の環状リングにて終端となっているか、
或いは孔を全体的に被さって孔を覆うようにしてもよ
い。この構造体は、望ましければ、先に引用した有機結
合剤28を含んでもよい。この構造体を印刷回路基板25
（PCB）に接続するために、通常それより大きなはんだ
バンプ37を付加的に用いて、PCBにはんだ付けする。は
んだバンプ37は、基板の孔32にバンプを形成することに
よって、回路パターン18にはんだ付けされ、はんだ37が
回路基板18の裏側に接続するようにしてある。
第４図に示される本発明の更に他の実施例では、裏側
に回路パターンを有する基板46に半導体素子10が取り付
けられる。この素子は、基板の孔42全体にわたる一連の
はんだバンプを介して、回路パターンの裏側に接続さ
れ、チップ・キャリア構造体を形成する。先の例におけ
るように、この構造体も、望ましければ、上記引用した
有機結合剤28を含んでもよい。この構造体を印刷回路基
板25に接続するためには、通常それより大きなはんだバ
ンプ47を付加的に用いて、キャリアをPCBにはんだ付け
する。はんだバンプ47は、例えばC5プロセスを用いて、
回路パターン48およびPCB25にはんだ付けされる。
に回路パターンを有する基板46に半導体素子10が取り付
けられる。この素子は、基板の孔42全体にわたる一連の
はんだバンプを介して、回路パターンの裏側に接続さ
れ、チップ・キャリア構造体を形成する。先の例におけ
るように、この構造体も、望ましければ、上記引用した
有機結合剤28を含んでもよい。この構造体を印刷回路基
板25に接続するためには、通常それより大きなはんだバ
ンプ47を付加的に用いて、キャリアをPCBにはんだ付け
する。はんだバンプ47は、例えばC5プロセスを用いて、
回路パターン48およびPCB25にはんだ付けされる。
本発明によって製作されたパッケージは、多数の利点
を備えるが、それらは、従来のチップ・キャリアパッケ
ージより小さなフット・プリント（footprint）を有す
るパッケージ、集積回路自体の実際のサイズより僅かに
大きいだけのフット・プリントを有するパッケージ、高
さを大幅に減少させたパッケージ（集積回路の高さより
僅かに大きいのみ）、主回路基板に組み込む前に容易に
検査可能なパッケージ、および主回路基板に集積回路を
組み込むためにクリーン、ルーム環境を必要としないパ
ッケージ等である。本発明は、サイズを縮小し、信頼性
を向上し、コストを低減し、製造をより簡単化し、そし
て電気的に検査可能な、集積回路チップ・キャリアの改
良という、長い間存在していた要望を満たすものであ
る。本発明の特定の形状について例示しかつ記載した
が、本発明の精神および範囲から逸脱することなく、種
々の改造が可能なことは、前述のことから認められよ
う。第１図および第２図に示されている例は例示であ
り、制限的に看做されることを意図したものではなく、
本発明の他の構成も、本発明の範疇に入るものと解釈す
ることができる。したがって、本発明は添付の特許請求
の範囲による場合を除いて、制限されないことを意図す
るものである。
を備えるが、それらは、従来のチップ・キャリアパッケ
ージより小さなフット・プリント（footprint）を有す
るパッケージ、集積回路自体の実際のサイズより僅かに
大きいだけのフット・プリントを有するパッケージ、高
さを大幅に減少させたパッケージ（集積回路の高さより
僅かに大きいのみ）、主回路基板に組み込む前に容易に
検査可能なパッケージ、および主回路基板に集積回路を
組み込むためにクリーン、ルーム環境を必要としないパ
ッケージ等である。本発明は、サイズを縮小し、信頼性
を向上し、コストを低減し、製造をより簡単化し、そし
て電気的に検査可能な、集積回路チップ・キャリアの改
良という、長い間存在していた要望を満たすものであ
る。本発明の特定の形状について例示しかつ記載した
が、本発明の精神および範囲から逸脱することなく、種
々の改造が可能なことは、前述のことから認められよ
う。第１図および第２図に示されている例は例示であ
り、制限的に看做されることを意図したものではなく、
本発明の他の構成も、本発明の範疇に入るものと解釈す
ることができる。したがって、本発明は添付の特許請求
の範囲による場合を除いて、制限されないことを意図す
るものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミュレン，ウィリアム・ビー・ザ・サー ド アメリカ合衆国フロリダ州ボカ・ラト ン、サウス・ウエスト・12・コート9651 (56)参考文献 特開 昭61−279164（ＪＰ，Ａ) 米国特許4893172（ＵＳ，Ａ)
Claims (14)
- 【請求項１】長さ、幅、及び活性表面を有する集積回路
チップであって、前記活性表面はその上に配置された相
互接続パッド及び前記パッド上に電気的に導電性のある
バンプを有する集積回路チップと、 長さ、幅、上部側面及び底部側面、 めっきされた貫通孔、 集積回路チップの相互接続パッドに対応するボンディン
グ・パッドであって、導電性ランナーによって前記ボン
ディング・パッドから離れて位置する対応するめっきさ
れた貫通孔に接続される前記ボンディング・パッドから
なる前記上部側面の金属パターン、及び 前記底部側面のはんだパッドの配列であって、前記めっ
きされた貫通孔によって前記金属パターン接続され、前
記各はんだパッド間の距離は前記各ボンディング・パッ
ド間の距離より大きい前記はんだパッドの配列、 を具備する回路担持基板と、から構成される半導体素子
構造体であり、 前記集積回路チップは、前記電気的に導電性のあるバン
プによって前記ボンディング・パッドに取り付けられ、
前記めっきされた貫通孔の少なくともいくつかは前記集
積回路チップの前記活性表面によって覆われており、前
記回路担持基板の長さ及び幅は前記集積回路チップの長
さ及び幅より、最大約0.1インチ大きいことを特徴とす
る半導体素子構造体。 - 【請求項２】有機結合材が前記集積回路チップと前記基
板との間に配置され、少なくとも前記活性表面の一部を
覆うことを特徴とする請求項１記載の半導体素子構造
体。 - 【請求項３】前記有機結合材は、エポキシから成ること
を特徴とする請求項２記載の半導体素子構造体。 - 【請求項４】前記回路担持基板は、アルミナ・セラミッ
クから成ることを特徴とする請求項１記載の半導体素子
構造体。 - 【請求項５】前記回路担持基板は、アラミドで補強され
た有機樹脂から成ることを特徴とする請求項１記載の半
導体素子構造体。 - 【請求項６】前記電気的に導電性のあるバンプは、はん
だから成ることを特徴とする請求項１記載の半導体素子
構造体。 - 【請求項７】長さ、幅、及び活性表面を有する集積回路
チップであって、前記活性表面はその上に配置された相
互接続パッド及び前記パッド上に電気的に導電性のある
バンプを有する集積回路チップと、 長さ、幅、上部側面及び底部側面、 前記上部側面から前記底部側面への孔、 集積回路チップの相互接続パッドに対応するボンディン
グ・パッドであって、導電性ランナーによって前記ボン
ディング・パッドから離れて位置する孔に接続される前
記ボンディング・パッドからなる前記上部側面の金属パ
ターン、及び 前記底部側面のはんだバンプの配列であって、各バンプ
は孔を介して延在して前記金属パターン接続され、前記
各はんだパッド間の距離は前記各ボンディング・パッド
間の距離より大きい前記はんだバンプの配列、 を具備する回路担持基板と、から構成される半導体素子
構造体であり、 前記集積回路チップは、前記電気的に導電性のあるバン
プによって前記ボンディング・パッドに取り付けられ、
前記孔の少なくともいくつかは前記集積回路チップの前
記活性表面によって覆われており、前記回路担持基板の
長さ及び幅は前記集積回路チップの長さ及び幅より、最
大約0.1インチ大きいことを特徴とする半導体素子構造
体。 - 【請求項８】有機結合材が前記集積回路チップと前記基
板との間に配置され、少なくとも前記活性表面の一部を
覆うことを特徴とする請求項７記載の半導体素子構造
体。 - 【請求項９】前記電気的に導電性のあるバンプは、はん
だから成ることを特徴とする請求項７記載の半導体素子
構造体。 - 【請求項１０】チップの活性表面周辺部に配置された相
互接続パッドを有する集積回路チップと、 めっきされた貫通孔及び２つの相対抗する側面を有する
印刷回路基板であって、 前記集積回路チップの相互接続パッドに実質的に対応す
るボンディング・パッド及び前記ボンディング・パッド
を前記めっきされた貫通孔に結合する回路配線からなる
回路パターンを具備する第１側面、 前記めっきされた貫通孔に接続される複数のはんだパッ
ドを有し、大部分の前記めっきされた貫通孔は前記対応
するはんだパッドから離れて位置し、前記複数のはんだ
パッド間の最小間隔は前記ボンディング・パッド間の最
小間隔より大きく、前記めっきされた貫通孔の少なくと
もいくつかは前記集積回路チップに面する領域に配置さ
れ、かつ前記印刷回路基板の長さ及び幅はそれぞれ前記
集積回路チップの長さ及び幅より最大約0.1インチ大き
い第２側面、及び 各はんだパッド上のはんだバンプ、 からなる印刷回路基板と、 前記集積回路チップを前記ボンディング・パッドに電気
的かつ機械的に結合し、電気的に導電性のある材料から
なる手段と、 前記活性表面を前記印刷回路基板の第１側面に面して搭
載し、電気的に導電性のある材料で前記相互接続パッド
及び前記ボンディング・パッドを結合する前記集積回路
チップと、 前記集積回路チップと前記印刷回路基板の第１側面との
間に配置し、少なくとも前記活性表面の一部を覆うエポ
キシ樹脂と、 から構成されることを特徴とする半導体素子構造体。 - 【請求項１１】前記印刷回路基板は、アラミドで補強さ
れた有機樹脂から成ることを特徴とする請求項10記載の
半導体素子構造体。 - 【請求項１２】長さ、幅、及び活性表面を有する集積回
路チップであって、その上に配置された相互接続パッド
を有する集積回路チップと、 長さ、幅、上部側面及び底部側面、 前記相互接続パッドに対応する孔、及び 前記はんだパッドから離れて位置する対応する孔に導電
性のあるランナーによって接続されるはんだパッドの配
列であって、前記各はんだパッド間の距離は前記各相互
接続パッド間の距離より大きい前記はんだパッドの配列
からなる前記底部側面の金属パターン、 を具備する回路担持基板と、から構成される半導体素子
構造体であり、 前記集積回路チップは、前記相互接続パッドから前記孔
を介して延在しかつ前記金属パターンに接続する電気的
に導電性のあるバンプによって前記金属パターンに取り
付けられ、前記孔の少なくともいくつかは前記集積回路
チップの前記活性表面によって覆われており、前記回路
担持基板の長さ及び幅は前記集積回路チップの長さ及び
幅より、最大約0.1インチ大きいことを特徴とする半導
体素子構造体。 - 【請求項１３】有機結合材が前記集積回路チップと前記
基板との間に配置され、少なくとも前記活性表面の一部
を覆うことを特徴とする請求項12記載の半導体素子構造
体。 - 【請求項１４】前記電気的に導電性のあるバンプは、は
んだから成ることを特徴とする請求項12記載の半導体素
子構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US70447191A | 1991-05-23 | 1991-05-23 | |
| US704,471 | 1991-05-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06510396A JPH06510396A (ja) | 1994-11-17 |
| JP2570498B2 true JP2570498B2 (ja) | 1997-01-08 |
Family
ID=24829653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5500049A Expired - Lifetime JP2570498B2 (ja) | 1991-05-23 | 1992-04-23 | 集積回路チップ・キャリア |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5293067A (ja) |
| EP (1) | EP0585376A4 (ja) |
| JP (1) | JP2570498B2 (ja) |
| KR (1) | KR970011620B1 (ja) |
| WO (1) | WO1992021150A1 (ja) |
Families Citing this family (103)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5611140A (en) * | 1989-12-18 | 1997-03-18 | Epoxy Technology, Inc. | Method of forming electrically conductive polymer interconnects on electrical substrates |
| US7198969B1 (en) * | 1990-09-24 | 2007-04-03 | Tessera, Inc. | Semiconductor chip assemblies, methods of making same and components for same |
| US5821597A (en) * | 1992-09-11 | 1998-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device |
| US6720576B1 (en) | 1992-09-11 | 2004-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Plasma processing method and photoelectric conversion device |
| US5427984A (en) * | 1993-03-01 | 1995-06-27 | At&T Global Information Solutions | Method of making a cooling package for a semiconductor chip |
| JP3461204B2 (ja) * | 1993-09-14 | 2003-10-27 | 株式会社東芝 | マルチチップモジュール |
| US5501006A (en) * | 1993-09-22 | 1996-03-26 | Motorola, Inc. | Method for connection of signals to an integrated circuit |
| USRE36442E (en) * | 1994-01-26 | 1999-12-14 | Emulation Technology, Inc. | Adapter which emulates ball grid array packages |
| US5418471A (en) * | 1994-01-26 | 1995-05-23 | Emulation Technology, Inc. | Adapter which emulates ball grid array packages |
| EP0751561A4 (en) * | 1994-03-18 | 1997-05-07 | Hitachi Chemical Co Ltd | PROCESS FOR MANUFACTURING SEMICONDUCTOR PACKAGES AND SEMICONDUCTOR PACKAGES |
| US5444303A (en) * | 1994-08-10 | 1995-08-22 | Motorola, Inc. | Wire bond pad arrangement having improved pad density |
| US5625224A (en) * | 1994-08-10 | 1997-04-29 | Motorola, Inc. | Method and apparatus for an integrated circuit chip carrier having improved mounting pad density |
| US5677246A (en) * | 1994-11-29 | 1997-10-14 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices |
| JPH08236654A (ja) | 1995-02-23 | 1996-09-13 | Matsushita Electric Ind Co Ltd | チップキャリアとその製造方法 |
| JP3726318B2 (ja) * | 1995-08-22 | 2005-12-14 | 株式会社日立製作所 | チップ サイズ パッケージとその製造方法及びセカンド レヴェル パッケージング |
| US5731709A (en) * | 1996-01-26 | 1998-03-24 | Motorola, Inc. | Method for testing a ball grid array semiconductor device and a device for such testing |
| US5637916A (en) * | 1996-02-02 | 1997-06-10 | National Semiconductor Corporation | Carrier based IC packaging arrangement |
| JP2842361B2 (ja) * | 1996-02-28 | 1999-01-06 | 日本電気株式会社 | 半導体装置 |
| US6007348A (en) * | 1996-05-07 | 1999-12-28 | Advanced Intercommunications Corporation | Solder ball terminal |
| TW406454B (en) | 1996-10-10 | 2000-09-21 | Berg Tech Inc | High density connector and method of manufacture |
| US6093971A (en) * | 1996-10-14 | 2000-07-25 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Chip module with conductor paths on the chip bonding side of a chip carrier |
| US5814401A (en) * | 1997-02-04 | 1998-09-29 | Motorola, Inc. | Selectively filled adhesive film containing a fluxing agent |
| JP3593833B2 (ja) * | 1997-02-10 | 2004-11-24 | 富士通株式会社 | 半導体装置 |
| JP3447908B2 (ja) * | 1997-02-13 | 2003-09-16 | 富士通株式会社 | ボールグリッドアレイパッケージ |
| JP3176307B2 (ja) | 1997-03-03 | 2001-06-18 | 日本電気株式会社 | 集積回路装置の実装構造およびその製造方法 |
| JPH11102985A (ja) | 1997-09-26 | 1999-04-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6441487B2 (en) | 1997-10-20 | 2002-08-27 | Flip Chip Technologies, L.L.C. | Chip scale package using large ductile solder balls |
| KR100259359B1 (ko) | 1998-02-10 | 2000-06-15 | 김영환 | 반도체 패키지용 기판 및 반도체 패키지, 그리고 그 제조방법 |
| JP3509532B2 (ja) * | 1998-02-17 | 2004-03-22 | セイコーエプソン株式会社 | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 |
| SG75841A1 (en) | 1998-05-02 | 2000-10-24 | Eriston Invest Pte Ltd | Flip chip assembly with via interconnection |
| US6406939B1 (en) | 1998-05-02 | 2002-06-18 | Charles W. C. Lin | Flip chip assembly with via interconnection |
| US6291776B1 (en) * | 1998-11-03 | 2001-09-18 | International Business Machines Corporation | Thermal deformation management for chip carriers |
| RU2134466C1 (ru) | 1998-12-08 | 1999-08-10 | Таран Александр Иванович | Носитель кристалла ис |
| SG82590A1 (en) | 1998-12-17 | 2001-08-21 | Eriston Technologies Pte Ltd | Bumpless flip chip assembly with strips and via-fill |
| SG82591A1 (en) | 1998-12-17 | 2001-08-21 | Eriston Technologies Pte Ltd | Bumpless flip chip assembly with solder via |
| TW522536B (en) | 1998-12-17 | 2003-03-01 | Wen-Chiang Lin | Bumpless flip chip assembly with strips-in-via and plating |
| JP3844936B2 (ja) * | 1999-03-26 | 2006-11-15 | 富士通株式会社 | 半導体装置 |
| US6163076A (en) * | 1999-06-04 | 2000-12-19 | Advanced Semiconductor Engineering, Inc. | Stacked structure of semiconductor package |
| US6402970B1 (en) | 2000-08-22 | 2002-06-11 | Charles W. C. Lin | Method of making a support circuit for a semiconductor chip assembly |
| US6660626B1 (en) | 2000-08-22 | 2003-12-09 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint |
| US6350633B1 (en) | 2000-08-22 | 2002-02-26 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint |
| US6562657B1 (en) | 2000-08-22 | 2003-05-13 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint |
| US6551861B1 (en) | 2000-08-22 | 2003-04-22 | Charles W. C. Lin | Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive |
| US6403460B1 (en) | 2000-08-22 | 2002-06-11 | Charles W. C. Lin | Method of making a semiconductor chip assembly |
| US6436734B1 (en) | 2000-08-22 | 2002-08-20 | Charles W. C. Lin | Method of making a support circuit for a semiconductor chip assembly |
| US6562709B1 (en) | 2000-08-22 | 2003-05-13 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint |
| US6350632B1 (en) | 2000-09-20 | 2002-02-26 | Charles W. C. Lin | Semiconductor chip assembly with ball bond connection joint |
| US6511865B1 (en) | 2000-09-20 | 2003-01-28 | Charles W. C. Lin | Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly |
| US6350386B1 (en) | 2000-09-20 | 2002-02-26 | Charles W. C. Lin | Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly |
| US6544813B1 (en) | 2000-10-02 | 2003-04-08 | Charles W. C. Lin | Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment |
| US6448108B1 (en) | 2000-10-02 | 2002-09-10 | Charles W. C. Lin | Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment |
| US7132741B1 (en) | 2000-10-13 | 2006-11-07 | Bridge Semiconductor Corporation | Semiconductor chip assembly with carved bumped terminal |
| US6576493B1 (en) | 2000-10-13 | 2003-06-10 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps |
| US6440835B1 (en) | 2000-10-13 | 2002-08-27 | Charles W. C. Lin | Method of connecting a conductive trace to a semiconductor chip |
| US7071089B1 (en) | 2000-10-13 | 2006-07-04 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with a carved bumped terminal |
| US7319265B1 (en) | 2000-10-13 | 2008-01-15 | Bridge Semiconductor Corporation | Semiconductor chip assembly with precision-formed metal pillar |
| US6908788B1 (en) | 2000-10-13 | 2005-06-21 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using a metal base |
| US7009297B1 (en) | 2000-10-13 | 2006-03-07 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal particle |
| US6667229B1 (en) | 2000-10-13 | 2003-12-23 | Bridge Semiconductor Corporation | Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip |
| US6872591B1 (en) | 2000-10-13 | 2005-03-29 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with a conductive trace and a substrate |
| US7414319B2 (en) * | 2000-10-13 | 2008-08-19 | Bridge Semiconductor Corporation | Semiconductor chip assembly with metal containment wall and solder terminal |
| US6576539B1 (en) | 2000-10-13 | 2003-06-10 | Charles W.C. Lin | Semiconductor chip assembly with interlocked conductive trace |
| US6984576B1 (en) | 2000-10-13 | 2006-01-10 | Bridge Semiconductor Corporation | Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip |
| US7129113B1 (en) | 2000-10-13 | 2006-10-31 | Bridge Semiconductor Corporation | Method of making a three-dimensional stacked semiconductor package with a metal pillar in an encapsulant aperture |
| US6548393B1 (en) | 2000-10-13 | 2003-04-15 | Charles W. C. Lin | Semiconductor chip assembly with hardened connection joint |
| US7190080B1 (en) | 2000-10-13 | 2007-03-13 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal pillar |
| US7075186B1 (en) | 2000-10-13 | 2006-07-11 | Bridge Semiconductor Corporation | Semiconductor chip assembly with interlocked contact terminal |
| US7262082B1 (en) | 2000-10-13 | 2007-08-28 | Bridge Semiconductor Corporation | Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture |
| US6949408B1 (en) | 2000-10-13 | 2005-09-27 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps |
| US7264991B1 (en) | 2000-10-13 | 2007-09-04 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using conductive adhesive |
| US7094676B1 (en) | 2000-10-13 | 2006-08-22 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal pillar |
| US6492252B1 (en) | 2000-10-13 | 2002-12-10 | Bridge Semiconductor Corporation | Method of connecting a bumped conductive trace to a semiconductor chip |
| US7129575B1 (en) | 2000-10-13 | 2006-10-31 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped metal pillar |
| US6699780B1 (en) | 2000-10-13 | 2004-03-02 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching |
| US6876072B1 (en) | 2000-10-13 | 2005-04-05 | Bridge Semiconductor Corporation | Semiconductor chip assembly with chip in substrate cavity |
| US6537851B1 (en) | 2000-10-13 | 2003-03-25 | Bridge Semiconductor Corporation | Method of connecting a bumped compliant conductive trace to a semiconductor chip |
| US6740576B1 (en) | 2000-10-13 | 2004-05-25 | Bridge Semiconductor Corporation | Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly |
| US6673710B1 (en) | 2000-10-13 | 2004-01-06 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip |
| US6444489B1 (en) | 2000-12-15 | 2002-09-03 | Charles W. C. Lin | Semiconductor chip assembly with bumped molded substrate |
| JP2004523908A (ja) * | 2001-01-17 | 2004-08-05 | ハネウェル・インターナショナル・インコーポレーテッド | プラスチックリード付きチップキャリア（ｐｌｃｃ）および他の表面実装技術（ｓｍｔ）チップキャリアのためのアダプタ |
| US6653170B1 (en) | 2001-02-06 | 2003-11-25 | Charles W. C. Lin | Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit |
| US7061116B2 (en) * | 2001-09-26 | 2006-06-13 | Intel Corporation | Arrangement of vias in a substrate to support a ball grid array |
| DE10201204A1 (de) | 2002-01-14 | 2003-07-31 | Infineon Technologies Ag | Verfahren zum Herstellen eines Schutzes für Chipkanten und Anordnung zum Schutz von Chipkanten |
| DE10227059A1 (de) * | 2002-06-17 | 2004-01-15 | Infineon Technologies Ag | Verpackung für Halbleiter-Bauelemente und Verfahren zum Herstellen derselben |
| US20040105244A1 (en) * | 2002-08-06 | 2004-06-03 | Ilyas Mohammed | Lead assemblies with offset portions and microelectronic assemblies with leads having offset portions |
| DE10323296A1 (de) * | 2003-05-21 | 2005-01-05 | Infineon Technologies Ag | Anordnung zur Stress-Reduzierung bei substratbasierten Chip-Packages |
| US7993983B1 (en) | 2003-11-17 | 2011-08-09 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with chip and encapsulant grinding |
| US7538415B1 (en) | 2003-11-20 | 2009-05-26 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped terminal, filler and insulative base |
| US7425759B1 (en) | 2003-11-20 | 2008-09-16 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped terminal and filler |
| US7446419B1 (en) | 2004-11-10 | 2008-11-04 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar of stacked metal balls |
| US7268421B1 (en) | 2004-11-10 | 2007-09-11 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar that includes enlarged ball bond |
| US7750483B1 (en) | 2004-11-10 | 2010-07-06 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal |
| US7494843B1 (en) | 2006-12-26 | 2009-02-24 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with thermal conductor and encapsulant grinding |
| US7811863B1 (en) | 2006-10-26 | 2010-10-12 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment |
| JP2011029287A (ja) * | 2009-07-22 | 2011-02-10 | Renesas Electronics Corp | プリント配線基板、半導体装置及びプリント配線基板の製造方法 |
| USD689053S1 (en) * | 2011-11-15 | 2013-09-03 | Connectblue Ab | Module |
| USD668658S1 (en) * | 2011-11-15 | 2012-10-09 | Connectblue Ab | Module |
| USD692896S1 (en) * | 2011-11-15 | 2013-11-05 | Connectblue Ab | Module |
| USD680119S1 (en) * | 2011-11-15 | 2013-04-16 | Connectblue Ab | Module |
| USD668659S1 (en) * | 2011-11-15 | 2012-10-09 | Connectblue Ab | Module |
| USD680545S1 (en) * | 2011-11-15 | 2013-04-23 | Connectblue Ab | Module |
| JP2016178001A (ja) * | 2015-03-20 | 2016-10-06 | カシオ計算機株式会社 | コネクタおよび電子機器 |
| JP2016178068A (ja) * | 2015-03-23 | 2016-10-06 | カシオ計算機株式会社 | コネクタおよび電子機器 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599441A (ja) * | 1982-07-08 | 1984-01-18 | Yamatake Honeywell Co Ltd | 熱源機器の始動運転方法 |
| JPS5994441A (ja) * | 1982-11-19 | 1984-05-31 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS60154632A (ja) * | 1984-01-25 | 1985-08-14 | Hitachi Ltd | 半導体装置 |
| JPS6127667A (ja) * | 1984-07-17 | 1986-02-07 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61279164A (ja) * | 1985-06-05 | 1986-12-09 | Hitachi Ltd | マルチチツプ・モジユ−ル |
| JPS6252930A (ja) * | 1985-09-02 | 1987-03-07 | Canon Inc | 半導体製造装置 |
| JPS62287658A (ja) * | 1986-06-06 | 1987-12-14 | Hitachi Ltd | セラミックス多層回路板 |
| JP2533511B2 (ja) * | 1987-01-19 | 1996-09-11 | 株式会社日立製作所 | 電子部品の接続構造とその製造方法 |
| US4933810A (en) * | 1987-04-30 | 1990-06-12 | Honeywell Inc. | Integrated circuit interconnector |
| JPS63301552A (ja) * | 1987-06-01 | 1988-12-08 | Nec Corp | 配線基板 |
| JPH01132150A (ja) * | 1987-11-18 | 1989-05-24 | Hitachi Ltd | 半導体チップのキャリア基板 |
| JP2638089B2 (ja) * | 1988-06-20 | 1997-08-06 | 日本電気株式会社 | 半導体装置 |
| EP0351581A1 (de) * | 1988-07-22 | 1990-01-24 | Oerlikon-Contraves AG | Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung |
| JPH0269945A (ja) * | 1988-09-05 | 1990-03-08 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US4963414A (en) * | 1989-06-12 | 1990-10-16 | General Electric Company | Low thermal expansion, heat sinking substrate for electronic surface mount applications |
| US4954878A (en) * | 1989-06-29 | 1990-09-04 | Digital Equipment Corp. | Method of packaging and powering integrated circuit chips and the chip assembly formed thereby |
-
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