JPH1065053A - メタルベースを用いた半導体パッケージ - Google Patents

メタルベースを用いた半導体パッケージ

Info

Publication number
JPH1065053A
JPH1065053A JP23861196A JP23861196A JPH1065053A JP H1065053 A JPH1065053 A JP H1065053A JP 23861196 A JP23861196 A JP 23861196A JP 23861196 A JP23861196 A JP 23861196A JP H1065053 A JPH1065053 A JP H1065053A
Authority
JP
Japan
Prior art keywords
metal base
adhesive
semiconductor package
wiring board
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP23861196A
Other languages
English (en)
Inventor
Kosuke Matsubara
浩輔 松原
Takashi Iizuka
隆 飯塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NHK Spring Co Ltd
Original Assignee
NHK Spring Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NHK Spring Co Ltd filed Critical NHK Spring Co Ltd
Priority to JP23861196A priority Critical patent/JPH1065053A/ja
Publication of JPH1065053A publication Critical patent/JPH1065053A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Abstract

(57)【要約】 【課題】 簡単な構造をもって、半導体チップや配線基
板に熱応力による影響が生じることを防止し得る半導体
パッケージを提供する。 【解決手段】 配線基板をメタルベースに接着するのに
弾性のある接着剤を用いることで、メタルベース上に直
接配線基板を搭載しても両者の熱膨張率の差から生じる
熱応力による配線または半導体チップへの悪影響を回避
することができることから、その信頼性が向上する。し
かも構造が簡素なため、製造コストが低廉化される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ICなどの半導体
パッケージ等、半導体チップを搭載してなる半導体パッ
ケージに関し、特にメタルベースを用いた半導体パッケ
ージに関するものである。
【0002】
【従来の技術】従来、ICなどの半導体チップのパッケ
ージとしてはセラミックピングリッドアレイ(以下、C
・PGAと記す)やプラスチックピングリッドアレイ
(以下P・PGAと記す)が主流であったが、C・PG
Aは高価格であり、P・PGAは信頼性、放射性の点で
問題があることから、メタルベースのメタルピングリッ
ドアレイやメタルボールグリッドアレイ(以下、M・P
GA、M・BGAと記す)が注目されている。このM・
PGAやM・BGAは、パッケージとキャップとを金属
(Fe若しくはAl系)で構成したものであるため、C
・PGAと同等の信頼性を有し、かつC・PGAよりも
放熱性が高く、しかもP・PGA並の価格を実現してい
る。このM・PGAやM・BGAは、例えば半導体チッ
プをメタルベースの中央に受容し、その周りに配線パタ
ーンが設けられた基板を配置し、半導体チップのパッド
と基板のパッドとをボンディングワイヤにより接続する
ようになっている。
【0003】
【発明が解決しようとする課題】上記M・PGAやM・
BGAに於いて、現在、配線基板とメタルベースとは例
えばエポキシ系接着剤により接着されるようになってい
るが、ヒートシンクとしてAl等の放熱性の高い廉価な
金属をメタルベースに用いたパッケージの場合、熱膨張
率が配線基板(ガラスエボキシ基板=15〜17(μ/
℃))とメタルベース(アルミニウムAl=23(μ/
℃))とでやや異なるため、熱歪みによる動作不良やク
ラック等の発生を回避するべく両者の肉厚を或る程度厚
くしてその強度を確保する必要があり、パッケージ全体
が厚くなりがちであった。
【0004】そこで、配線基板とメタルベースとの中間
の熱膨張率を有する材料を両者間に緩衝層として介在さ
せることが考えられるが、部品点数が増え、構造も複雑
になることから、製造コストが高騰化する問題がある。
【0005】表1に半導体と各ベース用及び配線基板用
材料の物性比較表を示す。
【0006】
【表1】表1 *1 コスト比は、Alを1とする。
【0007】本発明は上記したような従来技術の問題点
に鑑みなされたものであり、その主な目的は、簡単な構
造をもって、半導体チップや配線基板に熱応力による影
響が生じることを防止し得る半導体パッケージを提供す
ることにある。
【0008】
【課題を解決するための手段】上記した目的は本発明に
よれば、1つまたは2つ以上の半導体素子を搭載するメ
タルベースと、前記半導体素子に接続されると共に前記
メタルベースに接着された配線基板とを有する半導体パ
ッケージに於て、前記配線基板が前記メタルベースに、
両者の熱膨張率の差により生じる熱歪みを吸収する弾性
を有する接着剤をもって接着されていることを特徴とす
る半導体パッケージを提供することにより達成される。
このようにすれば、接着剤が緩衝材として作用し、配線
基板はもとより半導体チップにも殆ど応力が及ぶことが
ない。
【0009】
【発明の実施の形態】以下に、本発明の好適な実施形態
について添付の図面を参照して詳しく説明する。
【0010】図1は、本発明が適用された第1の実施形
態を示すM・BGAの半導体パッケージAの側断面図で
あり、図2はその要部拡大図である。このM・BGA
は、概ね正方形の平板状をなし、その周縁が内向きに曲
折するアルミニウム製のメタルベース1と、中央部に矩
形の開口2aを有するガラスエポキシ樹脂からなり、メ
タルベース1に後記する樹脂接着層10をもって接着さ
れた多層配線基板2と、開口2aを介してメタルベース
1の中央部に樹脂接着層4をもってダイボンディングに
より接着された半導体チップとしてのICチップ3と、
これら配線基板2及びICチップ3を封止する封止樹脂
5と、メタルキャップ6とを有している。
【0011】樹脂接着層4は、弾性があり高熱伝導性の
樹脂接着剤またはフィルムからなり、メタルベース1と
ICチップ3との熱膨張率の差をこの樹脂接着層4が吸
収して熱応力が発生する心配のないものである。この樹
脂接着層4の接着剤またはフィルムは、硬化後で、1.
ヤング率:1000(kgf/cm2)以下、2.伸び
率:30(%)以上、3.接着力:10(kgf/cm
2)以上、4.熱伝導率:1.0(W/m・K)以上で
あることが望ましい。
【0012】ヤング率が1000(kgf/cm2)を
越えるかまたは伸び率が30(%)未満になると、半導
体チップとメタルベースとの熱膨張率の違いによる熱応
力を緩和することが難しくなり、熱歪による動作不良等
が生じる可能性がある。また、接着力が10(kgf/
cm2)未満であると、繰り返し冷熱衝撃にさらされる
ことで半導体チップの剥離が生じる可能性がある。更
に、熱伝導率が1.0(W/m・K)未満であると、放
熱性が劣化し、素子の作動に支障が生じることが考えら
れる。
【0013】具体的には、例えば硬化後エラストマー状
になる銀フィラー入りのシリコーン系接着剤を使用し、
厚さ20〜50μmで塗布する。この接着剤4の特性値
は、ヤング率:100(kgf/cm2)、伸び率:5
0(%)、接着力:35(kgf/cm2)、熱伝導
率:1.3(W/m・K)である。尚、上記1〜4の特性
が得られれば、接着剤に混入するフィラーはAg以外で
も良く、またフィラーなしでも良い。接着剤の厚さも接
着力と放熱性から5μm〜500μmの範囲であれば問
題を生じない。
【0014】一方、樹脂接着層10も、弾性のある樹脂
接着剤またはフィルムからなり、多層配線基板2とメタ
ルベース1との熱膨張率の差をこの樹脂接着層10が吸
収して熱応力が発生する心配のないものである。この樹
脂接着層10の接着剤またはフィルムは、メタルベース
1がAlで配線基板2がガラスエボキシ樹脂の場合、硬
化後で、1.ヤング率:2000(kgf/cm2)以
下、2.伸び率:30(%)以上、3.接着力:10
(kgf/cm2)以上であることが望ましい。また、
メタルベース1がAlで配線基板2がセラミックの場
合、硬化後で、1.ヤング率:1000(kgf/cm
2)以下、2.伸び率:30(%)以上、3.接着力:
10(kgf/cm2)以上であることが望ましい
【0015】ヤング率が上記した値を越えるかまたは伸
び率が上記した値未満になると、配線基板とメタルベー
スとの熱膨張率の違いによる熱応力を緩和することが難
しくなり、熱歪による変形やそれに伴う素子の動作不良
等が生じる可能性がある。また、接着力が上記した値未
満であると、繰り返し冷熱衝撃にさらされることで配線
基板の剥離が生じる可能性がある。
【0016】具体的には、例えば硬化後エラストマー状
になるシリコーン系接着剤を使用し、厚さ20〜50μ
mで塗布する。この接着剤10の特性値は、ヤング率:
100(kgf/cm2)、伸び率:50(%)、接着
力:35(kgf/cm2)である。尚、接着剤の厚さ
は接着力と放熱性から5μm〜500μmの範囲であれ
ば問題を生じない。
【0017】多層樹脂基板2には、多数のスルーホール
2bが開設されている。また、メタルベース1の内面1
aの適所には複数のピン1bが、メタルベース1を塑性
加工することにより立設されている。このピン1bは所
定のスルーホール2bに嵌入し、メタルベース1に対し
て多層樹脂基板2を位置決めしている。また、ピン1b
が嵌入しているスルーホール2bには導電性ペースト7
が充填されており、多層樹脂基板2の露出面2c側にて
ランド8及びはんだボール9に接続されている。
【0018】多層樹脂基板2の内部には、メタルベース
1側から電源(Vcc)層、第1の配線層、層間分離用
の接地層及び第2の配線層がこの順番に設けられてい
る。基板2の各スルーホール2bは必要に応じて上記各
層にスルーホールメッキにより接続されている。メタル
ベース1の内面にはICチップ3の接地用パッドがボン
ディングワイヤにより接続されている。従って、ICチ
ップの接地線は、メタルベース1、ピン1b、スルーホ
ール2b(導電性ペースト7)、ランド8及びはんだボ
ール9を介してマザーボードなどにはんだリフロー後外
部に接続されることとなる。尚、通常はピン1bが嵌入
するスルーホール2bは層間分離用の接地層にも接続し
ている。
【0019】図3は、本発明が適用された第2の実施形
態を示すM・BGAの半導体パッケージBの側断面図で
あり、図1と同様な部分には同一の符号を付し、その詳
細な説明を省略する。本実施形態は多層配線基板2に代
えてガラスエポキシ樹脂からなる単層配線基板12を用
いている。配線数の少ない素子に対応するこれによれ
ば、スルーホール等の複雑な構造を必要とせず、そのコ
ストが低廉化されている。それ以外のメタルベース1、
半導体チップ3、樹脂接着層4、10の構造は図1と同
様である。
【0020】尚、上記例ではBGAを採用したが、はん
だボールに代えてピンを立設することにより、PGAに
も同様に適用できることは云うまでもない。
【0021】
【実施例】メタルベースに上記各実施形態で示した樹脂
を使用して配線基板を接着した場合のメタルベースの肉
厚と配線基板の肉厚との関係を表2に示す。表中、配線
基板の平面度、即ちコプラナリティーが基準値をクリア
し、マザーボードに問題なくはんだ付け可能なものに○
印、そうでないものに×印を付した。
【0022】
【表2】表 2
【0023】この表により明らかなように、本発明によ
る半導体パッケージでは、Alベース厚と配線基板厚と
を合計厚が1mm〜1.2mm程度で良く、特にAlベ
ースに対する配線基板の厚みが従来に比較して薄くでき
た。
【0024】
【発明の効果】上記した説明により明らかなように、本
発明による半導体パッケージによれば、配線基板をメタ
ルベースに接着するのに弾性のある接着剤を用いること
で、メタルベース上に直接配線基板を搭載しても両者の
熱膨張率の差から生じる熱応力による配線または半導体
チップへの悪影響を回避することができることから、そ
の信頼性が向上する。しかも構造が簡素なため、製造コ
ストが低廉化される。
【図面の簡単な説明】
【図1】本発明が適用された第1の実施形態を示すメタ
ルボールグリッドアレイの側断面図。
【図2】図1の要部拡大図。
【図3】本発明が適用された第2の実施形態を示すメタ
ルボールグリッドアレイの側断面図。
【符号の説明】
A、B 半導体パッケージ 1 メタルベース 1a 内面 1b ピン 2 多層樹脂基板 2a 開口 2b スルーホール 2c 露出面 3 ICチップ 4 樹脂接着層 5 封止樹脂 6 メタルキャップ 7 導電性ペースト 8 ランド 9 はんだボール 12 単層配線基板

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 1つまたは2つ以上の半導体素子を搭
    載するメタルベースと、前記半導体素子に接続されると
    共に前記メタルベースに接着された配線基板とを有する
    半導体パッケージに於て、 前記配線基板が前記メタルベースに、両者の熱膨張率の
    差により生じる熱歪みを吸収する弾性を有する接着剤を
    もって接着されていることを特徴とする半導体パッケー
    ジ。
  2. 【請求項2】 前記接着剤が樹脂系接着剤からなるこ
    とを特徴とする請求項1に記載の半導体パッケージ。
  3. 【請求項3】 前記樹脂系接着剤がシリコーン樹脂系
    接着剤からなることを特徴とする請求項2に記載の半導
    体パッケージ。
  4. 【請求項4】 前記メタルベースがアルミニウムから
    なり、前記配線基板がガラスエボキシ樹脂からなる場合
    には前記接着剤のヤング率が2000kgf/cm2
    下とし、 前記メタルベースがアルミニウムからなり、前記配線基
    板がセラミックからなる場合には前記接着剤のヤング率
    が1000kgf/cm2以下となっていることを特徴
    とする請求項1乃至請求項3のいずれかに記載の半導体
    パッケージ。
JP23861196A 1996-08-21 1996-08-21 メタルベースを用いた半導体パッケージ Pending JPH1065053A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23861196A JPH1065053A (ja) 1996-08-21 1996-08-21 メタルベースを用いた半導体パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23861196A JPH1065053A (ja) 1996-08-21 1996-08-21 メタルベースを用いた半導体パッケージ

Publications (1)

Publication Number Publication Date
JPH1065053A true JPH1065053A (ja) 1998-03-06

Family

ID=17032755

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23861196A Pending JPH1065053A (ja) 1996-08-21 1996-08-21 メタルベースを用いた半導体パッケージ

Country Status (1)

Country Link
JP (1) JPH1065053A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7163739B2 (en) 2001-03-15 2007-01-16 Mitsui Chemicals, Inc. Laminate and display apparatus using the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7163739B2 (en) 2001-03-15 2007-01-16 Mitsui Chemicals, Inc. Laminate and display apparatus using the same

Similar Documents

Publication Publication Date Title
JP2570498B2 (ja) 集積回路チップ・キャリア
US20080157327A1 (en) Package on package structure for semiconductor devices and method of the same
US20060249852A1 (en) Flip-chip semiconductor device
JP2001520460A (ja) マイクロ電子デバイス用パッケージの放熱特性を改善する方法及び構造
JP2007158279A (ja) 半導体装置及びそれを用いた電子制御装置
JP3724954B2 (ja) 電子装置および半導体パッケージ
US6573595B1 (en) Ball grid array semiconductor package with resin coated metal core
JP2001168233A (ja) 多重回線グリッド・アレイ・パッケージ
JP3312611B2 (ja) フィルムキャリア型半導体装置
KR100271836B1 (ko) 금속성 전자 부품 패키지 장치
US20060197233A1 (en) Die attach material for TBGA or flexible circuitry
KR100434201B1 (ko) 반도체 패키지 및 그 제조 방법
US6784536B1 (en) Symmetric stack up structure for organic BGA chip carriers
US20050073059A1 (en) Integrated circuit with dual electrical attachment PAD configuration
JPH1065053A (ja) メタルベースを用いた半導体パッケージ
JP2010219554A (ja) 半導体装置及びそれを用いた電子制御装置
JP2002289735A (ja) 半導体装置
JP3432552B2 (ja) 窒化アルミニウム多層基板
JPH10116936A (ja) 半導体パッケージ
JPH10256413A (ja) 半導体パッケージ
KR20010073452A (ko) 볼 그리드 어레이 패키지와 그에 이용되는 인쇄 회로 기판
JP2004072113A (ja) 熱的に強化された集積回路パッケージ
KR100337460B1 (ko) 반도체 장치
JPH11111882A (ja) Bga型半導体装置用配線基板およびbga型半導体装置
KR200292794Y1 (ko) 가요성회로기판 및 이를 이용한 반도체패키지