JPS60154632A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60154632A JPS60154632A JP1008584A JP1008584A JPS60154632A JP S60154632 A JPS60154632 A JP S60154632A JP 1008584 A JP1008584 A JP 1008584A JP 1008584 A JP1008584 A JP 1008584A JP S60154632 A JPS60154632 A JP S60154632A
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- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/81801—Soldering or alloying
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置に係り、特にマルチチップモジュ
ールに適用して有効な技術に関するものである。
ールに適用して有効な技術に関するものである。
従来のマルチチップモジュールの放熱手段の一つとして
ＬＳｉチップをアルミナ基板に直接フェイスダウンボン
ディングし、ＬＳｉチップ裏面に放熱用の全屈を接触さ
せる等の構造がとられていた（雑誌ｒＥ］ｃｃｔｒｏｎ
ｊ、ｃｓＪ Ｊｕｎｅｌ ６ 、］ ９８２１）１ ／
］ ３〜）が、アルミナ基板は熱伝導率が小さく充分な
放熱効果を挙げることができないはかりでなく、放熱用
フィンや液冷ジャケット等をパッケージ材料に直接取す
イ」けることが必要となり、構造が複雑であり、高価で
あるという難点があることが本発明者の検討の結果明ら
かになった。
ＬＳｉチップをアルミナ基板に直接フェイスダウンボン
ディングし、ＬＳｉチップ裏面に放熱用の全屈を接触さ
せる等の構造がとられていた（雑誌ｒＥ］ｃｃｔｒｏｎ
ｊ、ｃｓＪ Ｊｕｎｅｌ ６ 、］ ９８２１）１ ／
］ ３〜）が、アルミナ基板は熱伝導率が小さく充分な
放熱効果を挙げることができないはかりでなく、放熱用
フィンや液冷ジャケット等をパッケージ材料に直接取す
イ」けることが必要となり、構造が複雑であり、高価で
あるという難点があることが本発明者の検討の結果明ら
かになった。
本発明の目的は、多層配線を有する半導体装置内で発生
する熱を効率よく放熱することができる技術手段を提供
することにある。
する熱を効率よく放熱することができる技術手段を提供
することにある。
本発明の目的は、薄膜多層配線を有する半導体装置にお
いて、入出力信号の反射やクロストークを抑えることが
できる技術手段を提供することにある。
いて、入出力信号の反射やクロストークを抑えることが
できる技術手段を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明絹書の記述及び添付図面によって明らかとなるであろ
う。
明絹書の記述及び添付図面によって明らかとなるであろ
う。
本願によって開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、基板」二に設けられた熱伝導率の高い金属か
らなる多層配線に半導体チップをフェイスダウンボンデ
ィング法によってボンディングした半導体装置であって
、前記多層配線の一部に熱伝導率の高い放熱用配線部と
、直列に形成されるスルホール配線部の一方若しくは両
方を備えたものである。
らなる多層配線に半導体チップをフェイスダウンボンデ
ィング法によってボンディングした半導体装置であって
、前記多層配線の一部に熱伝導率の高い放熱用配線部と
、直列に形成されるスルホール配線部の一方若しくは両
方を備えたものである。
以下、本発明の構成について、実施例とともに説明する
。
。
第１図は、本発明の半導体装置の実施例■を説明するた
めの要部断面図である。
めの要部断面図である。
第１図において、■は基板であり１例えば、熱伝導率の
高い０．５〜３．５重児％のベリリウムを含む炭化ケイ
素（ＳｉＣ）の焼結体（ホットプレス）を用いる。この
基板ｌの材質は、熱伝導率の高いものが好ましいが、こ
れに限定されるものではなく、例えば、アルミナ、酸化
ケイ素（ＳｉＯ２）。
高い０．５〜３．５重児％のベリリウムを含む炭化ケイ
素（ＳｉＣ）の焼結体（ホットプレス）を用いる。この
基板ｌの材質は、熱伝導率の高いものが好ましいが、こ
れに限定されるものではなく、例えば、アルミナ、酸化
ケイ素（ＳｉＯ２）。
ガラスエポキシ系樹脂等を用いてもよい。２は接続ビン
、３は結晶化ガラス、スパッタ法で形成した酸化ケイ素
（Ｓ １０２ ） ｒホウケイ酸ガラス等からなる絶縁
体、４は銅等の薄膜多層配線であり、この薄膜多層配線
４の一部には半導体チップで発生する熱を放熱するため
の放熱用配線部４Ａを有している。特に前記基板ｌと接
触する配線部分にこれを設けると放熱効果が大きい。ま
た、前記薄膜多層配線４の一部には、さらに放熱効果を
上げるだめに、直列に形成されるスルホール配線部４Ｂ
を有している。配線部４Ａ、４Ｂは、特に、電気的接続
のためには設ける必要がない。多層配線４を設けた際に
、放熱性を高めるために、配線４のない領域に設けられ
る。このように半導体チップ中で発生された熱を基板ｌ
へ効率よく伝導するように多層配線を構成している。な
お、放熱用配線部４Δ及びスルホール配線部４Ｂの材質
は、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（ＡＱ）等
を用いる。
、３は結晶化ガラス、スパッタ法で形成した酸化ケイ素
（Ｓ １０２ ） ｒホウケイ酸ガラス等からなる絶縁
体、４は銅等の薄膜多層配線であり、この薄膜多層配線
４の一部には半導体チップで発生する熱を放熱するため
の放熱用配線部４Ａを有している。特に前記基板ｌと接
触する配線部分にこれを設けると放熱効果が大きい。ま
た、前記薄膜多層配線４の一部には、さらに放熱効果を
上げるだめに、直列に形成されるスルホール配線部４Ｂ
を有している。配線部４Ａ、４Ｂは、特に、電気的接続
のためには設ける必要がない。多層配線４を設けた際に
、放熱性を高めるために、配線４のない領域に設けられ
る。このように半導体チップ中で発生された熱を基板ｌ
へ効率よく伝導するように多層配線を構成している。な
お、放熱用配線部４Δ及びスルホール配線部４Ｂの材質
は、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（ＡＱ）等
を用いる。
５はＬＳｉ等の半導体チップであり、５Ａは半導体チッ
プ５に設けられた電極、６は半田バンプである。半導体
チップ５は前記簿膜多層配線４にフェイスダウンボンデ
ィング法によってボンディングされている。
プ５に設けられた電極、６は半田バンプである。半導体
チップ５は前記簿膜多層配線４にフェイスダウンボンデ
ィング法によってボンディングされている。
次に、本実施例Ｉの放熱作用を第１図において説明する
。
。
半導体チップｌで発生した熱は薄膜多層配線４との接続
部である半田１バンブ６を経由し、直列に形成されたス
ルホール配線部４Ｂ及び放熱用配線部４Δを通って基板
１へ効率良く伝導される。また、薄膜多層配線全体に拡
がった熱は、放熱用配線部４Ａがヒートシンクとなるた
め、薄膜多層配線４全体の熱抵抗を小さくすることがで
きる。
部である半田１バンブ６を経由し、直列に形成されたス
ルホール配線部４Ｂ及び放熱用配線部４Δを通って基板
１へ効率良く伝導される。また、薄膜多層配線全体に拡
がった熱は、放熱用配線部４Ａがヒートシンクとなるた
め、薄膜多層配線４全体の熱抵抗を小さくすることがで
きる。
前記第１図は、１つのＬＳｊ等の半導体チップ５の部分
を示しており、複数個の半導体チップ５を基板１上に塔
載した場合においても同様の効果を発揮することができ
る。
を示しており、複数個の半導体チップ５を基板１上に塔
載した場合においても同様の効果を発揮することができ
る。
〔実施例■〕
第２図は、本発明の半導体装置の実施例ＩＩを説明する
ための要部断面図であり、第１図と同一のものは同一符
号を付け、その繰り返しの説明は省略する。
ための要部断面図であり、第１図と同一のものは同一符
号を付け、その繰り返しの説明は省略する。
本実施例１■は、前記実施例Ｉにおいて、さらに放熱を
よくするために、第２図に示すように、前記絶縁体３の
中に銅（Ｃｕ）、金（Ａ ｕ ） 、アルミニウム（Ａ
ｆｌ）等からなる放熱専用配線部４Ｃを設けたものであ
る。
よくするために、第２図に示すように、前記絶縁体３の
中に銅（Ｃｕ）、金（Ａ ｕ ） 、アルミニウム（Ａ
ｆｌ）等からなる放熱専用配線部４Ｃを設けたものであ
る。
前記実施例Ｉ、Ｈにおいて、前記薄膜多層配線の一部に
設けら扛た放熱用配線部４Ａ及び放熱専用配線部４Ｃで
配線系のインピーダンスマッチングを容易にとることが
できる。
設けら扛た放熱用配線部４Ａ及び放熱専用配線部４Ｃで
配線系のインピーダンスマッチングを容易にとることが
できる。
以上説明したように１本願で開示した新規な技術手段に
よれば、次のような効果を得ることができる。
よれば、次のような効果を得ることができる。
（１）多層配線の一部に放熱用配線部を設けて基板」二
の多層配線の熱抵抗を小さくすることにより、半導体チ
ップで発生する熱を基板へ効率良く伝導させることがで
きる。
の多層配線の熱抵抗を小さくすることにより、半導体チ
ップで発生する熱を基板へ効率良く伝導させることがで
きる。
（２）多層配線の一部のスルホール配線部を直列に形成
して基板」二の多層配線の熱抵抗を小くすることにより
、半導体チップで発生する熱を基板へ効率良く伝導する
ことができ、半導体装置の放熱効果を向上させることが
できる。
して基板」二の多層配線の熱抵抗を小くすることにより
、半導体チップで発生する熱を基板へ効率良く伝導する
ことができ、半導体装置の放熱効果を向上させることが
できる。
（３）絶縁体中に放熱専用配線部を設けて基板上の多層
配線の熱抵抗を小さくすることにより、半導体チップで
発生する熱を基板へ効率良く伝導することができる。
配線の熱抵抗を小さくすることにより、半導体チップで
発生する熱を基板へ効率良く伝導することができる。
（４）前記（１）、（２）、（３）の放熱用配線部でイ
ンピーダンスマツチングを容易にとることができる。
ンピーダンスマツチングを容易にとることができる。
（５）前記（１）乃至（４）によりマルチチップモジュ
ールをコンバク１−に実現することができる。
ールをコンバク１−に実現することができる。
以」二本発明を実施例に基づき具体的に説明したが、本
発明は前記実施例に限定されることなく、その要旨を逸
脱しない範囲において２種々変更可能であることは盾う
までもない。例えば、放熱用配線部及び放熱専用配線部
の形状２位置等は放熱効率を向」ニさせるものであれば
、どのようなものでもよい。
発明は前記実施例に限定されることなく、その要旨を逸
脱しない範囲において２種々変更可能であることは盾う
までもない。例えば、放熱用配線部及び放熱専用配線部
の形状２位置等は放熱効率を向」ニさせるものであれば
、どのようなものでもよい。
第１図は、本発明の半導体装置の実施例１を説明するた
めの要部断面図、 第２図は、本発明の半導体装置の実施例１１を説明する
ための要部断面図である。 図中、１・・・基板、２・・・接続ピン、３・・・絶縁
体、４・・・薄膜多層配線、４Ａ・・・放熱用配線部、
４ ｒ３・・・スルホール配線部、４Ｃ・・・放熱専用
配線部、５・・・半導体チップ、５Ａ・・・電極、６・
・・半ＥＴＩハンプ。
めの要部断面図、 第２図は、本発明の半導体装置の実施例１１を説明する
ための要部断面図である。 図中、１・・・基板、２・・・接続ピン、３・・・絶縁
体、４・・・薄膜多層配線、４Ａ・・・放熱用配線部、
４ ｒ３・・・スルホール配線部、４Ｃ・・・放熱専用
配線部、５・・・半導体チップ、５Ａ・・・電極、６・
・・半ＥＴＩハンプ。
Claims (1)
- 【特許請求の範囲】 １、基板十に設けられた多層配線に半導体チップをフェ
イスダウンボンディングした半導体装置であって、前記
多層配線の一部に熱伝導率の高い放熱用配線部を有する
ことを特徴とする半導体装置。 ２、前記基板として炭化ケイ素を用いたことを特徴とす
る特許請求の範囲第１項記載の半導体装置。 ３、前記多層配線の一部に直列に形成されるスルホール
配線部を有することを特徴とする特許請求の範囲第１項
及び第２項記載の半導体装置。 ４、前記多層配線の絶縁体中にその一端を前記基板に接
触する熱伝導率の高い放熱専用配線部を有することを特
徴とする特許請求の範囲第１項乃至第３項記載の半導体
装置。 ５、前記多層配線の一部に設けられた放熱用配線部を放
熱用配線及び放熱用金属部材で配線系の電気信号に対す
るインピーダンスマツチングをとるようにしたことを特
徴とする特許請求の範囲第１項乃至第４項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008584A JPS60154632A (ja) | 1984-01-25 | 1984-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008584A JPS60154632A (ja) | 1984-01-25 | 1984-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154632A true JPS60154632A (ja) | 1985-08-14 |
Family
ID=11740498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008584A Pending JPS60154632A (ja) | 1984-01-25 | 1984-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154632A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293067A (en) * | 1991-05-23 | 1994-03-08 | Motorola, Inc. | Integrated circuit chip carrier |
| US7183652B2 (en) * | 2005-04-27 | 2007-02-27 | Infineon Technologies Ag | Electronic component and electronic configuration |
-
1984
- 1984-01-25 JP JP1008584A patent/JPS60154632A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293067A (en) * | 1991-05-23 | 1994-03-08 | Motorola, Inc. | Integrated circuit chip carrier |
| US7183652B2 (en) * | 2005-04-27 | 2007-02-27 | Infineon Technologies Ag | Electronic component and electronic configuration |
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