JP2803603B2 - マルチチップパッケージ構造 - Google Patents
マルチチップパッケージ構造Info
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- JP2803603B2 JP2803603B2 JP7238028A JP23802895A JP2803603B2 JP 2803603 B2 JP2803603 B2 JP 2803603B2 JP 7238028 A JP7238028 A JP 7238028A JP 23802895 A JP23802895 A JP 23802895A JP 2803603 B2 JP2803603 B2 JP 2803603B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明が属する技術の分野】本発明はプリント配線基板
上に薄膜多層配線層を施したマルチチップパッケージに
関し、特に高速集積回路素子・高発熱集積回路素子が搭
載可能な構造に関するものである。
上に薄膜多層配線層を施したマルチチップパッケージに
関し、特に高速集積回路素子・高発熱集積回路素子が搭
載可能な構造に関するものである。
【０００２】
【従来の技術】図４は、高速集積回路素子・高発熱集積
回路素子が搭載可能な構造とされている従来のマルチチ
ップパッケージにプリント配線基板技術を用いた場合の
構造の一例を示す断面図である。
回路素子が搭載可能な構造とされている従来のマルチチ
ップパッケージにプリント配線基板技術を用いた場合の
構造の一例を示す断面図である。
【０００３】図に於いて、プリント配線基板４は熱の放
熱率が低く熱的制限を受ける為、高集積回路素子１はフ
ェースダウンで搭載し、電気的な接続方法にはＴＡＢ
（Ｔａｐｅ Ａｕｔｏｍｅｔｅｄ Ｂｏｎｄｉｎｇ）．
ＢＧＡ（Ｂｏｌｌ ＧｒｉｄＡｒａｙ）方式等を採用
し、放熱は高集積回路素子１の裏面にヒートシンク１３
などを直接接合して熱放散する方法がとられている。
熱率が低く熱的制限を受ける為、高集積回路素子１はフ
ェースダウンで搭載し、電気的な接続方法にはＴＡＢ
（Ｔａｐｅ Ａｕｔｏｍｅｔｅｄ Ｂｏｎｄｉｎｇ）．
ＢＧＡ（Ｂｏｌｌ ＧｒｉｄＡｒａｙ）方式等を採用
し、放熱は高集積回路素子１の裏面にヒートシンク１３
などを直接接合して熱放散する方法がとられている。
【０００４】この場合、高密度集積回路素子１の面積よ
りヒートシンク１３の面積が大きくなる為、ＴＡＢリー
ド１５等への負荷低減の為、プリント配線基板４から貫
通するヒートシンク固定用ネジ１４を有している。
りヒートシンク１３の面積が大きくなる為、ＴＡＢリー
ド１５等への負荷低減の為、プリント配線基板４から貫
通するヒートシンク固定用ネジ１４を有している。
【０００５】
【発明が解決しようとする課題】上述した従来のマルチ
チップパッケージ構造では、プリント配線基板からの放
熱率が低いためフェースアップ実装ができないという難
点がある。この事は、比較的実装が容易で安価なボンデ
ィングワイヤ方式を採用できないのでコストアップとな
る。
チップパッケージ構造では、プリント配線基板からの放
熱率が低いためフェースアップ実装ができないという難
点がある。この事は、比較的実装が容易で安価なボンデ
ィングワイヤ方式を採用できないのでコストアップとな
る。
【０００６】また、高集積回路素子裏面に直接ヒートシ
ンク等を接合して放熱する形態の為、高集積回路素子と
放熱器の接合面に、例えば、高熱伝導材を用いて接合し
た場合、接着強度が強く熱膨張係数の不整合により、配
線基板やＴＡＢリード線などに亀裂や破断など発生する
ため、低熱伝導性の接着剤を用いることによる放熱性能
が低下するという問題があった。
ンク等を接合して放熱する形態の為、高集積回路素子と
放熱器の接合面に、例えば、高熱伝導材を用いて接合し
た場合、接着強度が強く熱膨張係数の不整合により、配
線基板やＴＡＢリード線などに亀裂や破断など発生する
ため、低熱伝導性の接着剤を用いることによる放熱性能
が低下するという問題があった。
【０００７】本発明の目的は、これらの問題、すなわち
従来の構造では実装が容易で安価なフェースアップ実装
によるボンディングワイヤ方式が採用できないこと、及
びフェースダウン実装における高集積回路素子とヒート
シンク等の接合部の不整合等の問題を除去し、電気的特
性および放熱性能にも優れ、なおかつ基板．実装コスト
を低価格に抑えたマルチチップパッケージの提供するこ
とにある。
従来の構造では実装が容易で安価なフェースアップ実装
によるボンディングワイヤ方式が採用できないこと、及
びフェースダウン実装における高集積回路素子とヒート
シンク等の接合部の不整合等の問題を除去し、電気的特
性および放熱性能にも優れ、なおかつ基板．実装コスト
を低価格に抑えたマルチチップパッケージの提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係わるマルチチップパッケージの第１の構
造は、プリント配線基板と、該基板下面に接続する外部
入出力ピンと、プリント配線基板表面に低誘電率の絶縁
体と導体からなる薄膜多層配線層を有し、該薄膜多層配
線層上には高集積回路素子を含む複数の受動部品が搭載
されるマルチチップパッケージにおいて、薄膜多層配線
層には、高集積回路素子搭載面からプリント配線基板表
面に達する高熱伝導性の第１の放熱ヴィアが備えられ、
該第１の放熱ヴィアは、プリント配線基板表裏に貫通す
る第１の放熱ヴィアより伝熱面積が大きな高熱伝導性の
第２の放熱ヴィアと、電気的および熱的に接合している
ことを特徴とする。
め、本発明に係わるマルチチップパッケージの第１の構
造は、プリント配線基板と、該基板下面に接続する外部
入出力ピンと、プリント配線基板表面に低誘電率の絶縁
体と導体からなる薄膜多層配線層を有し、該薄膜多層配
線層上には高集積回路素子を含む複数の受動部品が搭載
されるマルチチップパッケージにおいて、薄膜多層配線
層には、高集積回路素子搭載面からプリント配線基板表
面に達する高熱伝導性の第１の放熱ヴィアが備えられ、
該第１の放熱ヴィアは、プリント配線基板表裏に貫通す
る第１の放熱ヴィアより伝熱面積が大きな高熱伝導性の
第２の放熱ヴィアと、電気的および熱的に接合している
ことを特徴とする。
【０００９】また、本発明のマルチチップパッケージの
第２の構造は、ストッパー付き外部入出力ピンによっ
て、プリント配線基板とマザーボードの間に隙間を設
け、前記プリント配線基板裏面に、片面に凹凸を有し、
かつ第２の放熱ヴィアと熱的に結合されている高熱伝導
性の放熱板が接合されていることを特徴とする。
第２の構造は、ストッパー付き外部入出力ピンによっ
て、プリント配線基板とマザーボードの間に隙間を設
け、前記プリント配線基板裏面に、片面に凹凸を有し、
かつ第２の放熱ヴィアと熱的に結合されている高熱伝導
性の放熱板が接合されていることを特徴とする。
【００１０】さらに、本発明に係わるマルチチップパッ
ケージの第３の構造は、プリント配線基板内装に高熱伝
導性の放熱プレートを複数枚設け、該放熱プレートが第
１の放熱ヴィアおよび第２の放熱ヴィアと電気的および
熱的に接合していること、また放熱版が接合されている
場合には放熱プレートが第１の放熱ヴィア、第２の放熱
ヴィアに加えて放熱板とも電気的および熱的に接合して
いることを特徴とする。
ケージの第３の構造は、プリント配線基板内装に高熱伝
導性の放熱プレートを複数枚設け、該放熱プレートが第
１の放熱ヴィアおよび第２の放熱ヴィアと電気的および
熱的に接合していること、また放熱版が接合されている
場合には放熱プレートが第１の放熱ヴィア、第２の放熱
ヴィアに加えて放熱板とも電気的および熱的に接合して
いることを特徴とする。
【００１１】本発明によれば、高発熱集積回路素子から
発生する熱を、薄膜多層配線層およびプリント配線基板
に設けられた高熱伝導性の放熱ヴィア．放熱板．放熱プ
レートを介して効率的に放熱することにより、フェース
アップ実装による低価格化が可能となる。
発生する熱を、薄膜多層配線層およびプリント配線基板
に設けられた高熱伝導性の放熱ヴィア．放熱板．放熱プ
レートを介して効率的に放熱することにより、フェース
アップ実装による低価格化が可能となる。
【００１２】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００１３】
【実施例１】図１は、本発明の第１の実施例を示す図で
あって、マルチチップパッケージに搭載される高集積回
路素子部分を拡大した断面図である。
あって、マルチチップパッケージに搭載される高集積回
路素子部分を拡大した断面図である。
【００１４】図１に示すように、低誘電率絶縁体と導体
から成る薄膜多層配線層５の表面には高集積回路素子１
がダイパッド８を介してフェースアップ方式で搭載さ
れ、高集積回路素子１上の電極とＯＬＢパッド９とはボ
ンディングワイヤ７方式によって接続されている。さら
に、高集積回路素子１搭載エリアのダイパッド８からプ
リント配線基板４の表面に達する高熱伝導性の第１の放
熱ヴィア２と、この第１の放熱ヴィア２と熱的に結合が
とれると共に伝熱面積が第１の放熱ヴィア２より大きく
プリント配線基板４の表裏に貫通する第２の放熱ヴィア
が設けられている。
から成る薄膜多層配線層５の表面には高集積回路素子１
がダイパッド８を介してフェースアップ方式で搭載さ
れ、高集積回路素子１上の電極とＯＬＢパッド９とはボ
ンディングワイヤ７方式によって接続されている。さら
に、高集積回路素子１搭載エリアのダイパッド８からプ
リント配線基板４の表面に達する高熱伝導性の第１の放
熱ヴィア２と、この第１の放熱ヴィア２と熱的に結合が
とれると共に伝熱面積が第１の放熱ヴィア２より大きく
プリント配線基板４の表裏に貫通する第２の放熱ヴィア
が設けられている。
【００１５】この構成におけるマルチチップパッケージ
では、ダイパッド８と第１放熱ヴィア２は共に熱伝導性
の優れたＣｕ導体材料が使用され、形成方法は従来公知
のフォトリソ技術による電解メッキ法で微細配線パター
ンと共に形成し、ダイパッドおよび放熱ヴィアはグラン
ド電位として電気的および熱的に接続されている。
では、ダイパッド８と第１放熱ヴィア２は共に熱伝導性
の優れたＣｕ導体材料が使用され、形成方法は従来公知
のフォトリソ技術による電解メッキ法で微細配線パター
ンと共に形成し、ダイパッドおよび放熱ヴィアはグラン
ド電位として電気的および熱的に接続されている。
【００１６】ここで、ダイパッド８の下に形成された第
１の放熱ヴィア２は数１０ミクロン径の導体柱を数１０
０ミクロン格子上に配置し、その総面積はダイパッド８
の面積比２％以上を占め、合計放熱ヴィア数は１０の３
乗オーダとなり、高集積回路素子１より発生する熱を均
一に放散することが可能となる。
１の放熱ヴィア２は数１０ミクロン径の導体柱を数１０
０ミクロン格子上に配置し、その総面積はダイパッド８
の面積比２％以上を占め、合計放熱ヴィア数は１０の３
乗オーダとなり、高集積回路素子１より発生する熱を均
一に放散することが可能となる。
【００１７】また、この第１の放熱ヴィア２の位置する
格子間には微細なＣｕ導体配線が同時形成され、この事
より配線効率が上がるため基板厚みを薄く抑えることが
できる。
格子間には微細なＣｕ導体配線が同時形成され、この事
より配線効率が上がるため基板厚みを薄く抑えることが
できる。
【００１８】一方、プリント基板４の表裏に貫通する第
２の放熱ヴィア３は数１００ミクロン径の熱伝導性に優
れたＣｕ材料を用いた導体柱が数ミリ格子上に挿入さ
れ、その総面積はダイパッド８の面積比４％以上を占
め、合計放熱ヴィア数は１０の２乗オーダとなり、第１
の放熱ヴィア２より伝熱面積が広いため効率的に熱放散
することが可能となる。また、第１の放熱ヴィアと第２
の放熱ヴィアの接合面は、プリント配線技術による銅箔
プレートがグランド電位として形成され、電気的および
熱的に効率的に接続されている。
２の放熱ヴィア３は数１００ミクロン径の熱伝導性に優
れたＣｕ材料を用いた導体柱が数ミリ格子上に挿入さ
れ、その総面積はダイパッド８の面積比４％以上を占
め、合計放熱ヴィア数は１０の２乗オーダとなり、第１
の放熱ヴィア２より伝熱面積が広いため効率的に熱放散
することが可能となる。また、第１の放熱ヴィアと第２
の放熱ヴィアの接合面は、プリント配線技術による銅箔
プレートがグランド電位として形成され、電気的および
熱的に効率的に接続されている。
【００１９】
【実施例２】図２は、本発明の第２の実施例を示す図で
あって、マルチチップパッケージに搭載される高集積回
路素子部分を拡大した断面図である。
あって、マルチチップパッケージに搭載される高集積回
路素子部分を拡大した断面図である。
【００２０】図２に示すように、高集積回路素子１より
発生する熱の流路として、上述した第１の放熱ヴィア２
と第２の放熱ヴィア３が備えられ、さらにプリント配線
基板４の裏面に接合した放熱板１２が設けられている。
発生する熱の流路として、上述した第１の放熱ヴィア２
と第２の放熱ヴィア３が備えられ、さらにプリント配線
基板４の裏面に接合した放熱板１２が設けられている。
【００２１】また、プリント配線基板４の裏面には外部
入出力ピン６ｂ、６ｃが接合し、入出力ピン６ｃには、
マザーボードとプリント配線基板４の隙間を任意に制御
するためにストッパーが設けられている。
入出力ピン６ｂ、６ｃが接合し、入出力ピン６ｃには、
マザーボードとプリント配線基板４の隙間を任意に制御
するためにストッパーが設けられている。
【００２２】この構成におけるマルチチップパッケージ
では、本発明の第１の実施例に比べて高集積回路素子１
の消費電力が大きくなった時により有効となる。
では、本発明の第１の実施例に比べて高集積回路素子１
の消費電力が大きくなった時により有効となる。
【００２３】高集積回路素子１より発生した熱は上述し
た第１、第２の放熱ヴィアを通じ、効率的にプリント配
線基板裏面に到達する。
た第１、第２の放熱ヴィアを通じ、効率的にプリント配
線基板裏面に到達する。
【００２４】そこで、プリント配線基板裏面に第２の放
熱ヴィアと熱的結合が取れるように、高熱伝導性のＣｕ
導体材料を用いた放熱板１２を導伝性接着剤を介して接
合する。
熱ヴィアと熱的結合が取れるように、高熱伝導性のＣｕ
導体材料を用いた放熱板１２を導伝性接着剤を介して接
合する。
【００２５】ここで、放熱板は厚みに比例して熱抵抗が
変動するので、搭載した高集積回路素子の最大発熱温度
が許容温度以下となるよう、プリント配線基板裏面に接
合されたストッパー付き外部入出力ピン６ｃによって、
プリント配線基板とマザーボードの間に隙間を設け、任
意の放熱板厚みを決定する。また、放熱板の片面には凹
凸を設けることにより、外部入出力ピン隙間から流入す
る冷却空気による伝熱効果が期待できる。
変動するので、搭載した高集積回路素子の最大発熱温度
が許容温度以下となるよう、プリント配線基板裏面に接
合されたストッパー付き外部入出力ピン６ｃによって、
プリント配線基板とマザーボードの間に隙間を設け、任
意の放熱板厚みを決定する。また、放熱板の片面には凹
凸を設けることにより、外部入出力ピン隙間から流入す
る冷却空気による伝熱効果が期待できる。
【００２６】
【実施例３】図３は、本発明の第３の実施例を示す図で
あって、マルチチップパッケージに搭載される高集積回
路素子部分を拡大した断面図である。
あって、マルチチップパッケージに搭載される高集積回
路素子部分を拡大した断面図である。
【００２７】図に示すように、高集積回路素子１より発
生する熱の流路として、上述した第１．第２の放熱ヴィ
アおよびプリント配線板裏面に放熱板が備えられ、さら
に、プリント基板には複数の放熱用プレート１０が内装
されている。
生する熱の流路として、上述した第１．第２の放熱ヴィ
アおよびプリント配線板裏面に放熱板が備えられ、さら
に、プリント基板には複数の放熱用プレート１０が内装
されている。
【００２８】この構成におけるマルチチップパッケージ
では、本発明の第２の実施例に比べて高集積回路素子１
の消費電力がさらに大きくなった時、有効となる。
では、本発明の第２の実施例に比べて高集積回路素子１
の消費電力がさらに大きくなった時、有効となる。
【００２９】高集積回路素子より発生した熱は上述した
第１、第２の放熱ヴィアおよびプリント配線基板裏面に
接合した放熱板に、ある広がりをもって到達する。
第１、第２の放熱ヴィアおよびプリント配線基板裏面に
接合した放熱板に、ある広がりをもって到達する。
【００３０】そこで、高集積回路素子から発生した熱
が、上述した第１．第２の放熱ヴィアを通じプリント配
線基板裏面に接合した放熱板に放散する熱流路を、例え
ば第１流路と呼ぶと、第１．第２の放熱ヴィアを通じプ
リント配線基板内に熱伝導性に優れたＣｕ材料を用いて
電解めっき法により複数形成された放熱プレートに放散
する熱流路を第２流路と呼ぶことができる。
が、上述した第１．第２の放熱ヴィアを通じプリント配
線基板裏面に接合した放熱板に放散する熱流路を、例え
ば第１流路と呼ぶと、第１．第２の放熱ヴィアを通じプ
リント配線基板内に熱伝導性に優れたＣｕ材料を用いて
電解めっき法により複数形成された放熱プレートに放散
する熱流路を第２流路と呼ぶことができる。
【００３１】ここで、プリント基板内装の放熱プレート
は高集積回路素子発熱源からある広がりを持って基板に
到達する。実際に放熱プレートがない場合には、プリン
ト基板自体の熱伝導率が低くこのことが抵抗となるた
め、第１．第２放熱ヴィアと放熱板部分での熱放散しか
期待できないが、高熱伝導性の放熱プレートを複数挿入
することにより、熱流面積が実効的に広がることになる
ので、実施例２より数段熱抵抗を小さくすることができ
る。従って、放熱板がない場合（実施例１）においても
放熱プレートを用いることでその効果を確認することが
可能である。
は高集積回路素子発熱源からある広がりを持って基板に
到達する。実際に放熱プレートがない場合には、プリン
ト基板自体の熱伝導率が低くこのことが抵抗となるた
め、第１．第２放熱ヴィアと放熱板部分での熱放散しか
期待できないが、高熱伝導性の放熱プレートを複数挿入
することにより、熱流面積が実効的に広がることになる
ので、実施例２より数段熱抵抗を小さくすることができ
る。従って、放熱板がない場合（実施例１）においても
放熱プレートを用いることでその効果を確認することが
可能である。
【００３２】なお、プリント配線基板上の薄膜多層配線
層の材料は特に限定されないが、低誘電率ＢＣＢ（Ｂｅ
ｎｚｏｃｙｃｌｏｂｕｔｅｎ）絶縁体と微細Ｃｕ導体配
線層を形成するとより基板厚みを抑えることができる。
層の材料は特に限定されないが、低誘電率ＢＣＢ（Ｂｅ
ｎｚｏｃｙｃｌｏｂｕｔｅｎ）絶縁体と微細Ｃｕ導体配
線層を形成するとより基板厚みを抑えることができる。
【００３３】
【発明の効果】以上説明したように、本発明によるマル
チチップパッケージは、フェースアップで搭載された高
集積回路素子から発生する熱を、実装エリア内にプリン
ト配線基板裏面まで貫通する放熱ヴィアと、プリント配
線基板裏面に接合された放熱板と、プリント配線基板内
に複数枚挿入された放熱プレート等いずれも高熱伝導性
に優れるＣｕ材料を用いて備えることにより、効率的に
放散が行われるため、動作時の集積回路素子の最大発熱
温度を許容温度以下に抑え高い信頼性を得ることが可能
となる。尚、今回の実施例によると、本発明によるマル
チチップパッケージに搭載できる集積回路素子の総発熱
量は１０数ワットまで可能であることが示された。した
がって、プリント配線基板技術と薄膜多層配線技術を組
み合わせた複合技術による高速処理用高集積回路素子等
を搭載した高密度実装化が可能となる。
チチップパッケージは、フェースアップで搭載された高
集積回路素子から発生する熱を、実装エリア内にプリン
ト配線基板裏面まで貫通する放熱ヴィアと、プリント配
線基板裏面に接合された放熱板と、プリント配線基板内
に複数枚挿入された放熱プレート等いずれも高熱伝導性
に優れるＣｕ材料を用いて備えることにより、効率的に
放散が行われるため、動作時の集積回路素子の最大発熱
温度を許容温度以下に抑え高い信頼性を得ることが可能
となる。尚、今回の実施例によると、本発明によるマル
チチップパッケージに搭載できる集積回路素子の総発熱
量は１０数ワットまで可能であることが示された。した
がって、プリント配線基板技術と薄膜多層配線技術を組
み合わせた複合技術による高速処理用高集積回路素子等
を搭載した高密度実装化が可能となる。
【００３４】また、微細化が可能なことから基板厚みが
抑えられ、なおかつフェースアップ実装によるボンディ
ングワイヤー方式が採用できることなどから、従来より
高性能で低価格なマルチチップが提供できる。
抑えられ、なおかつフェースアップ実装によるボンディ
ングワイヤー方式が採用できることなどから、従来より
高性能で低価格なマルチチップが提供できる。
【図１】本発明のマルチチップパッケージ構造の第１の
実施例を示す断面図である。
実施例を示す断面図である。
【図２】本発明のマルチチップパッケージ構造の第２の
実施例を示す断面図である。
実施例を示す断面図である。
【図３】本発明のマルチチップパッケージ構造の第３の
実施例を示す断面図である。
実施例を示す断面図である。
【図４】従来のマルチチップパッケージ構造を示す断面
図である。
図である。
１ 高集積回路素子 ２ 第１放熱ヴィア ３ 第２放熱ヴィア ４ プリント配線基板 ５ 薄膜多層回路配線層 ６ａ 入出力ピンａ ６ｂ 入出力ピンｂ ６ｃ ストッパー付き入出力ピンｃ ７ ワイヤー ８ ダイパッド ９ ＯＬＢパッド １０ 貫通スルーホール １１ 放熱板 １２ 放熱プレート １３ ヒートシンク １４ ヒートシンク固定用ネジ １５ ＴＡＢリード
フロントページの続き (56)参考文献 特開 平６−13491（ＪＰ，Ａ) 特開 昭59−210691（ＪＰ，Ａ) 特開 昭60−247992（ＪＰ，Ａ) 特開 昭53−84164（ＪＰ，Ａ) 特開 平７−130909（ＪＰ，Ａ) 特開 昭48−32474（ＪＰ，Ａ) 特開 平３−58451（ＪＰ，Ａ) 特開 平２−151055（ＪＰ，Ａ) 特開 平５−218226（ＪＰ，Ａ) 特開 平６−5994（ＪＰ，Ａ) 特開 平６−69613（ＪＰ，Ａ) 実開 平６−77281（ＪＰ，Ｕ) 特公 昭57−46664（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/34 - 23/473 H01L 23/12 - 23/15 H05K 1/02 H05K 3/46
Claims (4)
- 【請求項１】プリント配線基板と、該基板下面に接続す
る外部入出力ピンと、前記プリント配線基板表面に低誘
電率の絶縁体と導体からなる薄膜多層配線層を有し、該
薄膜多層配線層上には高集積回路素子を含む複数の受動
部品が搭載されるマルチチップパッケージにおいて、前
記薄膜多層配線層には、前記高集積回路素子搭載面から
前記プリント配線基板表面に達する高熱伝導性の第１の
放熱ヴィアが備えられ、該第１の放熱ヴィアは、前記プ
リント配線基板表裏に貫通する第１の放熱ヴィアより伝
熱面積が大きな高熱伝導性の第２の放熱ヴィアと、電気
的および熱的に接合していることを特徴とするマルチチ
ップパッケージ構造。 - 【請求項２】ストッパー付き外部入出力ピンによって、
プリント配線基板とマザーボードの間に隙間を設け、前
記プリント配線基板裏面に、片面に凹凸を有し、かつ第
２の放熱ヴィアと熱的に結合されている高熱伝導性の放
熱板が接合されていることを特徴とする請求項１記載の
マルチチップパッケージ構造。 - 【請求項３】プリント配線基板内装に高熱伝導性の放熱
プレートを複数枚設け、該放熱プレートが第１の放熱ヴ
ィアおよび第２の放熱ヴィアと電気的および熱的に接合
していることを特徴とする請求項１記載のマルチチップ
パッケージ構造。 - 【請求項４】プリント配線基板内装に高熱伝導性の放熱
プレートを複数枚設け、該放熱プレートが第１の放熱ヴ
ィア、第２の放熱ヴィアおよび放熱板と電気的および熱
的に接合していることを特徴とする請求項２記載のマル
チチップパッケージ構造。
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|---|---|---|---|
| JP7238028A JP2803603B2 (ja) | 1995-09-18 | 1995-09-18 | マルチチップパッケージ構造 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP7238028A JP2803603B2 (ja) | 1995-09-18 | 1995-09-18 | マルチチップパッケージ構造 |
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| JPH0982857A JPH0982857A (ja) | 1997-03-28 |
| JP2803603B2 true JP2803603B2 (ja) | 1998-09-24 |
Family
ID=17024101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7238028A Expired - Lifetime JP2803603B2 (ja) | 1995-09-18 | 1995-09-18 | マルチチップパッケージ構造 |
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-
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- 1995-09-18 JP JP7238028A patent/JP2803603B2/ja not_active Expired - Lifetime
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