JPH02151055A - 半導体装置 - Google Patents

半導体装置

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JPH02151055A
JPH02151055A JP63305072A JP30507288A JPH02151055A JP H02151055 A JPH02151055 A JP H02151055A JP 63305072 A JP63305072 A JP 63305072A JP 30507288 A JP30507288 A JP 30507288A JP H02151055 A JPH02151055 A JP H02151055A
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JP
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heat
heat transfer
pin
hole
pellet
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JP63305072A
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Hiroshi Oguma
小熊 広志
Kanji Otsuka
寛治 大塚
Takayuki Okinaga
隆幸 沖永
Shoji Matsugami
松上 昌二
Koji Emata
江俣 孝司
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Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に半導体ペレットを封
止するパッケージの放熱技術に関するものである。
〔従来の技術〕
近年、半導体装置の高密度化、高速度化による半導体ペ
レットのサイズや入出力ピン数の増大に伴い、ベレット
から発生する熱を効率的に放散させるパッケージ構造が
種々提案されている。
例えば、「サーキット・ワールド(Circuit v
lorId)、Vol、10 No、4.1984 ”
The Manufacture and Re1ia
bility of the EPICChip Ca
rrier’ J P 3 Qには、ガラス¥a維を含
浸させたエポキシ樹脂製実族基板のペレットボンディン
グ部に金属メツキを施したスルーホールを設け、ペレッ
トから発生した熱をこのスルーホールを通じて放熱フィ
ンに逃がすようにしたパッケージ構造が開示されている
〔発明が解決しようとする課題〕
しかしながら、本発明者の検討によれば、上記した従来
のパッケージ構造は、実装基板を構成するエポキシ樹脂
と金属との熱膨張率が異なるため、ペレットの発熱が繰
り返されると、スルーホールの金属メツキ部にクラック
が発生し、熱の伝達経路が断たれてしまう、という欠点
を有していることが見出された。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、ペレットから発生した熱を効率良く放
散させることによって、パフケージの熱抵抗を確実に低
減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
すなわち、請求項1記載の発明は、ペレットを搭載する
実装基板のペレットボンディング部にスルーホールを設
け、このスルーホールに挿入した伝熱用ピンの先端に放
熱体を接続した半導体装置である。
請求項2記載の発明は、一面に複数本の入出力ピンを立
設したピングリッドアレイ基板のペレットボンディング
部にスルーホールを設け、このスルーホールに挿入した
伝熱用ピンの先端に放熱体を接続した半導体装置である
請求項3記載の発明は、上記請求項2記載の伝熱用ピン
のピンヘッド部の径を他の部分゛の径よりも大きくした
半導体装置である。
請求項4記載の発明は、上記請求項2記載の伝熱用ピン
が電源ビンを兼ねている半導体装置である。
請求項5記載の発明は、一面に複数本の入出力ピンを立
設したピングリッドアレイ基板のペレットボンディング
部に伝熱用ピンを挿入したスルーホールを設けるととも
に、上記ピングリッドアレイを実装する印刷配線板の一
部に上記伝熱用ピンが挿通されるスルーホールを設け、
このスルーホールに挿通した伝熱用ピンの先端に放熱体
を接続した半導体装置である。
〔作用〕
請求項1.2記載の発明によれば、スルーホールに伝熱
用ピンを挿入したことにより、ペレットの発熱が繰り返
されても、熱の伝達経路が断たれる虞れはない。しかも
、ペレットから発生した熱は、この伝熱用ピンを通じて
放熱体に伝達されるため、従来技術よりも熱の伝達経路
が太くなり、放熱効率が向上する。
請求項3記載の発明によれば、伝熱用ピンのペレットへ
の接触面積が増え、伝熱効率が上がるため放熱効率がさ
らに向上する。
請求項4記載の発明によれば、同一面積のピングリッド
アレイ基板により多くの入出力ピンを設けることができ
るため、ピングリッドアレイの多ピン化が促進される。
請求項5記載の発明によれば、放熱体が印刷配線板の裏
面に配置されるため、放熱体と入出力ピンとの接触を防
止することができる。これにより、放熱体を大形化する
ことができるため、放熱効率がより向上する。
〔実施例1〕 第1図は、本発明の一実施例である半導体装置の要部断
面図である。
本実施例1の半導体装置は、シリコン・オン・シリ:I
 ン(S+l1con on 5ilicon)方式に
よるRAMモジュールである。
第1図において、パッケージ1aの一部を構成する実装
基板2aは、例えばSiCのような、高い熱伝導性と高
い電気絶縁性とを併せ持った材料で構成されている。こ
の実装基板2aの下面には、例えばシリコーンゴムなど
の耐熱性接着剤3を介してシリコン配線基板4が接合さ
れている。このシリコン配線基板4には、例えばアルミ
ニウムからなる配線(図示せず)が形成されている。
シリコン配線基板4の下面には、例えば半田からなるC
CBバンブ5を介して複数の半導体ベレット6が搭載さ
れている。これらのペレット6は、その集積回路形成面
にダイナミックRAMやスタティックRAMなどのメモ
!JLSIを形成したものである。
パッケージlaの側面には、例えば42アロイからなる
複数本のリード7が外方に延在されている。これらのリ
ード7は、実装基板2・aと、例えばムライトからなる
フランジ8aとの間に封止用ガラス9を介して接合され
ている。また、これらのリード7は、例えば金やアルミ
ニウムからなるワイヤ10を介してシリコン配線基板4
と電気的に接続されている。
パッケージlaの下面は、アルミニウムなどの導電材料
、あるいは窒化アルミニウムなどのセラミック材料から
なるキャップllaで構成されている。このキャップl
laは、例えばシリコーンゴムなどの耐熱性接着剤3を
介して7ランジ8aに接合され、シリコン配線基板4お
よびペレット6を封止するようになっている。
パッケージ1aの上面には、放熱フィンを備えたヒート
シンク(放熱体)12aが配置されている。このヒート
シンク12aは、例えばシリコーンゴムなどの耐熱性接
着剤3を介して実装基板2a上に接合され、ペレット6
から発生した熱を外部に放散するようになっている。こ
のヒートシンク12aは、アルミニウムのような、熱伝
導性の高い材料で構成されている。
本実施例1に右いては、実装基板2aに複数のスルーホ
ール13が開孔され、各スルーホール13には、例えば
4270イなどの金属材料からなる伝熱用ビン14aが
挿入されている。この伝熱用ピン14aの上端は、ヒー
トシンク12aの下面に設けられた溝15に嵌挿され、
下端は、シリコン配線基板4の上面に当接されている。
以上の構成からなる本実施例1によれば、次のような効
果を得ることができる。
(1)5パツケージ1aの一部を構成する実装基板2a
に設けたスルーホール13に伝熱用ピン14aを挿入し
、ペレット6から発生した熱をこの伝熱用ピン14aを
通じてヒートシンク12aに逃がすようにしたので、ス
ルーホール13に金属メツキを施した従来技術と異なり
、ペレット6の発熱が繰り返されても、熱の伝達経路が
断たれる虞れはない。
(2)、ペレット6から発生した熱は、実装基板2aよ
りも熱伝導率の高い材料で構成された伝熱用ピン14a
を通じてヒートシンク12aに伝達されるため、従来技
術よりも熱の伝達経路が太くなり、放熱効率が向上する
(3)、上記(1)、(2)により、パッケージ1aの
熱抵抗を確実に低減することができるので、信頼性の高
いRAMモジュールを提供することができる。
(4)、実装基板2aに設けたスルーホール13に伝熱
用ピン14aを挿入しただけの簡単な構成でパッケージ
laの熱抵抗を低減することができるため、信頼性の高
いRAMモジュールを安価に提供することができる。
〔実施例2〕 第2図は、本発明の他の実施例である半導体装置の要部
断面図である。
本実施例2の半導体装置は、プラスチック・ビングリッ
ドアレイパッケージである。第2図1ご、おいて、パッ
ケージ1bの一部を構成するピングリッドアレイ基板2
bは、例えばガラス繊維を含浸させたエポキシ樹脂で構
成されている。
ビングリッドアレイ基板2bの上面中央には、例えばシ
リコーンゴムなどの耐熱性接着剤3を介して半導体ペレ
ット6が接合されている。このペレット6は、その集積
回路形成面に、例えば論理LS・■を形成したものであ
る。
ビングリッドアレイ基板2bの上面の他の領域には、例
えば銅からなる配線16が形成されている。この配線1
6の一端は、例えば金やアルミニウムからなるワイヤ1
0を介してペレット6と電気的に接続されている。また
、配線16の他端は、ピングリッドアレイ基板2bに立
設された、例えば4270イからなる入出力ビン17と
電気的に接続されている。
パッケージ1bの側面は、アルミニウムなどの金属材料
、あるいはエポキシ樹脂などの高分子材料からなるフラ
ンジ8bで構成されている。このフランジ8bは、例え
ばシリコーンゴムなどの耐熱性接着剤3を介してピング
リッドアレイ基板2bに接合されている。
パッケージ1bの上面は、上記フランジ8bと同じく、
アルミニウムなどの金属材料、あるいはエポキシ樹脂な
どの高分子材料からなるキャップ11bで構成されてい
る。このキャップllbは、例えばシリコーンゴムなど
の耐熱性接着剤3を介してフランジ8bに接合され、ペ
レット6を封止するようになっている。
パッケージlbの内部には、例えばシリコーンゲル18
が充填され、ペレット6を湿気から保護するようになっ
ている。
本実施例2においては、ピングリッドアレイ基板2bの
ペレットボンディング部に複数のスルーホール13が開
孔され、各スルーホール13には、例えば4270イな
どの金属材料からなる伝熱用ビン14bが挿入されてい
る。パッケージ1bの下方には、放熱フィンを備えたヒ
ートシンク12bが配置され、このヒートシンク12b
の上面に設けられた溝15に上記伝熱用ピン14bの下
端が嵌挿されている。このヒートシンク12bは、アル
ミニウムのような、熱伝導性の高い材料で構成されてい
る。
本実施例2のピングリッドアレイを印刷配線板19aに
実装するには、あらかじめ印刷配線板19aの一部に開
孔20を設けておき、この開孔20に上記ヒートシンク
12bを挿入すればよい。
以上の構成からなる本実施例2によれば、次のような効
果を得ることができる。
〔1〕、パッケージ1bの一部を構成するピングリッド
アレイ基板2bのペレットボンディング部に設けたスル
ーホール13に伝熱用ピン14bを挿入し、ペレット6
から発生した熱をこの伝熱用ピン14bを通じてヒート
シンク12bに逃がすようにしたので、スルーホール1
3に金属メツキを施した従来技術と異なり、ペレット6
の発熱が繰り返されても、熱の伝達経路が断たれる虞れ
はない。
(2)、ペレット6から発生した熱は、ピングリッドア
レイ基板2bよりも熱伝導率の高い材料で構成された伝
熱用ピン14bを通じてヒートシンク12bに伝達され
るため、従来技術よりも熱の伝達経路が太くなり、放熱
効率が向上する。
(3)、上記(1)、(2)により、パッケージ1bの
熱抵抗を確実に低減することができるので、信頼性の高
いプラスチックピングリッドアレイパッケージを提供す
ることができる。
(4)、ピングリッドアレイ基板2bに設けたスルーホ
ール13に伝熱用ピン14bを挿入しただけの簡単な構
成でパッケージlbの熱抵抗を低減することができるた
め、信頼性の高いプラスチックピングリッドアレイパッ
ケージを安価に提供することができる。
〔実施例3〕 第3図は、本発明の他の実施例である半導体装置の要部
断面図、第4図は、印刷配線板に実装されたこの半導体
装置の要部断面図である。
本実施例30半導体装置は、前記実施例2と同じく、プ
ラスチック・ビングリッドアレイパッケージである。
第3図において、パッケージICの一部を構成するピン
グリッドアレイ基板2cは、例えばガラス繊維を含浸さ
せたエポキシ樹脂で構成されている。
ピングリッドアレイ基板2cの上面中央には、例えばシ
リコーンゴムなどの耐熱性接着剤3を介して半導体ペレ
ット6が接合されている。このペレット6は、その集積
回路形成面に、例えば論理LS、Iを形成したものであ
る。
ピングリッドアレイ基板2Cの上面の他の領域には、例
えば銅からなる配線16が形成されている。この配線1
6の一端は、例えば金やアルミニウムからなるワイヤl
Oを介してペレット6と電気的に接続されている。また
、配線16の他端は、ピングリッドアレイ基板2cに立
設された、例えば4270イからなる入出力ビン17と
電気的に接続されている。
上記ピングリッドアレイ基板2Cの上面には、エポキシ
樹脂などの高分子材料を一体成形したキャップllcが
被覆されている。このキャップ11Cは、例えばシリコ
ーンゴムなどの耐熱性接着剤3を介してピングリッドア
レイ基板2Cに接合されている。
パッケージICの内部には、例えばエポキシ樹脂などの
高分子材料からなる四角枠状のダム21が設けられ、こ
のダム21は耐熱性接着剤3によりビングリッドアレイ
基Vi2cに接合されている。
ダム21の内側には、例えばシリコーンゲル18が充填
され、ペレット6を湿気から保護するようになっている
本実施例3においては、ピングリッドアレイ基板2Cの
ペレットボンディング部に複数のスルーホール13が開
孔され、各スルーホール13には、例えば4270イな
どの金属材料からなる伝熱用ピン14Cが挿入されてい
る。この伝熱用ピン14Cは、そのピンヘッド部の径が
他の部分よりも大きく、かつ、その長さは、入出力ピン
17よりも長くなっている。また、この伝熱用ピン14
cの先端には、放熱フィンを備えたヒートシンク12C
が接続されるようになっている。
第4図に示すように、本実施例3の印刷配線板19bに
は、入出力ピン17を挿入するためのスルーホール22
aの他、上記伝熱用ピン14cを挿通するためのスルー
ホール22bが設けられている。この印刷配線板19b
は、ピングリッドアレイ基板2Cと同じく、例えばガラ
ス繊維を含浸させたエポキシ樹脂で構成されている。
本実施例3のピングリッドアレイをこの印刷配線板19
bに実装するには、入出力ピン17をスルーホール22
Hに、また、伝熱用ピン14Cをスルーホール22bに
それぞれ挿入し、さらに、伝熱用ピン14Cの先端をヒ
ートシンク12cの溝15に嵌挿する。その後、例えば
半田23を用いて入出力ピン17を印刷配線板19bに
、また、伝熱用ピン14cをヒートシンク12Cにそれ
ぞれ固定する。
本実施例3では、印刷配線板19bの裏面にヒートシン
ク12Cを配置したので、前記実施例2と異なり、ヒー
トシンク12Cを大形化してもヒートシンク12cと入
出力ピン17とが接触する虞れはない。
以上の構成からなる本実施例3によれば、次のような効
果を得ることができる。
(1)、パッケージICの一部を構成するピングリッド
アレイ基板2Cのペレットボンディング部に設けたスル
ーホール13に伝熱用ピン14cを挿入し、ペレット6
から発生した熱をこの伝熱用ピン14Cを通じてヒート
シンク12Cに逃がすようにしたので、スルーホール1
3に金属メツキを施した従来技術と異なり、ペレット6
0発熱が繰り返されても、熱の伝達経路が断たれる虞れ
はない。
(2)、ペレット6から発生した熱は、ピングリッドア
レイ基板2Cよりも熱伝導率の高い材料で構成された伝
熱用ピン14Cを通じてヒートシンク12Cに伝達され
るため、従来技術よりも熱の伝達経路が太くなり、放熱
効率が向上する。
(3)、伝熱用ピン14Cのピンヘッド部の径ヲ他の部
分よりも大きくしたので、ペレット6への接触面積が増
え、伝熱効率が上がるため前記実施例2に比べて放熱効
率が向上する。
(4)、印刷配線板19bの裏面にヒートシンク12C
を配置し、ヒートシンク12cと入出力ピン17との接
触を防止したので、ヒートシンク12Cを大形化するこ
とができる。これにより、前記実施例2に比べて放熱効
率が向上する。
(5)、上記(1)〜(4)により、パッケージICの
熱抵抗を確実に低減することができるので、信頼性の高
いプラスチックピングリッドアレイを提供することがで
きる。
(6)、パッケージICをセラミックより安価な高分子
材料で構成し、かつ、ピングリッドアレイ基板2Cに設
けたスルーホール13に伝熱用ピン14Cを挿入しただ
けの簡単な構成でパッケージICの熱抵抗を低減できる
ようにしたので、信頼性の高いプラスチックピングリッ
ドアレイを安価に提供することができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例1.2.3に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
前記実施例1.2.3では、伝熱用ピンの先端にヒート
シンクを接続したが、例えば金属板などの放熱体を接続
してもよい。
また、伝熱用ピンが電源ピンを兼ねるようにしてもよい
。これにより、同一面積のピングリッドアレイ基板によ
り多くの入出力ピンを設けることができるため、ピング
リッドアレイの多ピン化が促進される。
さらに、ピングリッドアレイ基板(実装基板)や、キャ
ップ、ヒートシンクなどの材質や形状は、適宜変更して
よい。
〔発明の効果〕
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、実装基板やピングリッドアレイ基板のペレッ
トボンディング部にスルーホールを設け、このスルーホ
ールに挿入した伝熱用ピンの先端に放熱体を接続するこ
4により、ペレットの発熱の繰り返しによって、熱の伝
達経路が断たれるのを確実に防止することができ、しか
も、熱の伝達経路が従来技術よりも太くなり、放熱効率
が向上するため、パッケージの熱抵抗を確実に低減する
ことができる。
また、上記伝熱用ピンのビンヘッド部の径を他の部分の
径よりも大きくすることにより、伝熱効率をさらに向上
させることができる。
さらに、上記伝熱用ピンが電源ピンを兼ねるこ止により
、同一面積のピングリッドアレイ基板により多くの入出
力ピンを設けることができるため、ピングリッドアレイ
の多ピン化が促進される。
さらに、ピングリッドアレイ基板のペレットボンディン
グ部にスルーホールを設け、このスルーホールに挿入し
た伝熱用ピンの先端に放熱体を接続するとともに、この
ピングリッドアレイを実装する印刷配線板の一部に上記
伝熱用ピンが挿通されるスルーホールを設け、このスル
ーホールに挿通した伝熱用ピンの先端に放熱体を接続す
ることにより、放熱体を大形化することができるため、
放熱効率がさらに向上し、パッケージの熱抵抗をより確
実に低減することができる。
【図面の簡単な説明】
第1図は本発明の一実施例である半導体装置の要部断面
図、 第2図は本発明の他の実施例である半導体装置の要部断
面図、 第3図は同じく本発明の他の実施例である半導体装置の
要部断面図、 第4図は印刷配線板に実装されたこの半導体装置の要部
断面図である。 la、lb、1c−−−パッケージ、2a−−・実装基
板、2b、2c・・・ピングリッドアレイ基板、3・・
・耐熱性接着剤、4・・・シリコン配線基板、5・・・
CCBバンプ、6・・・半導体ペレット、7・ ・・リ
ード、3a、3b・・・フランジ、9・・・封止用ガラ
ス、10・・・ワイヤ、lla、Ilb、11C・・・
キャップ、12a、12b、12c・・・ヒートシンク
 (放熱体)、13.22a、22b・・・スルーホー
ル、14a、14b、  14c・・−伝熱用ピン、1
5・・・溝、16・・・配線、17・・・入出力ヒン、
18・・・シリコーンゲル、19a、19b・・・印刷
配線板、20・・・開孔、21・・・ダム、23・・・
半田。 代理人 弁理士 筒 井 大 和

Claims (1)

  1. 【特許請求の範囲】 1、半導体ペレットを搭載する実装基板のペレット、ボ
    ンディング部にスルーホールを設け、前記スルーホール
    に挿入した伝熱用ピンの先端に放熱体を接続したことを
    特徴とする半導体装置。 2、一面に複数本の入出力ピンを立設したピングリッド
    アレイ基板のペレットボンディング部にスルーホールを
    設け、前記スルーホールに挿入した伝熱用ピンの先端に
    放熱体を接続したことを特徴とする半導体装置。 3、前記伝熱用ピンのピンヘッド部の径を他の部分の径
    よりも大きくしたことを特徴とする請求項2記載の半導
    体装置。 4、前記伝熱用ピンは、電源ピンを兼ねていることを特
    徴とする請求項2記載の半導体装置。 5、一面に複数本の入出力ピンを立設したピングリッド
    アレイ基板のペレットボンディング部に伝熱用ピンを挿
    入したスルーホールを設けるとともに、前記ピングリッ
    ドアレイを実装する印刷配線板の一部に前記伝熱用ピン
    が挿通されるスルーホールを設け、前記スルーホールに
    挿通した伝熱用ピンの先端に放熱体を接続したことを特
    徴とする半導体装置。
JP63305072A 1988-12-01 1988-12-01 半導体装置 Pending JPH02151055A (ja)

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109943A (ja) * 1991-10-21 1993-04-30 Fujitsu Ltd 集積回路の冷却構造
JPH05129482A (ja) * 1991-08-27 1993-05-25 Kyocera Corp 電子部品収納用パツケージ
JPH0982857A (ja) * 1995-09-18 1997-03-28 Nec Corp マルチチップパッケージ構造
US6734045B2 (en) * 1999-03-26 2004-05-11 Hewlett-Packard Development Company, L.P. Lossy RF shield for integrated circuits
CN1331019C (zh) * 2002-09-10 2007-08-08 蒂科电子公司 把导热销保持在导热扩散板内的方法和装置
JP2009010015A (ja) * 2007-06-26 2009-01-15 Mitsubishi Electric Corp リードピンの実装構造
WO2023145389A1 (ja) * 2022-01-27 2023-08-03 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129482A (ja) * 1991-08-27 1993-05-25 Kyocera Corp 電子部品収納用パツケージ
JPH05109943A (ja) * 1991-10-21 1993-04-30 Fujitsu Ltd 集積回路の冷却構造
JPH0982857A (ja) * 1995-09-18 1997-03-28 Nec Corp マルチチップパッケージ構造
US6734045B2 (en) * 1999-03-26 2004-05-11 Hewlett-Packard Development Company, L.P. Lossy RF shield for integrated circuits
CN1331019C (zh) * 2002-09-10 2007-08-08 蒂科电子公司 把导热销保持在导热扩散板内的方法和装置
JP2009010015A (ja) * 2007-06-26 2009-01-15 Mitsubishi Electric Corp リードピンの実装構造
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