WO2023145389A1 - 半導体装置及び電子機器 - Google Patents

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WO2023145389A1
WO2023145389A1 PCT/JP2022/048694 JP2022048694W WO2023145389A1 WO 2023145389 A1 WO2023145389 A1 WO 2023145389A1 JP 2022048694 W JP2022048694 W JP 2022048694W WO 2023145389 A1 WO2023145389 A1 WO 2023145389A1
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WO
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semiconductor chip
organic substrate
semiconductor device
pins
semiconductor
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PCT/JP2022/048694
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English (en)
French (fr)
Inventor
剛 渡部
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details

Definitions

  • the present disclosure relates to a semiconductor device having a heat dissipation structure in a semiconductor package and an electronic device having the semiconductor device.
  • the connection between the image sensor and the mounting substrate should be as short as possible to prevent signal waveform distortion and signal delay.
  • the temperature of the image sensor rises as the speed increases, which affects the characteristics. For this reason, it is necessary to cool the image sensor and suppress the temperature rise of the image sensor.
  • Patent Literature 1 discloses a package body having a cavity and a first terminal, and a semiconductor chip having an imaging portion and a translucent cap which seals the cavity and a semiconductor chip arranged in the cavity. a mounting board having a through hole and a second terminal, the mounting board being arranged to electrically connect the first terminal and the second terminal; the mounting board being inserted into the through hole; A semiconductor device including a heat transfer member connected to a package body and a heat sink connected to the heat transfer member is disclosed.
  • a through hole is formed in the back surface of the mounting substrate of the package on which the semiconductor chip is mounted, and the heat transfer member connected to the heat sink is passed through the through hole and brought into contact with the back surface of the package. ing. Thereby, the rear surface of the package body is connected to the heat sink via the heat transfer member. Therefore, the heat generated by the semiconductor chip can be transferred to the heat sink and the semiconductor chip can be cooled.
  • the semiconductor chip mounted on the package body can be obtained. It is configured to be electrically connected to the mounting substrate.
  • Patent Document 2 discloses an imaging element, a cooling element arranged on the cooling surface side of the imaging element to cool the imaging element, a heat sink having a contact surface in contact with the heat radiation surface of the cooling element, and a cooling element via a heat insulating material. and a pressing means for pressing the imaging device to the side.
  • the substrate and the imaging element are fixed, and then the substrate is placed on the cooling element side.
  • pressing means for pressing for example, a coil spring
  • the imaging device has lead terminals arranged at its periphery, a substrate having an opening slightly smaller than that of the imaging device is arranged on the back side opposite to the imaging surface, and the peripheral edge of the opening of the substrate is arranged.
  • the lead terminals of the imaging device are soldered to the lands formed in the housing so as to be electrically connected.
  • Patent Document 1 has a structure in which contact is maintained by pressing the heat sink against the package via a cooling member. Therefore, a tensile force acts in a direction to separate the first terminals on the rear surface of the package body from the soldered second terminals formed on the upper surface of the mounting board. Therefore, there is a problem that the strength of soldering tends to deteriorate due to temperature rise values and temperature changes over time.
  • lead terminals are provided on an image pickup element arranged above, and the lead terminals are inserted into through holes arranged on the periphery of an opening of a substrate arranged below. It is a structure that is inserted and soldered or inserted into a socket. Such a structure electrically connects the imaging element and the substrate via lead terminals of a predetermined length, so it is susceptible to signal transmission delays and electromagnetic noise, and cannot support high-speed interfaces.
  • An object of the present invention is to provide a semiconductor device and an electronic device that prevent distortion and signal delay and enable high-speed processing with an interface.
  • a first aspect of the present disclosure is to provide a semiconductor chip, a signal pad to which the semiconductor chip is bonded, and electrically connected to the semiconductor chip.
  • a package formed in the shape of an open top container having a bottom portion disposed thereon, at least one or more pins vertically provided below the semiconductor chip for conducting heat of the semiconductor chip, and the pins being inserted and connected.
  • a first organic substrate having a through-hole, a land electrically connected to the signal pad, and a copper foil applied to the lower surface.
  • a second aspect thereof comprises a semiconductor chip, a translucent cover having the semiconductor chip bonded to the lower surface, one end formed on the lower surface of the translucent cover connected to an electrode pad of the semiconductor chip, and the other.
  • a wiring pattern whose end constitutes an electrode pad, at least one or more pins vertically provided on the lower surface of the semiconductor chip to conduct heat of the semiconductor chip, an insertion hole through which the pin is inserted, and an electrode pad of the wiring pattern.
  • a semiconductor device having a land electrically connected and a first organic substrate having a copper foil applied to the bottom surface.
  • a third aspect thereof comprises a semiconductor chip, a second organic substrate having the semiconductor chip bonded to the top surface thereof and signal pads electrically connected to the semiconductor chip disposed thereon, and the top surface of the second organic substrate. and a frame-like resin frame that forms a container-like shape that is open upward and that penetrates the second organic substrate and conducts heat from the semiconductor chip that is vertically installed below the semiconductor chip.
  • a first organic substrate having at least one pin, an insertion hole through which the pin is inserted and connected, a land electrically connected to the signal pad of the second organic substrate, and a copper foil applied to the bottom surface; It is a semiconductor device having
  • the pins may pass through the package and be bonded to the bottom surface of the semiconductor chip.
  • the pin may be joined to the lower surface of the semiconductor chip with silver paste.
  • the pins may be joined to the lower surface of the package to which the semiconductor chip is joined.
  • the pin may be brazed to the lower surface of the package with a gold-copper (Au--Cu) alloy.
  • the pins are arranged in a manner surrounding the semiconductor chip bonded to the package, and are bonded to the bottom surface of the semiconductor chip by penetrating the bottom surface of the package or the bottom surface of the package.
  • the package may be made of ceramic.
  • the semiconductor chip may be an imaging device.
  • the pin may be made of a copper-iron-phosphorus (Cu--Fe--P) alloy.
  • the first organic substrate may have a through-hole having a metal-plated inner peripheral surface through which the pin can be inserted.
  • the first organic substrate has a copper foil on the lower surface, and the tip of the pin inserted through the insertion hole may be soldered to the copper foil. good.
  • a fourth aspect of the present invention is a package formed in the shape of an open top container having a semiconductor chip and a bottom portion on which the semiconductor chip is bonded and signal pads electrically connected to the semiconductor chip are arranged. , at least one or more pins vertically provided below the semiconductor chip for conducting heat of the semiconductor chip, insertion holes through which the pins are inserted and connected, lands electrically connected to the signal pads, and the lower surface.
  • An electronic device having a semiconductor device having a first organic substrate having a copper foil applied thereon.
  • a fifth aspect thereof comprises a semiconductor chip, a light-transmitting cover having the semiconductor chip bonded to the bottom surface, one end formed on the bottom surface of the light-transmitting cover connected to an electrode pad of the semiconductor chip, and the like.
  • a wiring pattern whose end constitutes a land, at least one or more pins vertically provided on the lower surface of the semiconductor chip to conduct heat of the semiconductor chip, an insertion hole through which the pin is inserted, and a copper foil stretched on the lower surface. and a first organic substrate electrically connected to the semiconductor chip through the land, the pin being inserted into the insertion hole for connection.
  • a sixth aspect thereof comprises a semiconductor chip, a second organic substrate on which the semiconductor chip is bonded on the upper surface and signal pads electrically connected to the semiconductor chip are arranged, and an upper surface of the second organic substrate. and a frame-shaped resin frame that forms a container-like shape that is open upward, and at least conducts the heat of the semiconductor chip that penetrates the second organic substrate and is vertically installed on the lower surface of the semiconductor chip.
  • a first organic substrate having at least one pin, an insertion hole through which the pin is inserted and connected, a land electrically connected to the signal pad of the second organic substrate, and a copper foil applied to the bottom surface; 1 is an electronic device including a semiconductor device.
  • FIG. 1A, 1B, and 1C are a plan view, an X1-X1 cut end view, and a bottom view of the first embodiment of the semiconductor device according to the present disclosure
  • FIG. 2A, 2B, 2C, and 2D are a plan view, an X2-X2 line cut end view, and a bottom view of a package portion of the semiconductor device shown in FIG. 1
  • FIG. FIG. 2 is a plan view, a cross-sectional end view taken along line X3-X3, and a bottom view of the first organic substrate portion of the semiconductor device shown in FIG. 1;
  • FIG. 4A is a plan view, a cut end view taken along line X2-X2, and a bottom view for explaining the manufacturing process of the semiconductor device according to the first embodiment of the present disclosure; (Part 1).
  • FIG. 4A is a plan view, a cut end view taken along line X2-X2, and a bottom view for explaining the manufacturing process of the semiconductor device according to the first embodiment of the present disclosure; (Part 2).
  • FIG. 4A is a plan view, a cut end view taken along line X2-X2, and a bottom view for explaining the manufacturing process of the semiconductor device according to the first embodiment of the present disclosure; (Part 3).
  • FIG. 1 is a plan view, a cut end view taken along line X2-X2, and a bottom view for explaining the manufacturing process of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 4A is a plan view, a cut end view taken along line X2-X2, and a bottom view for explaining the manufacturing process of the semiconductor device according to the first embodiment of the present disclosure; (Part 4).
  • FIG. 4A is a plan view, a cut end view taken along line X2-X2, and a bottom view for explaining the manufacturing process of the semiconductor device according to the first embodiment of the present disclosure; (Part 5).
  • FIG. 4A is a plan view, a cut end view taken along line X2-X2, and a bottom view for explaining the manufacturing process of the semiconductor device according to the first embodiment of the present disclosure; (Part 6).
  • FIG. 4A is a plan view, a cut end view taken along line X2-X2, and a bottom view for explaining the manufacturing process of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 4A is a plan view, a cross-sectional end view taken along line X1-X1, and a bottom view of a semiconductor device according to a second embodiment of the present disclosure
  • FIG. 10A is a plan view, a cross-sectional end view taken along line X1-X1, and a bottom view of a semiconductor device according to a third embodiment of the present disclosure
  • 12A, 12B, 12C, 12D, and 12E are a plan view, a cross-sectional end view and a bottom view of the first organic substrate portion of the semiconductor device shown in FIG. 11;
  • FIG. 11 is a plan view, a cross-sectional end view taken along line X1-X1, and a bottom view of a semiconductor device according to a second embodiment of the present disclosure
  • FIG. 10A is a plan view, a cross-sectional end view taken along line X1-X1, and a bottom view of a semiconductor device according to a third embodiment of the present disclosure
  • 10A is a plan view, a cross-sectional end view taken along line X1-X1, and a bottom view of a semiconductor device according to a fourth embodiment of the present disclosure
  • 14A and 14B are a plan view, a cross-sectional end view and a bottom view taken along the line X2-X2 of the package portion of the semiconductor device shown in FIG. 13
  • FIG. 10A is a plan view, a cross-sectional end view taken along line X1-X1, and a bottom view of a semiconductor device according to a fifth embodiment of the present disclosure
  • 16A, 16B, 16C, and 16D are a plan view, a cross-sectional end view and a bottom view of the package portion of the semiconductor device shown in FIG. 15
  • 1 is a block diagram of an electronic device having a semiconductor device according to the present disclosure
  • FIG. 10A is a plan view, a cross-sectional end view taken along line X1-X1, and a bottom view of a semiconductor device according to a fourth
  • FIG. 1 is a plan view, a cross-sectional end view taken along line X1-X1, and a bottom view of a first embodiment of a semiconductor device 101 according to the present disclosure. (Hereinafter, they may be referred to as "plan view”, “end view” and “bottom view”, respectively. The same shall apply to the X2-X2 line cut end view and X3-X3 line cut end view).
  • a first embodiment of the semiconductor device 101 according to the present disclosure will be described below with reference to the drawings, taking as an example a solid-state imaging device 100 that is one embodiment of the semiconductor device 101 . The same applies to the second embodiment and subsequent embodiments.
  • the first embodiment of the semiconductor device 101 uses the ceramic package 10 as the package for the semiconductor chip 11 .
  • the ceramic package 10 is formed in a substantially rectangular container shape with an open top.
  • a semiconductor chip 11 is joined to a substantially central portion of a bottom portion 15a of a cavity 15 formed in the ceramic package 10.
  • FIG. 1A the plan view of FIG. 1A or the end view of FIG. 1B
  • the ceramic package 10 is formed in a substantially rectangular container shape with an open top.
  • a semiconductor chip 11 is joined to a substantially central portion of a bottom portion 15a of a cavity 15 formed in the ceramic package 10.
  • a rectangular translucent cover having a predetermined thickness, for example, a cover glass 12 is mounted on the upper edge of the ceramic package 10 and joined to the container-like upper edge of the ceramic package 10 .
  • the translucent cover may be made of a translucent material other than glass, such as plastic or quartz.
  • a plurality of pins 14 are vertically provided on the lower surface of the area where the semiconductor chip 11 is joined.
  • the pin 14 is made of, for example, a copper-iron-phosphorus (Cu--Fe--P) alloy having high electrical conductivity and thermal conductivity (this also applies to the second embodiment and subsequent embodiments).
  • the pins 14 are inserted through through holes 21 that are a plurality of insertion holes formed in a first organic substrate 20 that is a mounting substrate. The first organic substrate 20 is thereby connected to the plurality of pins 14 .
  • the first organic substrate 20 for example, a laminate obtained by impregnating a base material such as paper or glass with a resin and a copper-clad laminate obtained by laminating copper foil are used. As shown in FIG. 3A or 3C, the first organic substrate 20 is formed in a substantially rectangular shape in plan view. In addition, a wiring pattern (not shown) is formed on laminated copper foils on the first organic substrate 20 to form a logic circuit. As shown in FIG. 3C, the first organic substrate 20 of the semiconductor device 101 according to the present disclosure has a copper foil 22 attached to its lower surface. Through-holes 21 are arranged in a grid pattern substantially in the center of the first organic substrate 20 .
  • the copper foil 22 may be a copper-clad laminate having a predetermined thickness, but may be thickened to an arbitrary thickness in order to further improve the heat radiation effect.
  • the through-hole 21 is a through-hole penetrating from the upper surface to the lower surface of the first organic substrate 20, and is an insertion hole through which the pin 14 is inserted. Further, the inner peripheral surface of the through hole 21 is plated with copper or solder (not shown, the same shall apply hereinafter), for example, so that soldering is possible.
  • a pin 14 is inserted through the through hole 21 as shown in FIG. 1B. As shown in FIG. 1C, the tip of the pin 14 protrudes from the through hole 21 by a predetermined length and is soldered to the copper foil 22 on the lower surface of the first organic substrate 20 with solder 62 . The first organic substrate 20 is thereby connected to the plurality of pins 14 .
  • the ceramic package 10 is formed in a substantially rectangular container shape with an open top.
  • a semiconductor chip 11 is joined to a substantially central portion of the bottom portion 15a of the cavity 15 of the ceramic package 10. As shown in FIG.
  • a plurality of pins 14 arranged in a grid pattern are vertically provided on the back surface of the bonding surface of the semiconductor chip 11. As shown in FIG. A plurality of pins 14 are vertically provided by brazing alloy 65 to the lower surface of the ceramic package 10 .
  • Alloy 65 is a gold-copper (Au—Cu) alloy.
  • the ceramic package 10 is provided with a plurality of signal pads 18b arranged in a lattice manner so as to surround the periphery of the pins 14 which are vertically provided.
  • a plurality of conductive holes 18 penetrating through the bottom surface portion 15a of the cavity 15 and the bottom surface of the ceramic package 10 are formed in the signal pad 18b.
  • a metal such as copper is inserted into the conductive hole 18. At both ends of the conductive hole 18, as shown in FIG. forming
  • the signal pad 18 a on the bottom surface portion 15 a side of the cavity 15 or the signal pad 18 b on the bottom surface side of the ceramic package 10 is electrically connected through the conductive hole 18 .
  • the three signal pads 18b arranged in series on the lower surface side of the ceramic package 10 are connected by wiring patterns (not shown) as one group, and the conductive holes 18 are It suffices if it passes through the signal pad 18b. The same applies hereinafter.
  • the semiconductor chip 11 is bonded to the substantially central portion of the bottom portion 15a of the cavity 15, as described above. Electrode pads 11a are arranged at both ends of the upper surface of the semiconductor chip 11 or at the ends of the entire circumference. Furthermore, the electrode pads 11a corresponding to each of the semiconductor chips 11 are electrically connected by the corresponding signal pads 18a and bonding wires 13 disposed on the bottom surface 15a of the cavity 15, as shown in FIG. 1B or 2B. It is connected to the.
  • the bonding wires 13 are made of gold wires (Au) or the like.
  • a plurality of pins 14 vertically provided on the lower surface of the ceramic package 10 are inserted through a plurality of through holes 21 of the first organic substrate 20 .
  • the signal pads 18b formed on the lower surface of the ceramic package 10 and the lands 24 formed on the upper surface of the first organic substrate 20 come into contact with each other and are soldered with the solder 61, so that the semiconductor chip 11 and the first organic substrate 20 are connected. are electrically connected.
  • the tip of the pin 14 which is inserted through the through hole 21 and the copper foil 22 of the first organic substrate 20 and protrudes by a predetermined length is soldered to the copper foil 22 on the lower surface of the first organic substrate 20 by solder 62. ing. In addition, the inner peripheral surface of the through hole 21 and the pin 14 are also soldered. The first organic substrate 20 is thereby connected to the plurality of pins 14 .
  • the first embodiment of the semiconductor device 101 according to the present disclosure is configured as described above, heat generated by the semiconductor chip 11 is transmitted to the ceramic package 10 . Since ceramic is a good conductor of heat, heat generated in the semiconductor chip 11 can be conducted to the pins 14 through the ceramic package 10 .
  • the heat transferred to the ceramic package 10 is transferred to the pins 14 vertically provided by alloy 65 brazing.
  • the pins 14 are made of, for example, a copper-iron-phosphorus (Cu--Fe--P) alloy having a high thermal conductivity. , 16 in total) are vertically installed, so heat can be transferred to the copper foil 22 of the first organic substrate 20 with low thermal resistance.
  • Cu--Fe--P copper-iron-phosphorus
  • the thermal conductivity is further improved. Since the copper foil 22 has a high thermal conductivity, the transferred heat is transferred to the entire surface of the copper foil 22, and the copper foil 22 dissipates the heat into the atmosphere. Also, a heat sink (not shown) can be attached to dissipate heat to the atmosphere.
  • the electrode pads 11a of the semiconductor chip 11 are connected to the signal pads 18a provided on the bottom surface portion 15a of the cavity 15 by the bonding wires 13, as described above.
  • the signal pad 18a is electrically connected to the signal pad 18b on the bottom surface of the ceramic package 10 through the conductive hole 18. As shown in FIG.
  • the signal pad 18b is soldered to the land 24 formed on the upper surface of the first organic substrate 20 with solder 61. As a result, the electrical signal from the semiconductor chip 11 is taken into the logic circuit formed on the first organic substrate 20 and processed.
  • An electrical signal from the semiconductor chip 11 is thus taken into the first organic substrate 20 via the electrode pad 11a, bonding wire 13, signal pad 18a, conductive hole 18, signal pad 18b, solder 61 and land 24. Therefore, the wiring length from the semiconductor chip 11 to the first organic substrate 20 can be shortened. This can prevent signal waveform distortion and signal delay.
  • the semiconductor device 101 As described above, according to the first embodiment of the semiconductor device 101 according to the present disclosure, it is possible to increase the frame rate of multi-pixel data handled by the solid-state imaging device 100 and perform high-speed processing with an external interface. be able to.
  • a ceramic package 10 is prepared.
  • signal pads 18a are arranged on the inner peripheral edge of the bottom surface portion 15a inside the cavity 15, as shown in FIG. 4A.
  • Signal pads 18b are arranged on the lower surface of the ceramic package 10, as shown in FIG. 4C.
  • a predetermined number of pins 14 are vertically provided on the back side of the region of the bottom surface portion 15a of the ceramic package 10 where the semiconductor chip 11 is joined.
  • the pin 14 is vertically installed by brazing an alloy 65 of gold and copper (Au--Cu).
  • the semiconductor chip 11 is bonded to the central portion of the bottom portion 15a inside the cavity 15. Then, as shown in FIG. 6A, FIG. 6B or FIG. 6C, the semiconductor chip 11 is bonded to the central portion of the bottom portion 15a inside the cavity 15. Then, as shown in FIG. 6A, FIG. 6B or FIG. 6C, the semiconductor chip 11 is bonded to the central portion of the bottom portion 15a inside the cavity 15. Then, as shown in FIG.
  • signal pads 18a arranged along the inner periphery of the bottom portion 15a in the cavity 15 and predetermined electrode pads 11a of the semiconductor chip 11 are connected by bonding wires 13. Connecting.
  • a transparent cover glass 12 which is a translucent cover having a rectangular shape and a predetermined thickness, is placed on the periphery of the container-shaped upper end of the ceramic package 10, and bonded. do.
  • the semiconductor chip 11 is thereby sealed in the cavity 15 .
  • solder 61 is applied to the land 24 of the first organic substrate 20 .
  • the solder 61 is pasty cream solder (solder paste).
  • the application of the solder 61 is performed using, for example, a cream solder printing machine.
  • each pin 14 vertically provided on the lower surface of the ceramic package 10 is inserted into each through hole 21 of the first organic substrate 20 .
  • the pins 14 are inserted into the through-holes 21 so that the signal pads 18b on the lower surface of the ceramic package 10 and the lands 24 of the first organic substrate 20 are in contact with each other via the solder 61 .
  • solder 61 solder 61 .
  • This soldering is performed by a reflow process in which the ceramic package 10 with the first organic substrate 20 mounted thereon is placed on a belt conveyor (not shown) and passed through a reflow furnace (not shown).
  • the soldering temperature is controlled according to a predetermined temperature profile.
  • the surface temperature of the first organic substrate 20 is set to about 180 to 190° C. and preheating is performed for about 60 to 120 seconds.
  • the temperature is gradually increased, and the surface temperature of the package is maintained at about 230 to 260° C. (peak temperature) for about 30 to 50 seconds.
  • the temperature is lowered to melt the paste-like solder 61 and soldering is performed.
  • the temperature profile differs from package to package, so confirmation and setting are required for each package. Therefore, the above temperatures and heating times are only examples.
  • solder 62 the pin 14 whose tip protrudes from the copper foil 22 by a predetermined length is soldered with solder 62 .
  • This soldering is performed by a flow process through a solder bath (not shown). In the flow process, flux is applied to the copper foil 22 and the tips of the pins 14 to be soldered.
  • the copper foil 22 side which is the soldering surface of the first organic substrate 20
  • a solder bath in which the melted solder 62 is sprayed
  • the copper foil 22, the tip of the pin 14 and the inner peripheral surface of the through hole 21 are soldered. If necessary, clean after soldering.
  • pins 14 are vertically provided on the lower surface of the semiconductor chip 11, as in FIG. 1B of the first embodiment.
  • this pin 14 is different from the first embodiment in that it is inserted through a through-hole 17 formed in the bottom surface portion 15a of the cavity 15 of the ceramic package 10 and is abutted and joined to the lower surface of the semiconductor chip 11. do.
  • the bottom portion 15a of the cavity 15 is provided with a plurality of through holes 17 in the area where the semiconductor chip 11 is bonded.
  • the plurality of through-holes 17 are filled with silver paste 64 , and the plurality of pins 14 pass through the respective through-holes 17 and are in contact with the lower surface of the semiconductor chip 11 . Therefore, the pin 14 penetrating through the through hole 17 is directly bonded to the lower surface of the semiconductor chip 11 by the silver paste 64 and is provided vertically.
  • the configuration of the second embodiment of the semiconductor device 101 other than the above is the same as that of the first embodiment, so the description is omitted. Further, the manufacturing process of the second embodiment of the semiconductor device 101 differs in the process of penetrating the pins 14 through the through holes 17 and joining them to the lower surface of the semiconductor chip 11 and the inner peripheral surface of the through holes 17 with the silver paste 64 . Others are the same as the manufacturing steps of the first embodiment of the semiconductor device 101 according to the present disclosure, which are the same as those described with reference to FIGS.
  • the semiconductor device 101 of the second embodiment is configured as described above, the plurality of pins 14 can be directly bonded to the bottom surface of the semiconductor chip 11 . As a result, the heat generated by the semiconductor chip 11 can be directly transferred to the plurality of pins 14 with low thermal resistance, and the temperature rise of the semiconductor chip 11 can be further suppressed.
  • the wiring length from the semiconductor chip 11 to the first organic substrate 20 can be shortened. This can prevent signal waveform distortion and signal delay.
  • the second embodiment of the semiconductor device 101 it is possible to increase the frame rate of multi-pixel data handled by the solid-state imaging device 100 and perform high-speed processing with an external interface. be able to.
  • the pins 14 surround the back side of the region where the semiconductor chip 11 of the ceramic package 10 is bonded, not the bottom surface of the region where the semiconductor chip 11 is bonded. It differs from the first embodiment in that it is vertically installed.
  • the ceramic package 10 is formed in a substantially rectangular container shape with an open top.
  • a semiconductor chip 11 is bonded to a substantially central portion of the bottom portion 15 a of the cavity 15 .
  • a plurality of pins 14 are vertically arranged on the lower surface of the ceramic package 10 so as to surround the outer periphery of the back side of the region where the semiconductor chip 11 is bonded. ing. A plurality of pins 14 are vertically provided by brazing alloy 65 to the lower surface of the ceramic package 10 .
  • the alloy 65 is a gold-copper (Au—Cu) alloy as in the first embodiment.
  • the ceramic package 10 is provided with a plurality of conductive holes 18 passing through the bottom surface portion 15a and the lower surface of the ceramic package 10 in the area surrounded by the pins 14 vertically provided. It is
  • a signal pad 18a extending to the outside of the semiconductor chip 11 is formed on the bottom surface portion 15a side, as shown in FIG. 11B.
  • a signal pad 18b is formed on the lower surface of the ceramic package 10 at the lower end of the conductive hole 18. As shown in FIG.
  • a conductive metal such as copper is inserted inside the conductive hole 18 . Therefore, the bottom surface portion 15a and the bottom surface of the ceramic package 10 are electrically connected. That is, the signal pads 18a on the bottom surface portion 15a side of the cavity 15 and the signal pads 18b on the bottom surface side of the ceramic package 10 are electrically connected through the conductive holes 18.
  • FIG. 1 A conductive metal such as copper is inserted inside the conductive hole 18 . Therefore, the bottom surface portion 15a and the bottom surface of the ceramic package 10 are electrically connected. That is, the signal pads 18a on the bottom surface portion 15a side of the cavity 15 and the signal pads 18b on the bottom surface side of the ceramic package 10 are electrically connected through the conductive holes 18.
  • the semiconductor chip 11 is bonded to the substantially central portion of the bottom portion 15a of the cavity 15 of the ceramic package 10, as in FIG. 1B or 1C in the first embodiment. Electrode pads 11a are arranged at both ends of the upper surface of the semiconductor chip 11 or at the ends of the entire circumference. Further, each electrode pad 11a of the semiconductor chip 11 is electrically connected to the corresponding signal pad 18a disposed on the bottom surface portion 15a of the cavity 15 by a bonding wire 13, as shown in FIG. 11B. .
  • the first organic substrate 20 has a plurality of lands 24 arranged in a grid pattern in a region where the semiconductor chip 11 is bonded. Also, a plurality of through holes 21 are formed in a grid shape so as to surround the outer periphery of the above region. As shown in FIG. 12C, a copper foil 22 is applied over the entire lower surface of the first organic substrate 20, and a plurality of through holes 21 are formed to insert the pins 14 into the lower surface of the first organic substrate 20. through-holes. In addition, the inner peripheral surface of the through hole 21 is plated with copper or solder, for example, so that it can be soldered.
  • a plurality of pins 14 vertically provided on the lower surface of the ceramic package 10 are inserted through a plurality of through holes 21 of the first organic substrate 20, as shown in FIG. 11B.
  • the signal pads 18b formed on the lower surface of the ceramic package 10 and the lands 24 formed on the upper surface of the first organic substrate 20 come into contact with each other and are soldered together by the solder 61, thereby connecting the semiconductor chip 11 and the first organic substrate. 20 are electrically connected.
  • the tip of the pin 14 which is inserted through the through hole 21 and the copper foil 22 of the first organic substrate 20 and protrudes by a predetermined length is soldered to the copper foil 22 on the lower surface of the first organic substrate 20 by solder 62. ing. In addition, the inner peripheral surface of the through hole 21 and the pin 14 are also soldered. The first organic substrate 20 is thereby connected to the plurality of pins 14 .
  • the heat generated by the semiconductor chip 11 is transferred to the ceramic package 10 . Since ceramic is a good conductor of heat, heat generated in the semiconductor chip 11 can be transferred to the ceramic package 10 with low thermal resistance.
  • the heat transferred to the ceramic package 10 is transferred to the pins 14 vertically provided by alloy 65 brazing.
  • the number of pins 14 can be increased compared to the first embodiment, so the thermal resistance of the pins 14 can be further reduced. Therefore, heat can be transferred to the first organic substrate 20 with low thermal resistance.
  • the pins 14 transmit heat to the entire surface of the copper foil 22 via the through holes 21 of the first organic substrate 20, and the copper foil 22 dissipates heat to the atmosphere. Also, a heat sink (not shown) can be attached to dissipate heat to the atmosphere.
  • electrical signals from the semiconductor chip 11 are connected to the lands 24 of the first organic substrate 20 through the conductive holes 18 formed in the region where the semiconductor chip 11 is joined. length can be shortened. This can prevent signal waveform distortion and signal delay.
  • the conductive holes 18 and lands 24 through which electrical signals of the semiconductor chip 11 pass are surrounded by a large number of pins 14 formed of a conductive copper-iron-phosphorus alloy, which are provided vertically. Performance is improved.
  • the third embodiment of the semiconductor device 101 it is possible to increase the frame rate of multi-pixel data handled by the solid-state imaging device 100 and perform high-speed processing with an external interface. be able to.
  • the manufacturing process of the third embodiment of the semiconductor device 101 according to the present disclosure is similar to the manufacturing process of the first embodiment except that the positions and number of the pins 14 bonded to the lower surface of the ceramic package 10 are different. 4 to 9, the description will be omitted.
  • the semiconductor chip 11 is bonded to the cover glass 12 via the wiring pattern 31 formed on the lower surface of the cover glass 12, and the solder bonded to the other end of the wiring pattern 31.
  • a difference from the first embodiment is that the semiconductor chip 11 is connected to the first organic substrate 20 via the balls 32 to form a fan-out package 30 .
  • a wiring pattern 31 is formed on the lower surface of the cover glass 12 having a larger area than the semiconductor chip 11, and the wiring pattern 31 is drawn out from the electrode pads 11a of the semiconductor chip 11 in the peripheral direction. is joined. Further, the fan-out type package 30 is constructed by forming an electrode pad 31b on the other end of the wiring pattern 31 and connecting it to the first organic substrate 20 by joining a solder ball 32 .
  • the fan-out package 30 has a structure suitable for a semiconductor chip 11 having a small area and a large number of terminals.
  • a region in which the semiconductor chip 11 is arranged is provided in the substantially central portion of the lower surface of the substantially rectangular transparent cover glass 12 .
  • Wiring patterns 31 are formed substantially radially from the area where the semiconductor chip 11 is arranged in the peripheral direction of the cover glass 12 .
  • a bump 31a protruding in a substantially hemispherical shape is formed.
  • a substantially flat plate-like electrode pad 31b for example, a substantially disc-shaped electrode pad 31b is formed.
  • Electrode pads 11a are arranged on the periphery of the upper surface of the semiconductor chip 11, as shown in FIG. 14A or 14B. Each electrode pad 11a of the semiconductor chip 11 and the corresponding bump 31a of each wiring pattern 31 are electrically connected. Each solder ball 32 is joined to the lower surface of the electrode pad 31b of each wiring pattern 31, as shown in FIG. 14B or FIG. 14C.
  • a plurality of pins 14 are vertically provided on the lower surface of the semiconductor chip 11 as shown in FIG. 13B. That is, a plurality of pins 14 are directly bonded to the lower surface of the semiconductor chip 11 with silver paste 64 .
  • the first organic substrate 20 is also provided with through holes 21 whose inner peripheral surfaces are copper-plated or solder-plated for inserting the pins 14 therethrough.
  • solder balls 32 joined to the electrode pads 31b of the wiring pattern 31 are in contact with the lands 24 of the first organic substrate 20, and the electrode pads 31b and the lands 24 are soldered by the solder balls 32. As shown in FIG. Soldering with the solder balls 32 can be performed by allowing the solder balls 32 themselves to melt through a reflow process.
  • the tip of the pin 14 which is inserted through the through hole 21 and the copper foil 22 of the first organic substrate 20 and protrudes by a predetermined length is soldered to the copper foil 22 of the first organic substrate 20 by solder 62 . . Moreover, the copper plating applied to the inner peripheral surface of the through hole 21 and the pin 14 are also soldered. Thereby, the first organic substrate 20 is connected to the semiconductor chip 11 and the cover glass 12 .
  • the semiconductor device 101 of the fourth embodiment is configured as described above, the plurality of pins 14 can be directly bonded to the bottom surface of the semiconductor chip 11 .
  • the heat generated by the semiconductor chip 11 can be directly transferred to the plurality of pins 14 with low thermal resistance.
  • the length of the pins 14 can be shortened compared to the first embodiment, so the thermal resistance of the pins 14 can be further reduced. Therefore, the heat generated by the semiconductor chip 11 can be transferred to the first organic substrate 20 with low thermal resistance, and the temperature rise of the semiconductor chip 11 can be further suppressed.
  • the pins 14 transmit heat to the entire surface of the copper foil 22 via the through holes 21 of the first organic substrate 20, and the copper foil 22 dissipates heat to the atmosphere. Also, a heat sink (not shown) can be attached to dissipate heat to the atmosphere.
  • connection path can be shortened compared to the first embodiment. be able to. This can prevent signal waveform distortion and signal delay. Furthermore, since there is no package, substrate, or the like corresponding to the ceramic package 10, it is possible to achieve a reduction in thickness.
  • the fourth embodiment of the semiconductor device 101 it is possible to increase the frame rate of multi-pixel data handled by the solid-state imaging device 100 and perform high-speed processing with an external interface. be able to.
  • the main flow of the manufacturing process of the fourth embodiment of the semiconductor device 101 according to the present disclosure is to form the wiring pattern 31 on the lower surface of the cover glass 12, and connect the electrode pads 11a of the semiconductor chip 11 to the bumps 31a of the wiring pattern 31.
  • Solder balls 32 are joined to the electrode pads 31 b of the wiring pattern 31 , pins 14 are erected directly on the lower surface of the semiconductor chip 11 , and the pins 14 are inserted through the through holes 21 of the first organic substrate 20 .
  • the electrode pads 31b and the lands 24 of the first organic substrate 20 are soldered with solder balls 32, and the pins 14 and the copper foils 22 of the first organic substrate 20 are soldered.
  • the details of each process are the same as those of the manufacturing process of the first embodiment, and thus the description thereof is omitted.
  • the semiconductor chip 11 is bonded onto the second organic substrate 42, and as shown in FIG. 15A or 15B, the semiconductor chip 11 is surrounded by the resin frame 41, It is different from the first embodiment in that the cover glass 12 is joined to the upper end to constitute the organic substrate package 40 .
  • the semiconductor chip 11 is bonded to the top surface of the second organic substrate 42 .
  • a resin frame 41 surrounding the periphery of the semiconductor chip 11 is mounted and bonded to the upper surface of the second organic substrate 42 .
  • the cover glass 12 is placed on the upper end of the resin frame 41, and the peripheral edge of the cover glass 12 is joined. This constitutes an organic substrate package 40 that supports the cover glass 12 and seals the semiconductor chip 11 .
  • the semiconductor chip 11 is bonded to the substantially central portion of the upper surface of the second organic substrate 42 formed in a substantially rectangular shape. Electrode pads 11a are arranged on both ends of the upper surface of the semiconductor chip 11 or on the ends of the entire circumference.
  • a plurality of through holes 43 are arranged in a lattice on the back side of the region where the semiconductor chip 11 is bonded.
  • a pin 14 which will be described later, is inserted through the through hole 43 .
  • a plurality of signal lands 45b are arranged in a lattice manner so as to surround the outer periphery of the plurality of through holes 43.
  • the signal lands 45b are terminals for connecting signals of the semiconductor chip 11 formed on the lower surface of the second organic substrate 42 .
  • a conductive hole 45 penetrating through the second organic substrate 42 is formed in the signal land 45b.
  • a signal pad 45a is formed at the upper end of the conductive hole 45 in the same manner as the signal land 45b.
  • three signal lands 45b arranged in series horizontally on the left and right sides of the lower surface of the second organic substrate 42 are connected as one group by a wiring pattern (not shown) to form a through hole. 45 should just penetrate through any of the signal lands 45b.
  • Each electrode pad 11a of the semiconductor chip 11 is electrically connected to the corresponding signal pad 45a formed on the upper surface of the second organic substrate 42 by the bonding wire 13, as shown in FIG. 15B or 16B. ing.
  • the electrode pads 11a are electrically connected to the signal lands 45b formed on the lower surface of the second organic substrate 42 through the conductive holes 45. As shown in FIG.
  • the semiconductor chip 11 of the organic substrate package 40 has a plurality of pins 14 vertically provided on its lower surface. That is, the pins 14 pass through the through holes 43 provided in the second organic substrate 42 and are directly bonded to the lower surface of the semiconductor chip 11 by the silver paste 64 in contact therewith.
  • the first organic substrate 20 is also provided with through holes 21 whose inner peripheral surfaces are copper-plated or solder-plated for inserting the pins 14 therethrough.
  • Each pin 14 is inserted through a corresponding through hole 21 of the first organic substrate 20, as shown in FIG. 15B or 15C.
  • the signal lands 45b formed on the lower surface of the second organic substrate 42 and the lands 24 formed on the upper surface of the first organic substrate 20 are in contact with each other and soldered with solder 61.
  • FIG. 15B or 15C The signal lands 45b formed on the lower surface of the second organic substrate 42 and the lands 24 formed on the upper surface of the first organic substrate 20 are in contact with each other and soldered with solder 61.
  • the tip of the pin 14 which is inserted through the through hole 21 and the copper foil 22 of the first organic substrate 20 and protrudes by a predetermined length is soldered to the copper foil 22 of the first organic substrate 20 by solder 62 . . Moreover, the copper plating applied to the inner peripheral surface of the through hole 21 and the pin 14 are also soldered. Accordingly, the first organic substrate 20 is connected to the second organic substrate 42 to which the semiconductor chip 11 is bonded.
  • the semiconductor device 101 of the fifth embodiment is configured as described above, the plurality of pins 14 can be directly bonded to the bottom surface of the semiconductor chip 11 .
  • the heat generated by the semiconductor chip 11 can be directly transferred to the plurality of pins 14 with low thermal resistance, and the temperature rise of the semiconductor chip 11 can be further suppressed. Therefore, the heat generated by the semiconductor chip 11 can be directly transferred to the first organic substrate 20 with low thermal resistance.
  • the pins 14 transmit heat to the entire surface of the copper foil 22 via the through holes 21 of the first organic substrate 20, and the copper foil 22 dissipates heat to the atmosphere. Also, a heat sink (not shown) can be attached to dissipate heat to the atmosphere.
  • the electric signals of the semiconductor chip 11 are wire-bonded to the signal pads 45a on the upper surface of the second organic substrate 42, and are directly connected to the lands 24 of the first organic substrate 20 from the signal lands 45b on the lower surface. can be shortened. This can prevent signal waveform distortion and signal delay.
  • the fifth embodiment of the semiconductor device 101 it is possible to increase the frame rate of multi-pixel data handled by the solid-state imaging device 100 and perform high-speed processing with an external interface. be able to.
  • the major flow of the manufacturing process of the fifth embodiment of the semiconductor device 101 according to the present disclosure is to bond the semiconductor chip 11 to the upper surface of the second organic substrate 42, and to bond the electrode pads 11a of the semiconductor chip 11 to the second organic substrate 42.
  • the signal pad 45a is wire-bonded, the resin frame 41 is bonded to the peripheral edge of the upper surface of the second organic substrate 42, and the cover glass 12 is bonded to the upper peripheral edge thereof.
  • the pins 14 are inserted through the through holes 43 from the lower surface of the second organic substrate 42 and directly bonded to the lower surface of the semiconductor chip 11 .
  • the process of connecting and soldering the first organic substrate 20 and the details of each process are the same as those of the manufacturing process of the first embodiment, so the description is omitted.
  • the semiconductor device 101 can be applied to an imaging device such as a digital still camera or a video camera, a mobile terminal device having an imaging function, or an imaging device such as a copier that uses the solid-state imaging device 100 as an image reading unit. can.
  • an imaging device such as a digital still camera or a video camera
  • a mobile terminal device having an imaging function or an imaging device such as a copier that uses the solid-state imaging device 100 as an image reading unit.
  • the application is not limited to imaging equipment, but can be widely applied to electronic equipment in general, such as household electric equipment, industrial equipment, communication equipment, and in-vehicle equipment.
  • the solid-state imaging device 100 may be a CMOS sensor or a CCD sensor. Further, the solid-state imaging device 100 may be formed as a single chip, or may be in the form of a module having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together. Anything having the cooling medium according to the present disclosure may be used.
  • an imaging device 200 as an electronic device includes an optical unit 202, a solid-state imaging device 100, a DSP (Digital Signal Processor) circuit 203 as a camera signal processing circuit, a frame memory 204, and a display unit. 205 , a recording unit 206 , an operation unit 207 , and a power supply unit 208 .
  • the DSP circuit 203 , frame memory 204 , display section 205 , recording section 206 , operation section 207 and power supply section 208 are interconnected via a bus line 209 .
  • the optical unit 202 includes a plurality of lenses, captures incident light (image light) from a subject, and forms an image on a pixel area (not shown) of the solid-state imaging device 100 .
  • the solid-state imaging device 100 converts the amount of incident light imaged on the pixel area by the optical unit 202 into an electric signal for each pixel, and outputs the electric signal as a pixel signal.
  • the display unit 205 is composed of a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, for example, and displays moving images or still images captured by the solid-state imaging device 100 .
  • a recording unit 206 records a moving image or still image captured by the solid-state imaging device 100 in a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 207 issues operation commands for various functions of the imaging device 200 under the user's operation.
  • the power supply unit 208 appropriately supplies various power supplies as operating power supplies for the DSP circuit 203, the frame memory 204, the display unit 205, the recording unit 206, and the operation unit 207 to these supply targets.
  • the semiconductor device 101 according to the present disclosure can be applied not only to the solid-state imaging device 100 but also to various semiconductor devices 101 constituting circuits such as the DSP circuit 203, the frame memory 204, the recording unit 206, the display unit 205, and the operation unit 207. Widely applicable.
  • the solid-state imaging device 100 that is the semiconductor device 101 according to the present disclosure, it is possible to obtain the imaging device 200 with excellent heat dissipation and high reliability.
  • the present technology can also take the following configuration.
  • a semiconductor chip a semiconductor chip; a package formed in the shape of an open top container having a bottom portion on which the semiconductor chip is bonded and signal pads electrically connected to the semiconductor chip are arranged; at least one or more pins vertically provided below the semiconductor chip to transfer heat from the semiconductor chip; a first organic substrate having an insertion hole through which the pin is inserted and connected, a land electrically connected to the signal pad, and a copper foil applied to the lower surface;
  • a semiconductor device having (2) a semiconductor chip; a translucent cover having the semiconductor chip bonded to its lower surface; a wiring pattern formed on the lower surface of the translucent cover, one end of which is connected to the electrode pad of the semiconductor chip and the other end of which constitutes an electrode pad; at least one or more pins vertically provided on the lower surface of the semiconductor chip to conduct heat of the semiconductor chip; a first organic substrate having an insertion hole through which the pin is inserted, a land electrically connected to the electrode pad of the wiring pattern, and a copper
  • the semiconductor chip is an imaging element.
  • the pin is made of a copper-iron-phosphorus (Cu--Fe--P) alloy.
  • the first organic substrate has a through-hole with a metal-plated inner peripheral surface through which the pin can be inserted.
  • the first organic substrate has a copper foil on the lower surface, and the tips of the pins inserted through the insertion holes are soldered to the copper foil. semiconductor equipment.
  • a semiconductor chip (14) a semiconductor chip; a package formed in the shape of an open top container having a bottom portion on which the semiconductor chip is bonded and signal pads electrically connected to the semiconductor chip are arranged; at least one or more pins vertically provided below the semiconductor chip to transfer heat from the semiconductor chip; a first organic substrate having an insertion hole through which the pin is inserted and connected, a land electrically connected to the signal pad, and a copper foil applied to the lower surface;

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Abstract

半導体チップの温度上昇を抑制するとともに、信号波形歪や信号遅延を防止し、インターフェースとの高速処理を可能とする半導体装置及び電子機器を提供する。　半導体チップと、半導体チップが接合された上方開放の容器状に形成されたパッケージと、半導体チップの下方に垂設されて半導体チップの熱を伝える少なくとも１以上のピンと、ピンが挿通されて半導体チップに電気的に接続される第１有機基板と、を有するよう構成した。又は、半導体チップと、半導体チップが接合された透光性カバーと、半導体チップに形成された電極パッドに一端が連接され、他端に電極パッドが形成された配線パターンと、半導体チップの下方に垂設されて半導体チップの熱を伝える少なくとも１以上のピンと、ピンに挿通して連結されるとともに、半導体チップと電極パッド及びランドを介して電気的に接続された第１有機基板と、を有するよう構成した。

Description

半導体装置及び電子機器
　本開示は、半導体パッケージに放熱構造を有する半導体装置及び当該半導体装置を有する電子機器に関する。
　従来、半導体プロセスの微細化の進展や半導体素子の高速化に伴い、半導体チップの消費電力が増加し、これに伴い発熱量が増加してきた。半導体チップの発熱量の増大は、特性変動や信頼性劣化などの問題を生じさせる。このため、半導体パッケージには半導体素子を効率よく冷却することが求められている。
　例えば、多画素データを高フレームレート化して外部インターフェースと高速処理を行う固体撮像装置は、信号波形歪や信号遅延を防ぐために撮像素子とインターポーザ基板である実装基板との接続が最短になるように構成する必要がある。
　また、高速化に伴い撮像素子の温度が上昇し、特性に影響を及ぼす。このために、撮像素子の冷却を行い、撮像素子の温度上昇を抑制する必要がある。
　特許文献１には、キャビティと第１の端子とを有するパッケージ体と、撮像部を有し、かつ、キャビティ内に配置された半導体チップとキャビティを封止し、かつ、透光性を有するキャップ材とを備え、貫通孔と第２の端子とを有し、第１の端子と第２の端子とを電気的に接続するように配置された実装基板と、貫通孔に挿入され、かつ、パッケージ体と接続する伝熱部材と、伝熱部材と接続するヒートシンクとを備える半導体装置が開示されている。
　具体的には、半導体チップを実装したパッケージ体の実装基板の裏面に貫通孔を穿設し、ヒートシンクに連設された伝熱部材を、当該貫通孔に貫通させてパッケージ体の裏面に接触させている。これにより、パッケージ体の裏面は、伝熱部材を介してヒートシンクに連接されている。したがって、半導体チップが発生する熱をヒートシンクに伝えることができ、半導体チップを冷却することができるように構成されている。
　また、パッケージ体の裏面に形成された第１の端子と、これに対向して実装基板の上面に形成された第２の端子とをハンダ付けすることにより、パッケージ体に実装された半導体チップと実装基板とが電気的に接続されるように構成している。
　特許文献２には、撮像素子と、撮像素子が冷却面側に配置されて撮像素子を冷却する冷却素子と、冷却素子の放熱面に接する接触面を有するヒートシンクと、断熱材を介して冷却素子側に撮像素子を押圧する押圧手段と、を備える撮像装置が開示されている。
　具体的には、冷却素子の冷却面側に撮像素子が配置され、冷却素子の放熱面側にヒートシンクが配置される構造において、基板と撮像素子とを固定した上で、基板を冷却素子側に押圧する押圧手段、例えばコイルばねを設けることで、構造的な制約が少なく小型の冷却構造を実現でき、かつ、基板の断熱性を利用することで、撮像素子は冷却素子と基板とによって熱的に孤立した状態となり、撮像素子だけを冷却でき、ヒートシンクが放熱した熱や外気熱の撮像素子への回り込みがないように構成したものである。
　また、撮像素子は、その周縁部にリード端子を配設し、その撮像面とは反対側の背面側に撮像素子よりも一回り小さな開口を有する基板を配設し、基板の開口の周縁部に形成されたランドに撮像素子のリード端子がハンダ付けされることによって電気的に接続されるよう構成されている。
特開２０１６－２１９５６１号公報 特開２００６－２２２７７６号公報
　しかしながら、特許文献１に記載されている半導体装置は、ヒートシンクを、冷却部材を介してパッケージ体に押し付けることにより接触を保つ構造である。このため、パッケージ体裏面の第１の端子と実装基板の上面に形成された第２の端子のハンダ付けとを剥離させる方向に引張力が作用する。したがって、温度上昇値や経年の温度変化によりハンダ付けの強度が劣化しやすくなるという問題がある。
　また、特許文献２に記載されている撮像装置は、上方に配置された撮像素子にリード端子を設け、そのリード端子を下方に配置された基板の開口の周縁部に配設されたスルーホールに挿入し、ハンダ付け又はソケットに挿入する構造である。このような構造は、撮像素子と基板とを所定の長さのリード端子を介して電気的に接続するため、信号の伝送遅延や電磁ノイズの影響を受けやすく、高速インターフェースに対応出来ないという問題がある。
　本開示は、かかる問題点に鑑みてなされたものであり、半導体チップの冷却を行うことにより半導体チップの温度上昇を抑制するとともに、半導体チップと実装基板との接続を短縮することにより、信号波形歪や信号遅延を防止し、インターフェースとの高速処理を可能とする半導体装置及び電子機器を提供することを目的とする。
　本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、半導体チップと、前記半導体チップが接合され、前記半導体チップと電気的に接続された信号パッドが配設された底面部を有する上方開放の容器状に形成されたパッケージと、前記半導体チップの下方において垂設され、前記半導体チップの熱を伝える少なくとも１以上のピンと、前記ピンが挿通されて連結される挿通孔、前記信号パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、を有する半導体装置である。
　その第２の態様は、半導体チップと、前記半導体チップが下面に接合された透光性カバーと、前記透光性カバーの下面に形成された一端が前記半導体チップの電極パッドに連接され、他端が電極パッドを構成する配線パターンと、前記半導体チップの下面に垂設されて前記半導体チップの熱を伝える少なくとも１以上のピンと、前記ピンが挿通される挿通孔、前記配線パターンの電極パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、を有する半導体装置である。
　その第３の態様は、半導体チップと、前記半導体チップが上面に接合され、前記半導体チップと電気的に接続された信号パッドが配設された第２有機基板と、前記第２有機基板の上面に接合されて上方開放の容器状の形状を構成する枠体状の樹脂フレームと、前記第２有機基板を貫通して、前記半導体チップの下方に垂設された前記半導体チップの熱を伝える少なくとも１以上のピンと、前記ピンが挿通されて連結される挿通孔、第２有機基板の前記信号パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、を有する半導体装置である。
　また、この第１から第３の態様において、　前記ピンは、前記パッケージを貫通して前記半導体チップの下面に接合されてもよい。
　また、この第１から第３の態様において、前記ピンは、前記半導体チップの下面に銀ペーストで接合されてもよい。
　また、この第１の態様において、前記ピンは、前記半導体チップを接合した前記パッケージの下面に接合されてもよい。
　また、この第１の態様において、前記ピンは、前記パッケージの下面に金・銅（Ａｕ－Ｃｕ）合金でロウ付けされてもよい。
　また、この第１の態様において、前記ピンは、前記パッケージに接合された前記半導体チップを囲繞する態様で配列され、前記パッケージの下面又は前記パッケージの下面を貫通して前記半導体チップの下面に接合されてもよい。
　また、この第１の態様において、前記パッケージは、セラミックで形成されてもよい。
　また、この第１から第３の態様において、前記半導体チップは、撮像素子でもよい。
　また、この第１から第３の態様において、前記ピンは、銅・鉄・燐（Ｃｕ－Ｆｅ－Ｐ）系合金で形成されてもよい。
　また、この第１から第３の態様において、前記第１有機基板は、前記ピンを挿通可能な内周面に金属メッキを施したスルーホールを有してもよい。
　また、この第１から第３の態様において、前記第１有機基板は、下面に銅箔が張られ、前記挿通孔に挿通された前記ピンの先端部は、前記銅箔とハンダ付けされてもよい。
　その第４の態様は、半導体チップと、前記半導体チップが接合され、前記半導体チップと電気的に接続された信号パッドが配設された底面部を有する上方開放の容器状に形成されたパッケージと、前記半導体チップの下方において垂設され、前記半導体チップの熱を伝える少なくとも１以上のピンと、前記ピンが挿通されて連結される挿通孔、前記信号パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、を有する半導体装置を有する電子機器である。
　その第５の態様は、半導体チップと、前記半導体チップが下面に接合された透光性カバーと、前記透光性カバーの下面に形成された一端が前記半導体チップの電極パッドに連接され、他端がランドを構成する配線パターンと、前記半導体チップの下面に垂設されて前記半導体チップの熱を伝える少なくとも１以上のピンと、前記ピンが挿通される挿通孔及び下面に張られた銅箔を有し、前記挿通孔に前記ピンを挿通して連結するとともに、前記ランドを介して前記半導体チップと電気的に接続された第１有機基板と、を有する半導体装置を有する電子機器である。
　その第６の態様は、半導体チップと、前記半導体チップが上面に接合され、前記半導体チップと電気的に接続された信号パッドが配設された第２有機基板と、前記第２有機基板の上面に接合されて上方開放の容器状の形状を構成する枠体状の樹脂フレームと、前記第２有機基板を貫通して、前記半導体チップの下面に垂設された前記半導体チップの熱を伝える少なくとも１以上のピンと、前記ピンが挿通されて連結される挿通孔、第２有機基板の前記信号パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、を有する半導体装置を有する電子機器である。
　上記の態様を取ることにより、半導体チップの温度上昇を抑制するとともに、信号波形歪や信号遅延を防止し、インターフェースとの高速処理を可能とする半導体装置及び電子機器を提供することができる。
本開示に係る半導体装置の第１実施形態の平面図、Ｘ１－Ｘ１線切断端面図及び底面図である。 図１に示す半導体装置のパッケージ部分の平面図、Ｘ２－Ｘ２線切断端面図及び底面図である。 図１に示す半導体装置の第１有機基板部分の平面図、Ｘ３－Ｘ３線切断端面図及び底面図である。 本開示に係る半導体装置の第１実施形態の製造工程を説明するための平面図、Ｘ２－Ｘ２線切断端面図及び底面図である。（その１）。 本開示に係る半導体装置の第１実施形態の製造工程を説明するための平面図、Ｘ２－Ｘ２線切断端面図及び底面図である。（その２）。 本開示に係る半導体装置の第１実施形態の製造工程を説明するための平面図、Ｘ２－Ｘ２線切断端面図及び底面図である。（その３）。 本開示に係る半導体装置の第１実施形態の製造工程を説明するための平面図、Ｘ２－Ｘ２線切断端面図及び底面図である。（その４）。 本開示に係る半導体装置の第１実施形態の製造工程を説明するための平面図、Ｘ２－Ｘ２線切断端面図及び底面図である。（その５）。 本開示に係る半導体装置の第１実施形態の製造工程を説明するための平面図、Ｘ２－Ｘ２線切断端面図及び底面図である。（その６）。 本開示に係る半導体装置の第２実施形態の平面図、Ｘ１－Ｘ１線切断端面図及び底面図である。 本開示に係る半導体装置の第３実施形態の平面図、Ｘ１－Ｘ１線切断端面図及び底面図である。 図１１に示す半導体装置の第１有機基板部分の平面図、Ｘ３－Ｘ３線切断端面図及び底面図である。 本開示に係る半導体装置の第４実施形態の平面図、Ｘ１－Ｘ１線切断端面図及び底面図である。 図１３に示す半導体装置のパッケージ部分の平面図、Ｘ２－Ｘ２線切断端面図及び底面図である。 本開示に係る半導体装置の第５実施形態の平面図、Ｘ１－Ｘ１線切断端面図及び底面図である。 図１５に示す半導体装置のパッケージ部分の平面図、Ｘ２－Ｘ２線切断端面図及び底面図である。 本開示に係る半導体装置を有する電子機器のブロック図である。
　次に、図面を参照して、本開示を実施するための形態（以下、「実施形態」という。）を下記の順序で説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
　１．本開示に係る半導体装置の第１実施形態
　２．本開示に係る半導体装置の第１実施形態の製造工程
　３．本開示に係る半導体装置の第２実施形態
　４．本開示に係る半導体装置の第３実施形態
　５．本開示に係る半導体装置の第４実施形態
　６．本開示に係る半導体装置の第５実施形態
　７．本開示に係る半導体装置を有する電子機器
＜１．本開示に係る半導体装置の第１実施形態＞
　図１は、本開示に係る半導体装置１０１の第１実施形態の平面図、Ｘ１－Ｘ１線切断端面図及び底面図である。（以下、それぞれ「平面図」、「端面図」及び「底面図」という場合がある。Ｘ２－Ｘ２線切断端面図及びＸ３－Ｘ３線切断端面図の場合も同様とする。）。
　以下、本開示に係る半導体装置１０１の第１実施形態について、半導体装置１０１の一実施形態である固体撮像装置１００を例に、図面に基づき説明する。第２実施形態以下においても同様とする。
　本開示に係る半導体装置１０１の第１実施形態は、半導体チップ１１のパッケージをセラミックパッケージ１０とするものである。セラミックパッケージ１０は、図１Ａの平面図又は図１Ｂの端面図に示すように、略方形状で上方開放の略容器状に形成されている。そして、セラミックパッケージ１０に形成されたキャビティ１５の底面部１５aの略中央部に半導体チップ１１が接合されている。
　セラミックパッケージ１０の上端周縁には、矩形状で所定の厚さの透光性カバーである、例えば、カバーガラス１２が載置され、セラミックパッケージ１０の容器状の上端周縁と接合されている。なお、透光性カバーは、ガラスの他にプラスチックや石英等の透光性材料で形成されてもよい。
　セラミックパッケージ１０には、半導体チップ１１が接合された領域の下面に複数本のピン１４が垂設されている。ピン１４は、電気伝導率及び熱伝導率が大きい、例えば、銅・鉄・燐（Ｃｕ－Ｆｅ－Ｐ）系合金などにより形成されている（第２実施形態以下においても同様である。）。ピン１４は、実装基板である第１有機基板２０に形成された複数個の挿通孔であるスルーホール２１に挿通されている。これにより第１有機基板２０は、複数本のピン１４と連結されている。
　第１有機基板２０には、例えば、紙やガラスなどの基材に樹脂を含浸させた積層板と銅箔を積層した銅張積層板が使用されている。第１有機基板２０は、図３Ａ又は図３Ｃに示すように、平面視略矩形状に形成されている。また、第１有機基板２０には、積層された銅箔に配線パターン（不図示）が形成されてロジック回路を構成している。本開示に係る半導体装置１０１の第１有機基板２０は、図３Ｃに示すように、下面に銅箔２２が張られている。そして、第１有機基板２０の略中央部には、スルーホール２１が格子状に配設されている。銅箔２２は、銅張積層板の所定の板厚でもよいが、放熱効果をさらに良くするために、任意の厚さに厚くしてもよい。
　スルーホール２１は、図３Ｂに示すように、第１有機基板２０の上面から下面に貫通する貫通孔であり、ピン１４を挿通するための挿通孔である。また、スルーホール２１の内周面には、例えば、銅メッキやハンダメッキ（不図示。以下同じ。）が施されており、ハンダ付けが可能となっている。
　スルーホール２１には、図１Ｂに示すように、ピン１４が挿通されている。ピン１４の先端部は、図１Ｃに示すように、スルーホール２１から所定の長さだけ突出しており、ハンダ６２により第１有機基板２０の下面の銅箔２２にハンダ付けされている。これにより第１有機基板２０は、複数本のピン１４に連結されている。
　次に、セラミックパッケージ１０及び第１有機基板２０の詳細についてさらに説明する。セラミックパッケージ１０は、前記のとおり、略方形状で上方開放の略容器状に形成されている。そして、セラミックパッケージ１０のキャビティ１５の底面部１５aの略中央部には、半導体チップ１１が接合されている。
　また、セラミックパッケージ１０の下面には、図２Ｃに示すように、半導体チップ１１の接合面の裏面に格子状に配列された複数本のピン１４が垂設されている。複数本のピン１４は、セラミックパッケージ１０の下面に合金６５によりロウ付けすることで垂設されている。合金６５は、金・銅（Ａｕ－Ｃｕ）合金である。
　また、セラミックパッケージ１０には、図２Ｃに示すように、垂設されたピン１４の外周を囲繞する態様で複数個の信号パッド１８ｂが格子状に配設されている。信号パッド１８ｂには、キャビティ１５の底面部１５aとセラミックパッケージ１０の底面とを貫通する複数個の導電孔１８が穿設されている。
　導電孔１８の内部には銅などの金属が挿通され、導電孔１８の両端には、図２Ｂに示すように、キャビティ１５側に信号パッド１８ａ、セラミックパッケージ１０の下面側に前記の信号パッド１８ｂを形成している。
　すなわち、キャビティ１５の底面部１５a側の信号パッド１８ａと、セラミックパッケージ１０の下面側の信号パッド１８ｂの何れかが導電孔１８を介して電気的に接続されている。なお、図２Ｃにおいて、セラミックパッケージ１０の下面側に左右に横並びに直列に配列された３個の信号パッド１８ｂは、１つのグループとして配線パターン接続（不図示）されており、導電孔１８は何れかの信号パッド１８ｂと貫通しておればよい。以下、同様である。
　半導体チップ１１は、前記のとおり、キャビティ１５の底面部１５aの略中央部に接合されている。そして、半導体チップ１１の上面の両端又は全周の端部に電極パッド１１ａが配設されている。さらに、半導体チップ１１のそれぞれに対応する電極パッド１１ａは、図１Ｂ又は図２Ｂに示すように、キャビティ１５の底面部１５aに配設されたそれぞれに対応する信号パッド１８ａとボンディングワイヤ１３により電気的に接続されている。ボンディングワイヤ１３は、金線（Ａｕ）などで形成されている。
　セラミックパッケージ１０の下面に垂設された複数本のピン１４は、第１有機基板２０の複数個のスルーホール２１を挿通している。これにより、セラミックパッケージ１０の下面に形成された信号パッド１８ｂと、第１有機基板２０の上面に形成されたランド２４が当接し、ハンダ６１によりハンダ付けされ、半導体チップ１１と第１有機基板２０が電気的に接続されている。
　また、第１有機基板２０のスルーホール２１及び銅箔２２に挿通され所定の長さだけ突出したピン１４の先端部は、第１有機基板２０の下面の銅箔２２とハンダ６２によりハンダ付けされている。また、スルーホール２１の内周面とピン１４もハンダ付けされている。これにより第１有機基板２０は、複数本のピン１４に連結されている。
　本開示に係る半導体装置１０１の第１実施形態は、以上のように構成されているために、半導体チップ１１が発生した熱は、セラミックパッケージ１０に伝えられる。セラミックは熱の良導体であるために、半導体チップ１１で発生した熱を、セラミックパッケージ１０を介してピン１４に伝えることができる。
　すなわち、セラミックパッケージ１０に伝えられた熱は、合金６５のロウ付けにより垂設されたピン１４に伝えられる。ピン１４は、前記のとおり、熱伝導率大きい、例えば、銅・鉄・燐（Ｃｕ－Ｆｅ－Ｐ）系合金などにより形成されており、しかも、複数本（図２Ａ、図２Ｂの例の場合は、計１６本）が垂設されているために、低熱抵抗で第１有機基板２０の銅箔２２に熱を伝えることができる。
　また、ピン１４とスルーホール２１の内周面とがハンダ付けされることにより、さらに熱伝導性が改善される。銅箔２２は、熱伝導率が大きいために、伝えられた熱を銅箔２２の全面に伝え、銅箔２２は、大気中に放熱する。また、図示しないヒートシンクを取り付けて、大気中に放熱することもできる。
　半導体チップ１１の電極パッド１１ａは、前記のとおり、ボンディングワイヤ１３によりキャビティ１５の底面部１５aに配設された信号パッド１８ａに接続されている。信号パッド１８ａは、導電孔１８を介してセラミックパッケージ１０の底面の信号パッド１８ｂと電気的に導通している。
　信号パッド１８ｂは、第１有機基板２０上面に形成されたランド２４とハンダ６１によりハンダ付けされている。これにより、半導体チップ１１からの電気信号は、第１有機基板２０に形成されたロジック回路に取り込まれて信号処理がされる。
　半導体チップ１１からの電気信号は、このように、電極パッド１１ａ、ボンディングワイヤ１３、信号パッド１８ａ、導電孔１８、信号パッド１８ｂ、ハンダ６１及びランド２４を介して第１有機基板２０に取り込まれる。したがって、半導体チップ１１から第１有機基板２０までの配線長を短縮することができる。これにより、信号波形歪や信号遅延を防ぐことができる。
　以上のように、本開示に係る半導体装置１０１の第１実施形態によれば、固体撮像装置１００が扱うような多画素データを高フレームレート化して外部インターフェースと高速処理を行うことを可能にすることができる。
＜２．本開示に係る半導体装置の第１実施形態の製造工程＞
　次に、本開示に係る半導体装置１０１の第１実施形態の製造工程について説明する。図４から図９は、第１実施形態における製造工程の説明図である。
　まず、最初に、図４に示すように、セラミックパッケージ１０を準備する。キャビティ１５内の底面部１５aには、図４Ａに示すように、信号パッド１８aが底面部１５aの内周縁に配設されている。また、セラミックパッケージ１０の下面には、図４Ｃに示すように、信号パッド１８ｂが配設されている。
　次に、図５Ｂ又は図５Ｃに示すように、セラミックパッケージ１０の底面部１５ａの半導体チップ１１が接合された領域の裏面側に所定の本数のピン１４を垂設する。ピン１４の垂設は、金・銅（Ａｕ－Ｃｕ）の合金６５のロウ付けにより行う。
　次に、図６Ａ、図６Ｂ又は図６Ｃに示すように、キャビティ１５内の底面部１５aの中央部に半導体チップ１１を接合する。
　次に、図７Ａ又は図７Ｂに示すように、キャビティ１５内の底面部１５aの内周縁に沿って配設されている信号パッド１８aと半導体チップ１１の所定の電極パッド１１ａとをボンディングワイヤ１３により接続する。
　次に、図８Ａ又は図８Ｂに示すように、セラミックパッケージ１０の容器状の上端周縁上に、矩形状で所定の厚さの透光性カバーである透明のカバーガラス１２を載置し、接合する。これにより半導体チップ１１をキャビティ１５内に封止する。
　次に、第１有機基板２０のランド２４にハンダ６１を塗布する。ハンダ６１は、ペースト状のクリームハンダ（ソルダペースト）である。ハンダ６１の塗布は、例えば、クリームハンダ印刷機等を用いて行う。
　次に、図９Ｂ又は図９Ｃに示すように、第１有機基板２０のそれぞれのスルーホール２１に、セラミックパッケージ１０の下面に垂設されたそれぞれのピン１４を挿通する。挿通に際しては、セラミックパッケージ１０の下面の信号パッド１８ｂと第１有機基板２０のランド２４とがハンダ６１を介して当接するように、スルーホール２１にピン１４を挿入する。
　次に、セラミックパッケージ１０の下面の信号パッド１８ｂと、第１有機基板２０のランド２４とをハンダ６１によりハンダ付けをする。このハンダ付けは、第１有機基板２０を装着した状態のセラミックパッケージ１０をベルトコンベア（不図示）に載置してリフロー炉（不図示）を通すリフロー工程により行われる。
　リフロー工程では、所定の温度プロファイルに従ってハンダ付けの温度管理がされる。例えば、第１有機基板２０の表面温度を約１８０～１９０°Ｃにして約６０～１２０秒間のプリヒートを行う。次に、徐々に温度を上げてゆき、パッケージの表面温度が約２３０～２６０°Ｃ（ピーク温度）の状態を約３０～５０秒間継続する。その後温度を下げていくことでペースト状のハンダ６１が溶解し、ハンダ付けがされる。なお、正確には、温度プロファイルは、パッケージごとに異なるため、パッケージごとに確認及び設定が必要である。したがって、上記の温度及び加熱時間は、あくまでも一例である。
　次に、銅箔２２から所定の長さだけ先端部が突出したピン１４をハンダ６２によりハンダ付けをする。このハンダ付けは、ハンダ槽（不図示）を通すフロー工程により行われる。フロー工程では、ハンダ付けを行う銅箔２２及びピン１４の先端部にフラックスを塗布する。
　次に、溶解したハンダ６２を噴き上げるハンダ槽に第１有機基板２０のハンダ付け面である銅箔２２側を漬けて所定の速度で通過させる。これにより銅箔２２、ピン１４の先端部及びスルーホール２１の内周面がハンダ付けされる。また、必要があればハンダ付け後に洗浄を行う。
　以上のような製造工程を有することにより、以下、検査工程等を経て、前記の図１Ａ、図１Ｂ又は図１Ｃに示すような、本開示に係る第１実施形態の半導体装置１０１を製造することができる。
＜３．本開示に係る半導体装置の第２実施形態＞
　次に、本開示に係る半導体装置１０１の第２実施形態について説明する。第２実施形態では、第１実施形態の図１Ｂと同様に、図１０Ｂに示すように、半導体チップ１１の下面にピン１４を垂設している。しかし、このピン１４は、セラミックパッケージ１０のキャビティ１５の底面部１５aに穿設された貫通孔１７を挿通して半導体チップ１１の下面に当接して接合されている点で第１実施形態と相違する。
　キャビティ１５の底面部１５aには、図１０Ｂに示すように、半導体チップ１１が接合される領域に複数個の貫通孔１７が穿設されている。複数個の貫通孔１７には、銀ペースト６４が充填され、複数本のそれぞれのピン１４は、それぞれの貫通孔１７を貫通して半導体チップ１１の下面に当接している。したがって、貫通孔１７を貫通したピン１４は、銀ペースト６４により半導体チップ１１の下面に直接接合され、垂設されている。
　上記以外の半導体装置１０１の第２実施形態の構成は、第１実施形態と同様であるため説明を省略する。
　また、半導体装置１０１の第２実施形態の製造工程は、ピン１４を貫通孔１７に貫通させて、銀ペースト６４により半導体チップ１１の下面及び貫通孔１７の内周面に接合する工程が相違する他は、前記の本開示に係る半導体装置１０１の第１実施形態の製造工程の図４から図９で説明した工程と同様であるため、説明を省略する。
　第２実施形態の半導体装置１０１は、以上のように構成されているために、複数本のピン１４を半導体チップ１１の下面に直接接合することができる。これにより、半導体チップ１１が発生した熱を低熱抵抗で複数本のピン１４に直接伝えることができ、半導体チップ１１の温度上昇をさらに抑制することができる。
　また、電気信号の配線は、第１実施形態と同様であるため、半導体チップ１１から第１有機基板２０までの配線長を短縮することができる。これにより、信号波形歪や信号遅延を防ぐことができる。
　以上のように、本開示に係る半導体装置１０１の第２実施形態によれば、固体撮像装置１００が扱うような多画素データを高フレームレート化して外部インターフェースと高速処理を行うことを可能にすることができる。
＜４．本開示に係る半導体装置の第３実施形態＞
　次に、本開示に係る半導体装置１０１の第３実施形態について説明する。第３実施形態では、図１１Ｂに示すように、ピン１４は、セラミックパッケージ１０の半導体チップ１１が接合された領域の下面ではなく、半導体チップ１１が接合された領域の裏面側を囲繞する態様で垂設されている点で第１実施形態と相違する。
　具体的には、セラミックパッケージ１０は、図１１Ｂに示すように、略方形状で上方開放の略容器状に形成されている。そして、キャビティ１５の底面部１５aの略中央部に半導体チップ１１が接合されている。
　また、セラミックパッケージ１０の下面には、図１１Ｃに示すように、半導体チップ１１が接合された領域の裏面側の外周を囲繞する態様で格子状に配列された複数本のピン１４が垂設されている。複数本のピン１４は、セラミックパッケージ１０の下面に合金６５によりロウ付けすることで垂設されている。合金６５は、第１実施形態と同様に金・銅（Ａｕ－Ｃｕ）合金である。
　また、セラミックパッケージ１０には、図１１Ｂに示すように、垂設されたピン１４に囲繞された領域に、底面部１５aとセラミックパッケージ１０の下面とを貫通する複数個の導電孔１８が穿設されている。
　導電孔１８の上端には、図１１Ｂに示すように、底面部１５a側に半導体チップ１１の外側まで延設された信号パッド１８aを形成している。また、導電孔１８の下端には、セラミックパッケージ１０の下面側に信号パッド１８ｂを形成している。
　導電孔１８の内部には、銅などの導電性金属が挿通されている。したがって、底面部１５aとセラミックパッケージ１０の下面とは電気的に導通している。すなわち、キャビティ１５の底面部１５a側の信号パッド１８aと、セラミックパッケージ１０の下面側の信号パッド１８ｂとは導電孔１８を介して電気的に接続されている。
　半導体チップ１１は、第１実施形態における図１Ｂ又は図１Ｃと同様に、セラミックパッケージ１０のキャビティ１５の底面部１５aの略中央部に接合されている。そして、半導体チップ１１の上面の両端又は全周の端部に電極パッド１１ａが配設されている。さらに、半導体チップ１１のそれぞれの電極パッド１１ａは、図１１Ｂに示すように、キャビティ１５の底面部１５aに配設されたそれぞれに対応する信号パッド１８ａとボンディングワイヤ１３により電気的に接続されている。
　第１有機基板２０は、図１２Ａに示すように、半導体チップ１１が接合される領域に、複数個のランド２４が格子状に配設されている。また、複数個のスルーホール２１が、前記の領域の外周を囲繞する態様で格子状に形成されている。第１有機基板２０の下面には、図１２Ｃに示すように、銅箔２２が全面に張られており、複数個のスルーホール２１は、第１有機基板２０の下面にピン１４を挿通するための貫通孔を形成している。また、スルーホール２１の内周面には、例えば、銅メッキやハンダメッキが施されており、ハンダ付けが可能となっている。
　セラミックパッケージ１０の下面に垂設された複数本のピン１４は、図１１Ｂに示すように、第１有機基板２０の複数個のスルーホール２１に挿通している。これにより、セラミックパッケージ１０の下面に形成された信号パッド１８ｂと、第１有機基板２０の上面に形成されたランド２４とが当接し、ハンダ６１によりハンダ付けされ、半導体チップ１１と第１有機基板２０が電気的に接続されている。
　また、第１有機基板２０のスルーホール２１及び銅箔２２に挿通され所定の長さだけ突出したピン１４の先端部は、第１有機基板２０の下面の銅箔２２とハンダ６２によりハンダ付けされている。また、スルーホール２１の内周面とピン１４もハンダ付けされている。これにより第１有機基板２０は、複数本のピン１４に連結されている。
　本開示に係る半導体装置１０１の第３実施形態は、以上のように構成されているために、半導体チップ１１が発生した熱は、セラミックパッケージ１０に伝えられる。セラミックは熱の良導体であるために、半導体チップ１１で発生した熱をセラミックパッケージ１０に低熱抵抗で伝えることができる。
　セラミックパッケージ１０に伝えられた熱は、合金６５のロウ付けにより垂設されたピン１４に伝えられる。第３実施形態では、第１実施形態に比べてピン１４の本数を多くすることができるため、ピン１４の熱抵抗をさらに小さくすることができる。したがって、熱を第１有機基板２０に低熱抵抗で伝えることができる。
　ピン１４は、第１有機基板２０のスルーホール２１を経由して熱を銅箔２２の全面に伝え、銅箔２２は、大気中に放熱する。また、図示しないヒートシンクを取り付けて、大気中に放熱することもできる。
　また、半導体チップ１１の電気信号は、半導体チップ１１が接合された領域に形成された導電孔１８を介して第１有機基板２０のランド２４に接続されるため、第１実施形態に比べて配線長を短縮することができる。
　これにより、信号波形歪や信号遅延を防ぐことができる。また、半導体チップ１１の電気信号を通す導電孔１８及びランド２４は、垂設された導電性の銅・鉄・燐系合金で形成された多数本のピン１４に囲繞されているために耐ノイズ性能が改善される。
　以上のように、本開示に係る半導体装置１０１の第３実施形態によれば、固体撮像装置１００が扱うような多画素データを高フレームレート化して外部インターフェースと高速処理を行うことを可能にすることができる。
　また、本開示に係る半導体装置１０１の第３実施形態の製造工程は、セラミックパッケージ１０の下面に接合するピン１４の位置と本数が相違する以外は、前記の第１実施形態の製造工程の図４から図９で説明した製造工程と同様であるため、説明を省略する。
＜５．本開示に係る半導体装置の第４実施形態＞
　次に、本開示に係る半導体装置１０１の第４実施形態について説明する。第４実施形態では、図１３Ｂに示すように、カバーガラス１２の下面に形成された配線パターン３１を介して半導体チップ１１がカバーガラス１２と接合され、配線パターン３１の他端に接合されたハンダボール３２を介して半導体チップ１１が第１有機基板２０に接続されることにより、ファンアウト型パッケージ３０を構成している点で第１実施形態と相違する。
　すなわち、第４実施形態では、半導体チップ１１よりも面積の大きいカバーガラス１２の下面に、半導体チップ１１の電極パッド１１ａから周縁方向に配線を引き出す配線パターン３１を形成し、その一端に電極パッド１１ａを接合している。また、配線パターン３１の他端に電極パッド３１ｂを形成し、ハンダボール３２を接合して第１有機基板２０に接続することでファンアウト型パッケージ３０を構成している。
　このように、半導体チップ１１の面積よりもカバーガラス１２の面積が大きく形成されている場合においては、半導体チップ１１の外側まで端子を広げること（ｆａｎ　ｏｕｔ）ができる。したがって、ファンアウト型パッケージ３０は、半導体チップ１１の面積が小さく端子数が多い場合に適した構造である。
　以下、本開示に係る半導体装置１０１の第４実施形態について、さらに詳しく説明する。第４実施形態は、図１４Ａ又は図１４Ｃに示すように、略矩形状に形成された透明のカバーガラス１２の下面の略中央部に半導体チップ１１が配設される領域が空けられている。そして、半導体チップ１１が配設される領域からカバーガラス１２の周縁方向に略放射状に配線パターン３１が形成されている。
　配線パターン３１のカバーガラス１２の中央部側の一端には略半球状に隆起したバンプ３１ａが形成されている。また、カバーガラス１２の周縁側となる配線パターン３１の他端には、略平板状の、例えば略円板状電極パッド３１ｂが形成されている。
　半導体チップ１１の上面の周縁には、図１４Ａ又は図１４Ｂに示すように、電極パッド１１ａが配設されている。そして、半導体チップ１１の各電極パッド１１ａと、これに対応する各配線パターン３１のバンプ３１ａとが、電気的に接続されている。また、各配線パターン３１の電極パッド３１ｂの下面には、図１４Ｂ又は図１４Ｃに示すように、各ハンダボール３２が接合されている。
　半導体チップ１１の下面には、図１３Ｂに示すように、複数本のピン１４が垂設されている。すなわち、半導体チップ１１の下面には、複数本のピン１４が銀ペースト６４により直接接合されている。また、第１有機基板２０には、ピン１４を挿通するために内周面に銅メッキやハンダメッキが施されたスルーホール２１が穿設されている。
　各ピン１４は、第１有機基板２０の各スルーホール２１に挿通されている。そして、配線パターン３１の電極パッド３１ｂに接合されたハンダボール３２は、第１有機基板２０のランド２４に当接し、電極パッド３１ｂとランド２４がハンダボール３２によりハンダ付けされている。ハンダボール３２によるハンダ付けは、リフロー工程を通すことによりハンダボール３２自身が溶解するためにすることができる。
　また、第１有機基板２０のスルーホール２１及び銅箔２２に挿通され所定の長さだけ突出したピン１４の先端部は、第１有機基板２０の銅箔２２とハンダ６２によりハンダ付けされている。また、スルーホール２１の内周面に施された銅メッキとピン１４もハンダ付けされている。これにより第１有機基板２０は、半導体チップ１１及びカバーガラス１２と連結されている。
　第４実施形態の半導体装置１０１は、以上のように構成されているために、複数本のピン１４を半導体チップ１１の下面に直接接合することができる。これにより、半導体チップ１１が発生した熱を低熱抵抗で複数本のピン１４に直接伝えることができる。
　また、第４実施形態では、第１実施形態に比べてピン１４の長さを短くすることができるため、ピン１４の熱抵抗をさらに小さくすることができる。したがって、半導体チップ１１が発生した熱を第１有機基板２０に低熱抵抗で伝えることができ、半導体チップ１１の温度上昇をさらに抑制することができる。
　ピン１４は、第１有機基板２０のスルーホール２１を経由して熱を銅箔２２の全面に伝え、銅箔２２は、大気中に放熱する。また、図示しないヒートシンクを取り付けて、大気中に放熱することもできる。
　また、半導体チップ１１の電気信号は、配線パターン３１から、ハンダボール３２によるハンダ付けを介して第１有機基板２０のランド２４に接続されるため、第１実施形態に比べて接続経路を短縮することができる。これにより、信号波形歪や信号遅延を防ぐことができる。さらに、セラミックパッケージ１０に相当するパッケージや基板等が存在しないため薄型化を実現することができる。
　以上のように、本開示に係る半導体装置１０１の第４実施形態によれば、固体撮像装置１００が扱うような多画素データを高フレームレート化して外部インターフェースと高速処理を行うことを可能にすることができる。
　なお、本開示に係る半導体装置１０１の第４実施形態の製造工程の大きな流れは、カバーガラス１２の下面に配線パターン３１を形成し、配線パターン３１のバンプ３１ａに半導体チップ１１の電極パッド１１ａを接合し、配線パターン３１の電極パッド３１ｂにハンダボール３２を接合し、半導体チップ１１の下面に直接ピン１４を立設して、ピン１４を第１有機基板２０のスルーホール２１に挿通する。そして、電極パッド３１ｂと第１有機基板２０のランド２４とをハンダボール３２によりハンダ付けし、さらにピン１４と第１有機基板２０の銅箔２２とをハンダ付けするものである。それぞれの工程の詳細は、前記の第１実施形態の製造工程と同様であるため、説明を省略する。
＜６．本開示に係る半導体装置の第５実施形態＞
　次に、本開示に係る半導体装置１０１の第５実施形態について説明する。第５実施形態では、図１５Ｂに示すように、第２有機基板４２上に半導体チップ１１を接合し、図１５Ａ又は図１５Ｂに示すように、半導体チップ１１の周縁を樹脂フレーム４１で囲繞し、その上端にカバーガラス１２を接合して有機基板パッケージ４０を構成している点で第１実施形態と相違する。
　すなわち、第５実施形態では、半導体チップ１１は、第２有機基板４２の上面に接合されている。また、第２有機基板４２の上面には、半導体チップ１１の周縁を囲繞する樹脂フレーム４１が載置され接合されている。そして、樹脂フレーム４１の上端にカバーガラス１２が載置され、カバーガラス１２の周縁が接合されている。これによりカバーガラス１２を支持するとともに、半導体チップ１１を封止する有機基板パッケージ４０を構成している。
　以下、本開示に係る半導体装置１０１の第５実施形態について、さらに詳しく説明する。第５実施形態は、図１６Ｂ又は図１６Ｃに示すように、略矩形状に形成された第２有機基板４２の上面の略中央部に半導体チップ１１が接合されている。半導体チップ１１の上面の両端又は全周の端部に電極パッド１１ａが配設されている。
　第２有機基板４２には、図１６Ｃに示すように、半導体チップ１１が接合された領域の裏面側に複数個のスルーホール４３が格子状に配列されている。スルーホール４３には、後述するピン１４が挿通される。
　また、複数個のスルーホール４３の外周を囲繞する態様で複数個の信号ランド４５ｂが格子状に配設されている。信号ランド４５ｂは、第２有機基板４２の下面に形成された半導体チップ１１の信号を接続するための端子である。信号ランド４５ｂに第２有機基板４２を貫通する導電孔４５が穿設されている。そして、導電孔４５の上端には、信号ランド４５ｂと同様に、信号パッド４５ａが形成されている。なお、図１６Ｃにおいて、第２有機基板４２の下面側の左右に横並びに直列に配列された３個の信号ランド４５ｂは、１つのグループとして配線パターン接続（不図示）されることにより、貫通孔４５は信号ランド４５ｂの何れかと貫通しておればよい。
　半導体チップ１１のそれぞれの電極パッド１１ａは、図１５Ｂ又は図１６Ｂに示すように、第２有機基板４２の上面に形成されたそれぞれに対応する信号パッド４５ａと、ボンディングワイヤ１３により電気的に接続されている。これにより、電極パッド１１ａは、導電孔４５を介して第２有機基板４２の下面に形成された信号ランド４５ｂと電気的に接続されている。
　有機基板パッケージ４０の半導体チップ１１には、図１５Ｂに示すように、その下面に複数本のピン１４が垂設されている。すなわち、ピン１４は、第２有機基板４２に配設されたスルーホール４３を貫通し、半導体チップ１１の下面に当接して銀ペースト６４により直接接合されている。また、第１有機基板２０には、ピン１４を挿通するために内周面に銅メッキやハンダメッキが施されたスルーホール２１が穿設されている。
　各ピン１４は、図１５Ｂ又は図１５Ｃに示すように、第１有機基板２０のそれぞれに対応するスルーホール２１に挿通されている。そして、第２有機基板４２の下面に形成された信号ランド４５ｂと、第１有機基板２０の上面に形成されたランド２４とが当接して、ハンダ６１によりハンダ付けされている。
　また、第１有機基板２０のスルーホール２１及び銅箔２２に挿通され所定の長さだけ突出したピン１４の先端部は、第１有機基板２０の銅箔２２とハンダ６２によりハンダ付けされている。また、スルーホール２１の内周面に施された銅メッキとピン１４もハンダ付けされている。これにより第１有機基板２０は、半導体チップ１１が接合された第２有機基板４２と連結されている。
　第５実施形態の半導体装置１０１は、以上のように構成されているために、複数本のピン１４を半導体チップ１１の下面に直接接合することができる。これにより、半導体チップ１１が発生した熱を低熱抵抗で複数本のピン１４に直接伝えることができ、半導体チップ１１の温度上昇をさらに抑制することができる。したがって、半導体チップ１１が発生した熱を第１有機基板２０に低熱抵抗で直接伝えることができる。
　ピン１４は、第１有機基板２０のスルーホール２１を経由して熱を銅箔２２の全面に伝え、銅箔２２は、大気中に放熱する。また、図示しないヒートシンクを取り付けて、大気中に放熱することもできる。
　また、半導体チップ１１の電気信号は、第２有機基板４２の上面の信号パッド４５ａにワイヤボンディングされ、下面の信号ランド４５ｂから直接、第１有機基板２０のランド２４に接続されるため、接続経路を短縮することができる。これにより、信号波形歪や信号遅延を防ぐことができる。
　以上のように、本開示に係る半導体装置１０１の第５実施形態によれば、固体撮像装置１００が扱うような多画素データを高フレームレート化して外部インターフェースと高速処理を行うことを可能にすることができる。
　なお、本開示に係る半導体装置１０１の第５実施形態の製造工程の大きな流れは、第２有機基板４２の上面に半導体チップ１１を接合し、半導体チップ１１の電極パッド１１ａと第２有機基板４２の信号パッド４５ａとをワイヤボンディング接合し、第２有機基板４２の上面の周縁に樹脂フレーム４１を接合し、その上端周縁にカバーガラス１２を接合する。そして、第２有機基板４２の下面からスルーホール４３にピン１４を挿通して半導体チップ１１の下面に直接接合するものである。それ以外の第１有機基板２０を連結及びハンダ付けする工程並びに、それぞれの工程の詳細は、前記の第１実施形態の製造工程と同様であるため、説明を省略する。
＜７．本開示に係る半導体装置を有する電子機器＞
　上述した第１実施形態から第５実施形態に係る半導体装置１０１の一例である固体撮像装置１００を有する電子機器の構成例について、図１７により説明する。
　本開示に係る半導体装置１０１は、デジタルスチルカメラ、ビデオカメラ等の撮像装置、撮像機能を有する携帯端末装置、又は複写機などの画像読取部に固体撮像装置１００を用いる撮像機器に適用することができる。また、その用途は、撮像機器に限定されるものではなく、家庭用電気機器をはじめとする産業用機器、通信用機器、車載用機器などの電子機器全般に広く適用することができる。
　なお、固体撮像装置１００は、ＣＭＯＳセンサやＣＣＤセンサであってもよい。また、固体撮像装置１００は、ワンチップとして形成された形態のものであってもよいし、撮像部と信号処理部又は光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態のものであっても、本開示に係る冷却媒体を有するものであればよい。
　電子機器としての撮像装置２００は、図１７に示すように、光学部２０２と、固体撮像装置１００と、カメラ信号処理回路であるＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）回路２０３と、フレームメモリ２０４と、表示部２０５と、記録部２０６と、操作部２０７と、電源部２０８とを備える。ＤＳＰ回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７及び電源部２０８は、バスライン２０９を介して相互に接続されている。
　光学部２０２は、複数のレンズを含み、被写体からの入射光（像光）を取り込んで固体撮像装置１００の画素領域（不図示）上に結像する。固体撮像装置１００は、光学部２０２によって画素領域上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示部２０５は、例えば、液晶パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等のパネル型表示装置からなり、固体撮像装置１００で撮像された動画又は静止画を表示する。記録部２０６は、固体撮像装置１００で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部２０７は、ユーザによる操作の下に、撮像装置２００が持つ様々な機能について操作指令を発する。電源部２０８は、ＤＳＰ回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６及び操作部２０７の動作電源となる各種の電源を、これらの供給対象に対して適宜供給する。
　また、本開示に係る半導体装置１０１は、固体撮像装置１００のみならず、ＤＳＰ回路２０３、フレームメモリ２０４、記録部２０６、表示部２０５及び操作部２０７等の回路を構成する各種半導体装置１０１にも幅広く適用することができる。
　以上のように本開示によれば、本開示に係る半導体装置１０１である固体撮像装置１００を使用することにより、放熱性に優れた信頼性の高い撮像装置２００を得ることができる。
　最後に、上述した各実施形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。また、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、さらに他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　半導体チップと、
　前記半導体チップが接合され、前記半導体チップと電気的に接続された信号パッドが配設された底面部を有する上方開放の容器状に形成されたパッケージと、
　前記半導体チップの下方において垂設され、前記半導体チップの熱を伝える少なくとも１以上のピンと、
　前記ピンが挿通されて連結される挿通孔、前記信号パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、
を有する半導体装置。
（２）
　半導体チップと、
　前記半導体チップが下面に接合された透光性カバーと、
　前記透光性カバーの下面に形成された一端が前記半導体チップの電極パッドに連接され、他端が電極パッドを構成する配線パターンと、
　前記半導体チップの下面に垂設されて前記半導体チップの熱を伝える少なくとも１以上のピンと、
　前記ピンが挿通される挿通孔、前記配線パターンの電極パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、
を有する半導体装置。
（３）
　半導体チップと、
　前記半導体チップが上面に接合され、前記半導体チップと電気的に接続された信号パッドが配設された第２有機基板と、
　前記第２有機基板の上面に接合されて上方開放の容器状の形状を構成する枠体状の樹脂フレームと、
　前記第２有機基板を貫通して、前記半導体チップの下方に垂設された前記半導体チップの熱を伝える少なくとも１以上のピンと、
　前記ピンが挿通されて連結される挿通孔、第２有機基板の前記信号パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、
を有する半導体装置。
（４）
　前記ピンは、前記パッケージを貫通して前記半導体チップの下面に接合された前記（１）から（３）の何れかに記載の半導体装置。
（５）
　前記ピンは、前記半導体チップの下面に銀ペーストで接合されている前記（１）から（４）の何れかに記載の半導体装置。
（６）
　前記ピンは、前記半導体チップを接合した前記パッケージの下面に接合された前記（１）に記載の半導体装置。
（７）前記ピンは、前記パッケージの下面に金・銅（Ａｕ－Ｃｕ）合金でロウ付けされている前記（１）又は（６）に記載の半導体装置。
（８）
　前記ピンは、前記パッケージに接合された前記半導体チップを囲繞する態様で配列され、前記パッケージの下面又は前記パッケージの下面を貫通して前記半導体チップの下面に接合された前記（１）、（６）又は（７）の何れかに記載の半導体装置。
（９）
　前記パッケージは、セラミックで形成された前記（１）又は（４）から（８）の何れかに記載の半導体装置。
（１０）
　前記半導体チップは、撮像素子である前記（１）から（９）の何れかに記載の半導体装置。
（１１）
　前記ピンは、銅・鉄・燐（Ｃｕ－Ｆｅ－Ｐ）系合金で形成された前記（１）から（１０）の何れかに記載の半導体装置。
（１２）
　前記第１有機基板は、前記ピンを挿通可能な内周面に金属メッキを施したスルーホールを有する前記（１）から（１１）の何れかに記載の半導体装置。
（１３）
　前記第１有機基板は、下面に銅箔が張られ、前記挿通孔に挿通された前記ピンの先端部は、前記銅箔とハンダ付けされた前記（１）から（１２）の何れかに記載の半導体装置。
（１４）
　半導体チップと、
　前記半導体チップが接合され、前記半導体チップと電気的に接続された信号パッドが配設された底面部を有する上方開放の容器状に形成されたパッケージと、
　前記半導体チップの下方において垂設され、前記半導体チップの熱を伝える少なくとも１以上のピンと、
　前記ピンが挿通されて連結される挿通孔、前記信号パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、
を有する半導体装置を有する電子機器。
（１５）
　半導体チップと、
　前記半導体チップが下面に接合された透光性カバーと、
　前記透光性カバーの下面に形成された一端が前記半導体チップの電極パッドに連接され、他端が電極パッドを構成する配線パターンと、
　前記半導体チップの下面に垂設されて前記半導体チップの熱を伝える少なくとも１以上のピンと、
　前記ピンが挿通される挿通孔、前記配線パターンの電極パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、
を有する半導体装置を有する電子機器。
（１６）
　半導体チップと、
　前記半導体チップが上面に接合され、前記半導体チップと電気的に接続された信号パッドが配設された第２有機基板と、
　前記第２有機基板の上面に接合されて上方開放の容器状の形状を構成する枠体状の樹脂フレームと、
　前記第２有機基板を貫通して、前記半導体チップの下方に垂設された前記半導体チップの熱を伝える少なくとも１以上のピンと、
　前記ピンが挿通されて連結される挿通孔、第２有機基板の前記信号パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、
を有する半導体装置を有する電子機器。
　１０　　セラミックパッケージ
　１１　　半導体チップ
　１１ａ　電極パッド
　１２　　カバーガラス
　１３　　ボンディングワイヤ
　１４　　ピン
　１５　　キャビティ
　１５ａ　底面部
　１７　　貫通孔
　１８　　導電孔
　１８ａ、ｂ　信号パッド
　２０　　第１有機基板
　２１　　スルーホール
　２２　　銅箔
　２４　　ランド
　３０　　ファンアウト型パッケージ
　３１　　配線パターン
　３１ａ　バンプ
　３１ｂ　電極パッド
　３２　　ハンダボール
　４０　　有機基板パッケージ
　４１　　樹脂フレーム
　４２　　第２有機基板
　４３　　スルーホール
　４５　　導電孔
　４５ａ　信号パッド
　４５ｂ　信号ランド
　６１　　ハンダ
　６２　　ハンダ
　６４　　銀ペースト
　６５　　合金
　１００　固体撮像装置
　１０１　半導体装置
　２００　撮像装置

Claims (16)

  1. 　半導体チップと、
    　前記半導体チップが接合され、前記半導体チップと電気的に接続された信号パッドが配設された底面部を有する上方開放の容器状に形成されたパッケージと、
    　前記半導体チップの下方において垂設され、前記半導体チップの熱を伝える少なくとも１以上のピンと、
    　前記ピンが挿通されて連結される挿通孔、前記信号パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、
    を有する半導体装置。
  2. 　半導体チップと、
    　前記半導体チップが下面に接合された透光性カバーと、
    　前記透光性カバーの下面に形成された一端が前記半導体チップの電極パッドに連接され、他端が電極パッドを構成する配線パターンと、
    　前記半導体チップの下面に垂設されて前記半導体チップの熱を伝える少なくとも１以上のピンと、
    　前記ピンが挿通される挿通孔、前記配線パターンの電極パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、
    を有する半導体装置。
  3. 　半導体チップと、
    　前記半導体チップが上面に接合され、前記半導体チップと電気的に接続された信号パッドが配設された第２有機基板と、
    　前記第２有機基板の上面に接合されて上方開放の容器状の形状を構成する枠体状の樹脂フレームと、
    　前記第２有機基板を貫通して、前記半導体チップの下方に垂設された前記半導体チップの熱を伝える少なくとも１以上のピンと、
    　前記ピンが挿通されて連結される挿通孔、第２有機基板の前記信号パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、
    を有する半導体装置。
  4. 　前記ピンは、前記パッケージを貫通して前記半導体チップの下面に接合された請求項１に記載の半導体装置。
  5. 　前記ピンは、前記半導体チップの下面に銀ペーストで接合された請求項１に記載の半導体装置。
  6. 　前記ピンは、前記半導体チップを接合した前記パッケージの下面に接合された請求項１に記載の半導体装置。
  7. 　前記ピンは、前記パッケージの下面に金・銅（Ａｕ－Ｃｕ）合金でロウ付けされている請求項１に記載の半導体装置。
  8. 　前記ピンは、前記パッケージに接合された前記半導体チップを囲繞する態様で配列され、前記パッケージの下面又は前記パッケージの下面を貫通して前記半導体チップの下面に接合された請求項１に記載の半導体装置。
  9. 　前記パッケージは、セラミックで形成された請求項１に記載の半導体装置。
  10. 前記半導体チップは、撮像素子である請求項１に記載の半導体装置。
  11. 　前記ピンは、銅・鉄・燐（Ｃｕ－Ｆｅ－Ｐ）系合金で形成された請求項１に記載の半導体装置。
  12. 　前記第１有機基板は、前記ピンを挿通可能な内周面に金属メッキを施したスルーホールを有する請求項１に記載の半導体装置。
  13. 　前記第１有機基板は、下面に銅箔が張られ、前記挿通孔に挿通された前記ピンの先端部は、前記銅箔とハンダ付けされた請求項１に記載の半導体装置。
  14. 　半導体チップと、
    　前記半導体チップが接合され、前記半導体チップと電気的に接続された信号パッドが配設された底面部を有する上方開放の容器状に形成されたパッケージと、
    　前記半導体チップの下方において垂設され、前記半導体チップの熱を伝える少なくとも１以上のピンと、
    　前記ピンが挿通されて連結される挿通孔、前記信号パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、
    を有する半導体装置を有する電子機器。
  15. 　半導体チップと、
    　前記半導体チップが下面に接合された透光性カバーと、
    　前記透光性カバーの下面に形成された一端が前記半導体チップの電極パッドに連接され、他端が電極パッドを構成する配線パターンと、
    　前記半導体チップの下面に垂設されて前記半導体チップの熱を伝える少なくとも１以上のピンと、
    　前記ピンが挿通される挿通孔、前記配線パターンの電極パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、
    を有する半導体装置を有する電子機器。
  16. 　半導体チップと、
    　前記半導体チップが上面に接合され、前記半導体チップと電気的に接続された信号パッドが配設された第２有機基板と、
    　前記第２有機基板の上面に接合されて上方開放の容器状の形状を構成する枠体状の樹脂フレームと、
    　前記第２有機基板を貫通して、前記半導体チップの下方に垂設された前記半導体チップの熱を伝える少なくとも１以上のピンと、
    　前記ピンが挿通されて連結される挿通孔、第２有機基板の前記信号パッドに電気的に接続されるランド及び下面に張られた銅箔を有する第１有機基板と、
    を有する半導体装置を有する電子機器。
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