JPS61279164A - マルチチツプ・モジユ−ル - Google Patents
マルチチツプ・モジユ−ルInfo
- Publication number
- JPS61279164A JPS61279164A JP12046885A JP12046885A JPS61279164A JP S61279164 A JPS61279164 A JP S61279164A JP 12046885 A JP12046885 A JP 12046885A JP 12046885 A JP12046885 A JP 12046885A JP S61279164 A JPS61279164 A JP S61279164A
- Authority
- JP
- Japan
- Prior art keywords
- module
- micro
- connector
- wiring
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマルチチップ・モジュールに係り、特ニモシュ
ールの配線基板としてシリコンウェハを用いたモジュー
ルの構造に関する。
ールの配線基板としてシリコンウェハを用いたモジュー
ルの構造に関する。
シリコンウェハをモジュールの配線基板として用いたマ
ルチチップ・モジュールは、プロシーディンゲス オブ
ザ １９８３ カスタム インチグレイティラド
サーキット コンフエレンス（Ｐｒｏｃｅｅｄｊ−ｎｇ
ｓ ｏｆ Ｔｈｅ １９８３ Ｃｕｓｔｏｍ Ｔｎｔｅ
ｇｒａｔｅｄＣｊｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ
） ｐ ｐ、 １４２ １４６ ＊日立１９８４年５月
号Ｔ’ ｐ−８９を特開昭５９−２３５３１号に開示さ
れているが、モジュールの信号ピンはワイアボンドによ
りモジュール基板の周囲からとり出していた。しかし、
数１０個のＬＳＩチップを搭載したモジュールを実現し
ようとすると、モジュール基板の中央部におかれたＬＳ
Ｉチップは、シリコンウェハ上の配線抵抗が大きいため
、出力に直列にボンディング・パッドまでの長い配線に
よる抵抗がはいることになる。従って、このＬＳＩ出力
をそのままモジュールの出力とすることはできず、モジ
ュール基板の周辺のボンディング・パッド近くにモジュ
ールの出力バッファ用チップを置く必要があり、モジュ
ール基板」二の長い配線と合わせて出力回路の遅延時間
が問題になっていた。
ルチチップ・モジュールは、プロシーディンゲス オブ
ザ １９８３ カスタム インチグレイティラド
サーキット コンフエレンス（Ｐｒｏｃｅｅｄｊ−ｎｇ
ｓ ｏｆ Ｔｈｅ １９８３ Ｃｕｓｔｏｍ Ｔｎｔｅ
ｇｒａｔｅｄＣｊｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ
） ｐ ｐ、 １４２ １４６ ＊日立１９８４年５月
号Ｔ’ ｐ−８９を特開昭５９−２３５３１号に開示さ
れているが、モジュールの信号ピンはワイアボンドによ
りモジュール基板の周囲からとり出していた。しかし、
数１０個のＬＳＩチップを搭載したモジュールを実現し
ようとすると、モジュール基板の中央部におかれたＬＳ
Ｉチップは、シリコンウェハ上の配線抵抗が大きいため
、出力に直列にボンディング・パッドまでの長い配線に
よる抵抗がはいることになる。従って、このＬＳＩ出力
をそのままモジュールの出力とすることはできず、モジ
ュール基板の周辺のボンディング・パッド近くにモジュ
ールの出力バッファ用チップを置く必要があり、モジュ
ール基板」二の長い配線と合わせて出力回路の遅延時間
が問題になっていた。
さらに、１０００ビン以」二の多数の信号ピンを必要と
するモジュールにおいては、モジュールを搭載するパッ
ケージとして、文献（２）に示されているリードフレー
ムのような、パッケージの周辺からピンをとり出す構造
を用いることはできず、パッケージの全面にピンを立て
るピン・グリッド・アレー構造を採らざるを得ない。す
ると、ピン・グリッド・アレーの中央部の信号ピンへは
、モジコール基板の周囲からボンディング・ワイヤによ
りパッケージ−１〕の電極に接続した後、パッケージ−
にで再び長い配線を行なう必要があった。このため、パ
ッケージ−１ユの配線による静電容置が大きくなり、さ
らにパッケージ−にを長い信号配線が平行して走るので
、隣接した配線からのクロストーク・ノイズが問題にな
っていた。
するモジュールにおいては、モジュールを搭載するパッ
ケージとして、文献（２）に示されているリードフレー
ムのような、パッケージの周辺からピンをとり出す構造
を用いることはできず、パッケージの全面にピンを立て
るピン・グリッド・アレー構造を採らざるを得ない。す
ると、ピン・グリッド・アレーの中央部の信号ピンへは
、モジコール基板の周囲からボンディング・ワイヤによ
りパッケージ−１〕の電極に接続した後、パッケージ−
にで再び長い配線を行なう必要があった。このため、パ
ッケージ−１ユの配線による静電容置が大きくなり、さ
らにパッケージ−にを長い信号配線が平行して走るので
、隣接した配線からのクロストーク・ノイズが問題にな
っていた。
また、多数のＴ、 Ｓ Ｔチップをモジュール化しよう
とすると、モジコール基板を大きくする必要があり、配
線の長いネットが発生する。シリコンウェハを用いたモ
ジュール基板は配線抵抗が大きくなるため配線遅延時間
が大きくなり、モジュール基板の大きさには制限があっ
た。
とすると、モジコール基板を大きくする必要があり、配
線の長いネットが発生する。シリコンウェハを用いたモ
ジュール基板は配線抵抗が大きくなるため配線遅延時間
が大きくなり、モジュール基板の大きさには制限があっ
た。
本発明の目的は、モジュール基板としてシリコンウェハ
を用いながら、多数の信号ピンをとり出すことができ、
しかも遅延時間の増大やクロストーク・ノイズを生ずる
ことの少ないモジュールに提供することにある。さらに
本発明の別の目的は、シリコンウェハーＬの長距離配線
の配線遅延時間を小さくすることのできるモジュールを
提供することにある。
を用いながら、多数の信号ピンをとり出すことができ、
しかも遅延時間の増大やクロストーク・ノイズを生ずる
ことの少ないモジュールに提供することにある。さらに
本発明の別の目的は、シリコンウェハーＬの長距離配線
の配線遅延時間を小さくすることのできるモジュールを
提供することにある。
本発明は、モジュール基板−ＬのＬＳＩチップの間にマ
イクロ・コネクタを置き、これによりモジュールの信号
をパッケージ−１−の信号パッドに接続することにより
、パッケージのピンへの配線を短くしたことを特徴とす
るものである。さらに、モジュールＬ遠くに置かれたＬ
ＳＩチップ間の長距離配線は抵抗の大きなシリコンウェ
ハー１−で行なうのではなく、Ｌ記マイクロ・コネクタ
を介してセラミック基板−ヒで配線することを特徴とす
るものである。
イクロ・コネクタを置き、これによりモジュールの信号
をパッケージ−１−の信号パッドに接続することにより
、パッケージのピンへの配線を短くしたことを特徴とす
るものである。さらに、モジュールＬ遠くに置かれたＬ
ＳＩチップ間の長距離配線は抵抗の大きなシリコンウェ
ハー１−で行なうのではなく、Ｌ記マイクロ・コネクタ
を介してセラミック基板−ヒで配線することを特徴とす
るものである。
以下、本発明の実施例を図面により説明する。
第１図は本発明の一実施例のモジュールの断面図であり
、第２図はそのモジュール基板の平面図である。図にお
いて１がフリップチップ型の■、ＳＩチップ、２がモジ
ュール基板であり、ＬＳＩチツプ１はモジュール基板２
にフェースダウン・ボンディングにより接続する。３が
そのハンダ・バンプである。４はパッケージのセラミッ
ク」大板であり、５はパッケージのピンである。セラミ
ック基板４からピン５への配線は第３図に示すように、
セラミック基板Ｈの配線パターン６とスルーホール７に
よって接続する。８はモジュール基Ｆｊ２とパッケージ
のセラミック基板４を電気的に接続するためのマイクロ
・コネクタである。モジュール基板２の上で遠くに実装
されたＬ Ｓ Ｉチン１間を接続する長距離配線はパッ
ケージのセラミック基板４の」二にパターンを形成し、
Ｔ、ＳＴチップ周辺におかれたマイクロ・コネクタ８に
より接続することにより行なう。９はパッケージのキャ
ップ、１０は空冷フィンである。また１１はマイクロ・
コネクタ８が電源を供給するには電流容量が不十分な嚇
合にモジュール基板２に電源を供給するための、マイク
［Ｉ・コネクタ８より抵抗が小さく、電流容量の大きな
コネクタである。モジュール基板２とキャップ９は熱伝
導性グリースで接着し、キャップ９とセラミック基板４
、キャップ９と空冷フィン１０はハンダ付けにより接着
する。この時組立て順により融点の異なるハンダを用い
る。
、第２図はそのモジュール基板の平面図である。図にお
いて１がフリップチップ型の■、ＳＩチップ、２がモジ
ュール基板であり、ＬＳＩチツプ１はモジュール基板２
にフェースダウン・ボンディングにより接続する。３が
そのハンダ・バンプである。４はパッケージのセラミッ
ク」大板であり、５はパッケージのピンである。セラミ
ック基板４からピン５への配線は第３図に示すように、
セラミック基板Ｈの配線パターン６とスルーホール７に
よって接続する。８はモジュール基Ｆｊ２とパッケージ
のセラミック基板４を電気的に接続するためのマイクロ
・コネクタである。モジュール基板２の上で遠くに実装
されたＬ Ｓ Ｉチン１間を接続する長距離配線はパッ
ケージのセラミック基板４の」二にパターンを形成し、
Ｔ、ＳＴチップ周辺におかれたマイクロ・コネクタ８に
より接続することにより行なう。９はパッケージのキャ
ップ、１０は空冷フィンである。また１１はマイクロ・
コネクタ８が電源を供給するには電流容量が不十分な嚇
合にモジュール基板２に電源を供給するための、マイク
［Ｉ・コネクタ８より抵抗が小さく、電流容量の大きな
コネクタである。モジュール基板２とキャップ９は熱伝
導性グリースで接着し、キャップ９とセラミック基板４
、キャップ９と空冷フィン１０はハンダ付けにより接着
する。この時組立て順により融点の異なるハンダを用い
る。
ＬＳＩチップで発生した熱は、ハンダ・バンプ３、シリ
コンウェハから成るモジュール基板２、キャップ９、空
冷フィン１０を通して放熱される。第３図はマイクロ・
コネクタ８を含む部分を拡大したモジュールの断面の一
部である。コネクタ８は絶縁性のゴム１２に多数の金属
線１３を埋込んだ非等方電導性ゴムであり、モジュール
基板１〕の信号電極１４とセラミック基板−１；の信号
電極〕−５に対して］本以ヒの金属線１３が接触し、そ
の間を電気的に接続する。従って電極１４と１５の間の
位置合せを行なうのみで、コネクタ８と電極１４゜１５
の間の位置合せは不要である。
コンウェハから成るモジュール基板２、キャップ９、空
冷フィン１０を通して放熱される。第３図はマイクロ・
コネクタ８を含む部分を拡大したモジュールの断面の一
部である。コネクタ８は絶縁性のゴム１２に多数の金属
線１３を埋込んだ非等方電導性ゴムであり、モジュール
基板１〕の信号電極１４とセラミック基板−１；の信号
電極〕−５に対して］本以ヒの金属線１３が接触し、そ
の間を電気的に接続する。従って電極１４と１５の間の
位置合せを行なうのみで、コネクタ８と電極１４゜１５
の間の位置合せは不要である。
第４図は本発明の実装例で、別のマイクロ・コネクタを
用いたモジュールのマイクロ・コネクタ８を含む部分の
拡大断面図の一部である。本実施例のマイクロ・コネク
タ８はセラミック材料より成り、その表裏にモジュール
基板の電極１４とセラミック基板の電極１５に対応した
位置にハンダ・バンプにより接続するための電極１６を
設け、その間をスルーホール１７に接続したものである
。
用いたモジュールのマイクロ・コネクタ８を含む部分の
拡大断面図の一部である。本実施例のマイクロ・コネク
タ８はセラミック材料より成り、その表裏にモジュール
基板の電極１４とセラミック基板の電極１５に対応した
位置にハンダ・バンプにより接続するための電極１６を
設け、その間をスルーホール１７に接続したものである
。
マイクロ・コネクタ８はモジュール基板２にＬＦｄチッ
プ１をフェースダウン・ボンディングする時に、同時に
ハンダ接続する。１８はそのハンダ・バンプである。そ
してモジュールを組立てる時にセラミック基板４にもハ
ンダ・バンプにより接続する。
プ１をフェースダウン・ボンディングする時に、同時に
ハンダ接続する。１８はそのハンダ・バンプである。そ
してモジュールを組立てる時にセラミック基板４にもハ
ンダ・バンプにより接続する。
第５図は本発明の実施例でさらに別のマイクロ・コネク
タを用いたモジュールのマイクロ・コネクタ８を含む部
分の拡大断面図の一部である。本実施例のマイクロ・コ
ネクタ８は、２枚のシリコン単結晶基板に異方性エツチ
ングの手段により、各々錐状空洞２０を空けたものと筒
状空洞２１を空けたものをはり合わせてカップ状の空洞
とし、この空洞にＤ（融点金属２２を充填したメスと、
オスのマイクロ・ピン２３より成る。マイクロ・ピンは
例えば、アイ・イー・イー・イー トランザクションズ
オン コンポネント、ハイブリッドス アンド マニ
ュファクチュアリング テクノロジー（ＩＦＩＥＥ Ｔ
ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｏｎｅｎｔｓ
。
タを用いたモジュールのマイクロ・コネクタ８を含む部
分の拡大断面図の一部である。本実施例のマイクロ・コ
ネクタ８は、２枚のシリコン単結晶基板に異方性エツチ
ングの手段により、各々錐状空洞２０を空けたものと筒
状空洞２１を空けたものをはり合わせてカップ状の空洞
とし、この空洞にＤ（融点金属２２を充填したメスと、
オスのマイクロ・ピン２３より成る。マイクロ・ピンは
例えば、アイ・イー・イー・イー トランザクションズ
オン コンポネント、ハイブリッドス アンド マニ
ュファクチュアリング テクノロジー（ＩＦＩＥＥ Ｔ
ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｏｎｅｎｔｓ
。
Ｈｙｂｒｉｄｓ、ａｎｄ Ｍａｎｕｆａｃｔｕｒｉｎ
ｇ Ｔｅｃｈｎｏｌｏｇｙ、）Ｖｏｗ。
ｇ Ｔｅｃｈｎｏｌｏｇｙ、）Ｖｏｗ。
ＣＨＭＴ−５，Ｎｎ２．ｐｐ、２７１．−２８０（１９
８２）に示されている手段によりセラミック基板４に立
てる。マイクロ・コネクタの接続は、まずモジュール基
板２の電極２４に対して錐状空洞２０の開口部を位置決
めした後、低融点金属ボールをカップ状空洞に充填し、
さらにセラミック基板４に立てたマイクロ・ピン２３を
各々カップ状空洞に挿入する。この後、低融点金属ボー
ルを溶融させて、第５図の如くモジュール基板上の電極
２４とマイクロ・ピン２３を電気的に接続する。
８２）に示されている手段によりセラミック基板４に立
てる。マイクロ・コネクタの接続は、まずモジュール基
板２の電極２４に対して錐状空洞２０の開口部を位置決
めした後、低融点金属ボールをカップ状空洞に充填し、
さらにセラミック基板４に立てたマイクロ・ピン２３を
各々カップ状空洞に挿入する。この後、低融点金属ボー
ルを溶融させて、第５図の如くモジュール基板上の電極
２４とマイクロ・ピン２３を電気的に接続する。
第６図は、第５図のマイクロ・コネクタを変形したもの
であり、マイクロ・コネクタのメスを直接モジュール基
板２の」二に形成する。すなわち、モジュール基板２に
異方性エツチングの手段により錐状の穴２５を掘り、こ
の表面にメッキ２６を施してモジュール基板２の表面の
配線と接続するとともに、低融点金属２２とのぬれ性を
よくする。
であり、マイクロ・コネクタのメスを直接モジュール基
板２の」二に形成する。すなわち、モジュール基板２に
異方性エツチングの手段により錐状の穴２５を掘り、こ
の表面にメッキ２６を施してモジュール基板２の表面の
配線と接続するとともに、低融点金属２２とのぬれ性を
よくする。
マイクロ・コネクタは、錐状空洞２５に低融点金属ボー
ルを充填し、さらにマイクロ・ピン２３を挿入した後、
低融点金属ボールを溶融させてモジュール基板２とセラ
ミック基板４を接続する。
ルを充填し、さらにマイクロ・ピン２３を挿入した後、
低融点金属ボールを溶融させてモジュール基板２とセラ
ミック基板４を接続する。
以−Ｈの実施例ではモジュール基板２の１−のＬＳＩチ
ップ１の間にマイクロ・コネクタ８を置くようにしたが
、モジュール基板２の表面には、モジュールの検査や論
理の修正を行なうために、■、ＳＴの信号を引き出した
補修用パッドが存在する。従ってモジュールの信号も必
ずこの補修用パッドに引き出されており、これをパッケ
ージのセラミック基板への接続に使用することができる
。この実施例を第７図に示す。第７図において３０が補
修用パッドであり、この上にワイア・ボンディングによ
り金属線３１を立て、この金属線３１をハンダ付けによ
りパッケージのセラミック基板４に接続する。３２がそ
のハンダである。本実施例によればモジュール基板１−
にマイクロ・コネクタを実装するためのスペースが不要
になる。なお、本実施例のワイア・ボンディングにより
モジュール基板上に金属線を立てる手段は、第１図の実
施例のマイクロ・コネクタとして用いることもできる。
ップ１の間にマイクロ・コネクタ８を置くようにしたが
、モジュール基板２の表面には、モジュールの検査や論
理の修正を行なうために、■、ＳＴの信号を引き出した
補修用パッドが存在する。従ってモジュールの信号も必
ずこの補修用パッドに引き出されており、これをパッケ
ージのセラミック基板への接続に使用することができる
。この実施例を第７図に示す。第７図において３０が補
修用パッドであり、この上にワイア・ボンディングによ
り金属線３１を立て、この金属線３１をハンダ付けによ
りパッケージのセラミック基板４に接続する。３２がそ
のハンダである。本実施例によればモジュール基板１−
にマイクロ・コネクタを実装するためのスペースが不要
になる。なお、本実施例のワイア・ボンディングにより
モジュール基板上に金属線を立てる手段は、第１図の実
施例のマイクロ・コネクタとして用いることもできる。
本発明のマルチチップ・モジュールの構造は、チップ寸
法がウェハの大きさである、いオ）ゆるウェハ スケー
ル インテグレーションＷＳＩ（Ｉｄａｆｅｒ ５ｃａ
ｌｅ Ｉｎｔｅｇｒａｔｊｏｎ） のパッケージング
にも用いることができる。すなわち、Ｌ Ｓ Ｉチップ
はフェースダウン・ボンディングによりモジュール基板
に接続するのではなく、モジュール基板であるシリコン
ウェハ上に直接、半導体プロセスにより製造される。こ
の場合にもシリコンウェハ上の任意の位置にマイクロ・
コネクタを置き、シリコンウェハｌの信号をパッケージ
上の信号パッドに接続することにより、配線長を短くで
き、従って遅延時間を小さくすることができる。
法がウェハの大きさである、いオ）ゆるウェハ スケー
ル インテグレーションＷＳＩ（Ｉｄａｆｅｒ ５ｃａ
ｌｅ Ｉｎｔｅｇｒａｔｊｏｎ） のパッケージング
にも用いることができる。すなわち、Ｌ Ｓ Ｉチップ
はフェースダウン・ボンディングによりモジュール基板
に接続するのではなく、モジュール基板であるシリコン
ウェハ上に直接、半導体プロセスにより製造される。こ
の場合にもシリコンウェハ上の任意の位置にマイクロ・
コネクタを置き、シリコンウェハｌの信号をパッケージ
上の信号パッドに接続することにより、配線長を短くで
き、従って遅延時間を小さくすることができる。
本発明によれば、ＬＳＩチップからパッケージのピンま
での配線を非常に短くすることができ、ＬＳＩチップか
らモジュールのピンまでの配線が長いことによる遅延時
間の増大やクロストーク・ノイズの発生を低減すること
ができる。
での配線を非常に短くすることができ、ＬＳＩチップか
らモジュールのピンまでの配線が長いことによる遅延時
間の増大やクロストーク・ノイズの発生を低減すること
ができる。
また、Ｔ、Ｓｒチップ間の長距離配線をセラミック基板
上に移すことにより配線遅延時間を減少することができ
る。
上に移すことにより配線遅延時間を減少することができ
る。
第１図は本発明の一実施例のモジュールの断面図、第２
図は第１図に示すモジュールのモジューワ ル基板の平面図、第３図から第へ図はそれぞれモジュー
ルのマイクロ・コネクタを含む部分の断面拡大図である
。 １・・・Ｔ、Ｓｒチップ、２・・・モジュール基板、３
゜１８・・・ハンダ・バンプ、４・・・パッケージのセ
ラミック基板、５・・・パッケージのピン、６・・・セ
ラミック基板上の配線、７・・・スルーホール、８・・
・マイクロ・コネクタ、９・・・キャップ、１０・・・
空冷フィン、１１・・・電源用コネクタ、１３・・・非
等方電導性コネクタの金属線、ｉ４．．２４・・・モジ
ュール基板の電極、１５・・・パッケージのセラミック
基板の電極、１６・・・マイクロ・コネクタの電極、１
７・・・スルーホール、２２・・・低融点金属、２３・
・・マイクロ・ビン、３０・・・モジュール基板の補修
用パッド、３１百 １ 図 不 ２ 図 第３図 篤４図 百 ５ 図 ｙｉｚ 冨７図
図は第１図に示すモジュールのモジューワ ル基板の平面図、第３図から第へ図はそれぞれモジュー
ルのマイクロ・コネクタを含む部分の断面拡大図である
。 １・・・Ｔ、Ｓｒチップ、２・・・モジュール基板、３
゜１８・・・ハンダ・バンプ、４・・・パッケージのセ
ラミック基板、５・・・パッケージのピン、６・・・セ
ラミック基板上の配線、７・・・スルーホール、８・・
・マイクロ・コネクタ、９・・・キャップ、１０・・・
空冷フィン、１１・・・電源用コネクタ、１３・・・非
等方電導性コネクタの金属線、ｉ４．．２４・・・モジ
ュール基板の電極、１５・・・パッケージのセラミック
基板の電極、１６・・・マイクロ・コネクタの電極、１
７・・・スルーホール、２２・・・低融点金属、２３・
・・マイクロ・ビン、３０・・・モジュール基板の補修
用パッド、３１百 １ 図 不 ２ 図 第３図 篤４図 百 ５ 図 ｙｉｚ 冨７図
Claims (1)
- 【特許請求の範囲】 １、１個以上のＬＳＩチップをウェハに実装するマルチ
チップモジュールにおいて、上記ウェハ上のＬＳＩチッ
プの間または周辺に１個以上のマイクロ・コネクタを設
け、該マイクロ・コネクタによりパッケージ基板上の電
極と接続するマルチチップ・モジュール。 ２、上記ＬＳＩチップ間の長距離配線を上記パッケージ
基板上で上記マイクロ・コネクタを介して行なうことを
特徴とする特許請求の範囲第１項記載のマルチチップ・
モジュール。 ３、上記マイクロ・コネクタとして非等方電導性ゴムを
用いたことを特徴とする特許請求の範囲第１項又は第２
項記載のマルチチップ・モジユール。 ４、上記マイクロ・コネクタとして両面にハンダ・バン
プによる接続用電極を設け、該電極間をスルーホールに
より接続したセラミック素子を用いたことを特徴とする
特許請求の範囲第１項又は第２項記載のマルチチップ・
モジュール。 ５、上記マイクロ・コネクタとして低融点金属だめを形
成し、該低融点金属だめに低融点金属を充填したメス・
コネクタとマイクロ・ピンを用いたことを特徴とする特
許請求の範囲第１項又は第２項記載のマルチチップ・モ
ジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12046885A JPS61279164A (ja) | 1985-06-05 | 1985-06-05 | マルチチツプ・モジユ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12046885A JPS61279164A (ja) | 1985-06-05 | 1985-06-05 | マルチチツプ・モジユ−ル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61279164A true JPS61279164A (ja) | 1986-12-09 |
Family
ID=14786914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12046885A Pending JPS61279164A (ja) | 1985-06-05 | 1985-06-05 | マルチチツプ・モジユ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61279164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992021150A1 (en) * | 1991-05-23 | 1992-11-26 | Motorola, Inc. | Integrated circuit chip carrier |
-
1985
- 1985-06-05 JP JP12046885A patent/JPS61279164A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992021150A1 (en) * | 1991-05-23 | 1992-11-26 | Motorola, Inc. | Integrated circuit chip carrier |
| US5293067A (en) * | 1991-05-23 | 1994-03-08 | Motorola, Inc. | Integrated circuit chip carrier |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3239909B2 (ja) | 積層可能な三次元マルチチップ半導体デバイスとその製法 | |
| US5817530A (en) | Use of conductive lines on the back side of wafers and dice for semiconductor interconnects | |
| JP3330114B2 (ja) | ポリマースタッドグリッドアレイのための基板の製造のための方法 | |
| KR100868419B1 (ko) | 반도체장치 및 그 제조방법 | |
| US6437990B1 (en) | Multi-chip ball grid array IC packages | |
| US5942795A (en) | Leaded substrate carrier for integrated circuit device and leaded substrate carrier device assembly | |
| US6659512B1 (en) | Integrated circuit package employing flip-chip technology and method of assembly | |
| US20020074637A1 (en) | Stacked flip chip assemblies | |
| US9030021B2 (en) | Printed circuit board having hexagonally aligned bump pads for substrate of semiconductor package, and semiconductor package including the same | |
| JP2002353398A (ja) | 半導体装置 | |
| US8004070B1 (en) | Wire-free chip module and method | |
| US20130277855A1 (en) | High density 3d package | |
| US6664621B2 (en) | Semiconductor chip package with interconnect structure | |
| JPH0637248A (ja) | 積み重ね半導体マルチチップモジュールおよびその製造方法 | |
| KR20150041029A (ko) | Bva 인터포저 | |
| US5113314A (en) | High-speed, high-density chip mounting | |
| KR20040080912A (ko) | 반도체장치 | |
| US20050116322A1 (en) | Circuit module | |
| US20040124513A1 (en) | High-density multichip module package | |
| US20070130554A1 (en) | Integrated Circuit With Dual Electrical Attachment Pad Configuration | |
| TWI459512B (zh) | 使用相互連接的三維層片將垂直封裝的ｍｏｓｆｅｔ和積體電路功率器件構建成集成模組 | |
| US20020039807A1 (en) | Manufacturing method of a semiconductor device | |
| US20030048624A1 (en) | Low-height multi-component assemblies | |
| JPH10214919A (ja) | マルチチップモジュールの製造方法 | |
| JPS61279164A (ja) | マルチチツプ・モジユ−ル |