JP2002083900A - チップサイズパッケージ - Google Patents
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 容易に構成でき、実装性や実装信頼性の高い
ＣＳＰを提供する。 【解決手段】 モールド樹脂とインターポーザともに半
導体パッケージを構成し、半導体チップをインターポー
ザ上に搭載し、ワイヤボンドや別の方法によって半導体
チップとインターポーザを接続できるようにパターニン
グされたインターポーザにおいて、前記インターポーザ
の上面と下面の導通をとるスルーホールに樹脂を充填
し、さらにその上にメッキ加工を施し、穴がないビアホ
ールを作製し、前記インターポーザ下面の電極となるパ
ターンがはんだレジストより高くなるようにそれぞれを
配置した。
ＣＳＰを提供する。 【解決手段】 モールド樹脂とインターポーザともに半
導体パッケージを構成し、半導体チップをインターポー
ザ上に搭載し、ワイヤボンドや別の方法によって半導体
チップとインターポーザを接続できるようにパターニン
グされたインターポーザにおいて、前記インターポーザ
の上面と下面の導通をとるスルーホールに樹脂を充填
し、さらにその上にメッキ加工を施し、穴がないビアホ
ールを作製し、前記インターポーザ下面の電極となるパ
ターンがはんだレジストより高くなるようにそれぞれを
配置した。
Description
【発明の属する技術分野】本発明は、インターポーザを
使用したランドグリッドアレイ型のチップサイズパッケ
ージに関し、特に実装性や実装信頼性を高めたものに関
する。
使用したランドグリッドアレイ型のチップサイズパッケ
ージに関し、特に実装性や実装信頼性を高めたものに関
する。
【０００１】
【従来技術】インターポーザを使用したチップサイズパ
ッケージ（Chip Size Package以下、ＣＳＰと呼ぶ）に
は、インターポーザ上の電極にはんだボールを接着させ
たボールグリッドアレイ（Ba11 Grid Array以下、ＢＧ
Ａと呼ぶ）とはんだボールを使用しないランドグリッド
アレイ（Land Grid Array以下、ＬＧＡと呼ぶ）があ
る。いずれの電極構造も電極をインターポ一ザ裏面にマ
トリックス状に配置し、これまでの四方向からのみ電極
を取り出すクァドフラットパッケージ（ＱＦＰ：Quad F
lat Package）よりも小さい面積で多くの電極数に対応
できる。従って、ピン数増加に伴うパッケージサイズの
増大化現象が顕著ではなくなり、半導体チップのサイズ
とパッケージサイズの面積比を小さくすることができ
る。
ッケージ（Chip Size Package以下、ＣＳＰと呼ぶ）に
は、インターポーザ上の電極にはんだボールを接着させ
たボールグリッドアレイ（Ba11 Grid Array以下、ＢＧ
Ａと呼ぶ）とはんだボールを使用しないランドグリッド
アレイ（Land Grid Array以下、ＬＧＡと呼ぶ）があ
る。いずれの電極構造も電極をインターポ一ザ裏面にマ
トリックス状に配置し、これまでの四方向からのみ電極
を取り出すクァドフラットパッケージ（ＱＦＰ：Quad F
lat Package）よりも小さい面積で多くの電極数に対応
できる。従って、ピン数増加に伴うパッケージサイズの
増大化現象が顕著ではなくなり、半導体チップのサイズ
とパッケージサイズの面積比を小さくすることができ
る。
【０００２】特に、ＬＧＡは実装基板との接続にはんだ
ボールを使わず、ランドと呼ばれる平面電極を用いるた
め、コスト的に有利である。さらに、ＬＧＡの中でもイ
ンターポーザとして単層のプリント配線板（Print Circ
uit Board以下、ＰＣＢと呼ぶ）を用いたものは、セラ
ミックを用いたものに比較し、安価であり、しかも薄く
しても壊れにくいためパッケージをより薄くすることが
可能である。
ボールを使わず、ランドと呼ばれる平面電極を用いるた
め、コスト的に有利である。さらに、ＬＧＡの中でもイ
ンターポーザとして単層のプリント配線板（Print Circ
uit Board以下、ＰＣＢと呼ぶ）を用いたものは、セラ
ミックを用いたものに比較し、安価であり、しかも薄く
しても壊れにくいためパッケージをより薄くすることが
可能である。
【０００３】図５に示すものはその一例を示すＬＧＡ型
のＣＳＰであり、図４（ａ）は側面断面（Ａ−Ａ断面）
を、図４（ｂ）は裏面をそれぞれ示す。本図において、
１はＰＣＢからなるインターポーザ、２はインターポー
ザ１上にダイボンドにて搭載された半導体チップ、３は
ボンディングワイヤ、４は半導体チップを被覆するモー
ルド樹脂、６はランド、６ａは配線、７は半導体チップ
２接着のためのダイアタッチ材、８ははんだレジスト、
１１はインターポーザ上下面を貫通するスルーホールを
示す。
のＣＳＰであり、図４（ａ）は側面断面（Ａ−Ａ断面）
を、図４（ｂ）は裏面をそれぞれ示す。本図において、
１はＰＣＢからなるインターポーザ、２はインターポー
ザ１上にダイボンドにて搭載された半導体チップ、３は
ボンディングワイヤ、４は半導体チップを被覆するモー
ルド樹脂、６はランド、６ａは配線、７は半導体チップ
２接着のためのダイアタッチ材、８ははんだレジスト、
１１はインターポーザ上下面を貫通するスルーホールを
示す。
【０００４】本図に示すように、半導体チップ２はイン
ターポーザ１上に搭載され、ワイヤボンディングによっ
て半導体チップ２と配線６ａを接続し、インターポーザ
の上面と下面の導通をとるスルーホール１１を介して、
インターポーザ１下面のランド６に接続できるよう構成
されている。この例は、ランドが１６個であるが、マト
リックス状に配置することによりＬＧＡを構成すること
ができる。このため、多ピンにもかかわらずパッケージ
サイズを小さくすることができる。
ターポーザ１上に搭載され、ワイヤボンディングによっ
て半導体チップ２と配線６ａを接続し、インターポーザ
の上面と下面の導通をとるスルーホール１１を介して、
インターポーザ１下面のランド６に接続できるよう構成
されている。この例は、ランドが１６個であるが、マト
リックス状に配置することによりＬＧＡを構成すること
ができる。このため、多ピンにもかかわらずパッケージ
サイズを小さくすることができる。
【０００５】また、はんだレジスト８がインターポーザ
１の上下面の接続に必要な所定箇所を除いて塗布され、
さらにスルーホール１１内にも充填された構成となって
いる。そのため、インターポーザ１の半導体チップ搭載
面に被覆されるモールド樹脂が下面に露出せず、また実
装時にはんだが複数のランド間を導通させることがなく
なる。
１の上下面の接続に必要な所定箇所を除いて塗布され、
さらにスルーホール１１内にも充填された構成となって
いる。そのため、インターポーザ１の半導体チップ搭載
面に被覆されるモールド樹脂が下面に露出せず、また実
装時にはんだが複数のランド間を導通させることがなく
なる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記図
５のような構造のパッケージでは、ランドがはんだレジ
ストよりも内側に配置される。即ち、ランドは凹んだ形
状となり、実装基板への実装性および実装信頼性がＢＧ
Ａよりも劣ることが明らかである。すなわち、はんだが
少なければ実装基板上のパターンとランドが十分に接続
されず、逆にはんだの量を多くした場合に隣り合うラン
ド同士を短絡させてしまうということが起こりやすい。
これは、実装基板とランドの間隙が精度の低いはんだレ
ジスト厚に依存するためであり、このことは、ＣＳＰの
ような寸法が小さく、精密な電子部品としては、大きな
欠点となってしまう。
５のような構造のパッケージでは、ランドがはんだレジ
ストよりも内側に配置される。即ち、ランドは凹んだ形
状となり、実装基板への実装性および実装信頼性がＢＧ
Ａよりも劣ることが明らかである。すなわち、はんだが
少なければ実装基板上のパターンとランドが十分に接続
されず、逆にはんだの量を多くした場合に隣り合うラン
ド同士を短絡させてしまうということが起こりやすい。
これは、実装基板とランドの間隙が精度の低いはんだレ
ジスト厚に依存するためであり、このことは、ＣＳＰの
ような寸法が小さく、精密な電子部品としては、大きな
欠点となってしまう。
【０００７】本発明は、上記問題点を解消し、容易に構
成でき、しかも実装性や実装信頼性を高めることのでき
るＣＳＰを提供することを目的とする。
成でき、しかも実装性や実装信頼性を高めることのでき
るＣＳＰを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、単層のＰＣＢからなり、上下面を貫通す
るスルーホールが形成されたインターポーザと、該イン
ターポーザ下面に被着され前記スルーホールと接続する
ランドと、前記インターポーザ下面に被着したはんだレ
ジストと、前記インターポーザ上面に搭載された半導体
チップを被覆するモールド樹脂とからなるＬＧＡ型のＣ
ＳＰにおいて、前記スルーホール内の全てに樹脂を充填
し、前記スルーホール開口から露出した前記樹脂上にわ
たったメッキパターンの形成で前記ランドを作り、前記
はんだレジストを前記ランドを除く箇所に選択的に形成
し、前記ランドが前記はんだレジスト層よりも突出する
構成とした。かかる構成により、ソルダーレジストをス
ルーホール内に埋める必要が無く、ランド上にはんだレ
ジストを形成しなくて済むようになる。
に、本発明は、単層のＰＣＢからなり、上下面を貫通す
るスルーホールが形成されたインターポーザと、該イン
ターポーザ下面に被着され前記スルーホールと接続する
ランドと、前記インターポーザ下面に被着したはんだレ
ジストと、前記インターポーザ上面に搭載された半導体
チップを被覆するモールド樹脂とからなるＬＧＡ型のＣ
ＳＰにおいて、前記スルーホール内の全てに樹脂を充填
し、前記スルーホール開口から露出した前記樹脂上にわ
たったメッキパターンの形成で前記ランドを作り、前記
はんだレジストを前記ランドを除く箇所に選択的に形成
し、前記ランドが前記はんだレジスト層よりも突出する
構成とした。かかる構成により、ソルダーレジストをス
ルーホール内に埋める必要が無く、ランド上にはんだレ
ジストを形成しなくて済むようになる。
【０００９】また、前記スルーホールから該スルーホー
ルに充填した樹脂を該スルーホール開口面から突出させ
て露出させることによって、応力吸収性の高い突出した
ランドを形成する構成とした。
ルに充填した樹脂を該スルーホール開口面から突出させ
て露出させることによって、応力吸収性の高い突出した
ランドを形成する構成とした。
【００１０】また、これらの構成に加えてさらに、前記
インターポーザの前記半導体チップに重畳する位置に前
記樹脂が充填された前記スルーホールを複数形成し、該
複数のスルーホールが前記インターポーザ下面に被着さ
れた放熱用パッドで相互に接続するようにし、該放熱用
パッドを前記スルーホール開口から露出した前記樹脂上
にわたって形成したひとつのメッキパターンで作り、こ
れを前記インターポーザ下面に被着したはんだレジスト
層よりも突出した構成とした。かかる構成により、パッ
ケージに良好な放熱構造を持たせることができる。
インターポーザの前記半導体チップに重畳する位置に前
記樹脂が充填された前記スルーホールを複数形成し、該
複数のスルーホールが前記インターポーザ下面に被着さ
れた放熱用パッドで相互に接続するようにし、該放熱用
パッドを前記スルーホール開口から露出した前記樹脂上
にわたって形成したひとつのメッキパターンで作り、こ
れを前記インターポーザ下面に被着したはんだレジスト
層よりも突出した構成とした。かかる構成により、パッ
ケージに良好な放熱構造を持たせることができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を実施
例及び図面を用いて説明する。なお、複数の図面にわた
って同一又は相当するものには同一の符号を付し、説明
の重複を避けた。
例及び図面を用いて説明する。なお、複数の図面にわた
って同一又は相当するものには同一の符号を付し、説明
の重複を避けた。
【００１２】図１は本発明の一実施例を示し、図１
（ａ）は側面断面（Ａ−Ａ断面）を、図１（ｂ）は裏面
をそれぞれ示す。本図において、１はインターポーザ、
５はスルーホール充填樹脂、８ははんだレジストを示
す。本図に示すように、インターポーザ１に形成された
スルーホール１１内の全てにスルーホール充填樹脂５が
充填されており、インターポーザ上下面に形成された配
線６ａ及びランド６は、スルーホール１１開口及びスル
ーホール充填樹脂５上にわたって形成されている。
（ａ）は側面断面（Ａ−Ａ断面）を、図１（ｂ）は裏面
をそれぞれ示す。本図において、１はインターポーザ、
５はスルーホール充填樹脂、８ははんだレジストを示
す。本図に示すように、インターポーザ１に形成された
スルーホール１１内の全てにスルーホール充填樹脂５が
充填されており、インターポーザ上下面に形成された配
線６ａ及びランド６は、スルーホール１１開口及びスル
ーホール充填樹脂５上にわたって形成されている。
【００１３】一方、はんだレジスト８はランド６に重畳
することなく、隣り合うランド６間に選択的に、かつ、
ランド６よりも薄く形成されている。なお、本例では、
ソルダーレジストの厚さをその粘性とスピンコート時の
回転数や時間等で、ランド形成用のメッキの厚さをメッ
キ液への浸漬回数等でそれぞれ調整し、ランド６をはん
だレジスト８から少なくとも０．１ｍｍ程度突出させて
いる。
することなく、隣り合うランド６間に選択的に、かつ、
ランド６よりも薄く形成されている。なお、本例では、
ソルダーレジストの厚さをその粘性とスピンコート時の
回転数や時間等で、ランド形成用のメッキの厚さをメッ
キ液への浸漬回数等でそれぞれ調整し、ランド６をはん
だレジスト８から少なくとも０．１ｍｍ程度突出させて
いる。
【００１４】次に本例の製造方法について述べる。ま
ず、通常の工程でＰＣＢにスルーホール用の穴をあけ、
スルーホールメッキを施し、インターポーザ１を作製す
る。ここで、ＰＣＢは、例えばＢＴレジンを基材とし、
表裏に銅箔が被着されたものである。
ず、通常の工程でＰＣＢにスルーホール用の穴をあけ、
スルーホールメッキを施し、インターポーザ１を作製す
る。ここで、ＰＣＢは、例えばＢＴレジンを基材とし、
表裏に銅箔が被着されたものである。
【００１５】その後、スクリーン印刷法によって、スル
ーホール１１内の全てを熱硬化樹脂等のスルーホール充
填樹脂５で充填し、さらにインターポーザ１の上下面全
面に配線及びランド形成用のメッキを施し、個々のメッ
キパターンにパターニングする。このようにすることに
より、樹脂上にわたるランド６が形成されると共に、穴
が見えないいわゆるヴィアホール（以下ブラインドスル
ーホールと呼ぶ）を作成することができる。
ーホール１１内の全てを熱硬化樹脂等のスルーホール充
填樹脂５で充填し、さらにインターポーザ１の上下面全
面に配線及びランド形成用のメッキを施し、個々のメッ
キパターンにパターニングする。このようにすることに
より、樹脂上にわたるランド６が形成されると共に、穴
が見えないいわゆるヴィアホール（以下ブラインドスル
ーホールと呼ぶ）を作成することができる。
【００１６】次に、インターポーザ１の上下面全面にソ
ルダーレジストを塗布・乾燥させ、遮光マスクを介して
露光し、現像液に浸漬して現像する。この際、インター
ポーザ１上面においては、配線６ａ上のボンディングワ
イヤ３が接続する部分のソルダーレジストを選択的に除
去する。一方、インターポーザ１下面においては、ラン
ド６上のソルダーレジストを選択的に除去し、ランド６
を露出させる。このようにして残留したソルダーレジス
トによって、はんだレジスト８が形成される。
ルダーレジストを塗布・乾燥させ、遮光マスクを介して
露光し、現像液に浸漬して現像する。この際、インター
ポーザ１上面においては、配線６ａ上のボンディングワ
イヤ３が接続する部分のソルダーレジストを選択的に除
去する。一方、インターポーザ１下面においては、ラン
ド６上のソルダーレジストを選択的に除去し、ランド６
を露出させる。このようにして残留したソルダーレジス
トによって、はんだレジスト８が形成される。
【００１７】その後、通常の工程にて半導体チップ２を
搭載し、これを保護する樹脂を被着する。ダイアタッチ
材７、ワイヤ３及びモールド樹脂４はこれらの工程でで
きたものである。
搭載し、これを保護する樹脂を被着する。ダイアタッチ
材７、ワイヤ３及びモールド樹脂４はこれらの工程でで
きたものである。
【００１８】このような構成であるため、ランド６をは
んだレジスト８より突出した構造にすることができる。
なお、従来構成では、ランドを突出させようとすると、
塗布したソルダーレジストの露光をスルーホールに充填
された部分にまで行わなければならず、現像によりスル
ーホールに充填したソルダーレジストを必要以上に除去
してしまうので、モールド樹脂が下面に露出してしまう
ことを阻止できなくなってしまう。
んだレジスト８より突出した構造にすることができる。
なお、従来構成では、ランドを突出させようとすると、
塗布したソルダーレジストの露光をスルーホールに充填
された部分にまで行わなければならず、現像によりスル
ーホールに充填したソルダーレジストを必要以上に除去
してしまうので、モールド樹脂が下面に露出してしまう
ことを阻止できなくなってしまう。
【００１９】ところで、スルーホール充填樹脂５は、脱
落防止のため、インターポーザ１とほぼ同一の熱膨張率
及び弾性率を持ったものが好ましい。この意味で、導電
を目的とした銅等の導電材を含む一般的なヴィアホール
形成用の導電性ペースト等の充填材は、本発明から除か
れる。
落防止のため、インターポーザ１とほぼ同一の熱膨張率
及び弾性率を持ったものが好ましい。この意味で、導電
を目的とした銅等の導電材を含む一般的なヴィアホール
形成用の導電性ペースト等の充填材は、本発明から除か
れる。
【００２０】また、スルーホール１１へのスルーホール
充填樹脂５の充填は、公知のスクリーン印刷法により可
能であるが、スルーホール１１開口面からスルーホール
充填樹脂５が突出するよう厚く塗布し、その後研磨する
ことによってスルーホール１１から露出したスルーホー
ル１１開口から露出したスルーホール充填樹脂５の表面
をスルーホール１１の開口面と同一平面にすることがで
きる。これにより後に形成する配線に段差ができず、特
に半導体チップ搭載面の平坦性を良好にすることが可能
である。
充填樹脂５の充填は、公知のスクリーン印刷法により可
能であるが、スルーホール１１開口面からスルーホール
充填樹脂５が突出するよう厚く塗布し、その後研磨する
ことによってスルーホール１１から露出したスルーホー
ル１１開口から露出したスルーホール充填樹脂５の表面
をスルーホール１１の開口面と同一平面にすることがで
きる。これにより後に形成する配線に段差ができず、特
に半導体チップ搭載面の平坦性を良好にすることが可能
である。
【００２１】一方、金型等を使った樹脂充填により、ス
ルーホール充填樹脂５がスルーホール１１開口面から突
出した構成とすれば、後に行うメッキにより突出したバ
ンプ状のランドを形成することができる。図２はこのよ
うにして形成したランドの部分断面図を示す。図示のよ
うに、バンプ状になったランドのコア部はスルーホール
充填樹脂５となるため、応力吸収性がよく、熱衝撃によ
く耐える。
ルーホール充填樹脂５がスルーホール１１開口面から突
出した構成とすれば、後に行うメッキにより突出したバ
ンプ状のランドを形成することができる。図２はこのよ
うにして形成したランドの部分断面図を示す。図示のよ
うに、バンプ状になったランドのコア部はスルーホール
充填樹脂５となるため、応力吸収性がよく、熱衝撃によ
く耐える。
【００２２】また、スルーホールメッキや配線及びラン
ド形成用のメッキは、導電性を有しない誘電体や樹脂部
分にまでメッキ層を形成するため、無電解メッキによる
が、その他の必要に応じて行うメッキは電解メッキによ
るものでもよい。
ド形成用のメッキは、導電性を有しない誘電体や樹脂部
分にまでメッキ層を形成するため、無電解メッキによる
が、その他の必要に応じて行うメッキは電解メッキによ
るものでもよい。
【００２３】図３は、本発明の別の実施例を示し、図３
（ａ）は側面断面（Ａ−Ａ断面）を、図３（ｂ）は裏面
をそれぞれ示す。本図において、インターポーザ１１下
面中央部に形成された符号９に示すものは放熱用パッド
である。
（ａ）は側面断面（Ａ−Ａ断面）を、図３（ｂ）は裏面
をそれぞれ示す。本図において、インターポーザ１１下
面中央部に形成された符号９に示すものは放熱用パッド
である。
【００２４】本図に示すように、インターポーザ１１の
半導体チップと重畳する部分に図１で説明したものと同
様なブラインドスルーホールが形成されており、それら
はインターポーザ１１下面において放熱用パッド９によ
り相互に接続されている。この放熱用パッドは配線及び
ランド形成用のメッキ層を形成した後、図３（ｂ）中央
部に示すひとつのメッキパターンにパターニングするこ
とによってランド６と共に形成している。従って、放熱
用パッド９もランド６と同様にスルーホール１１開口か
ら露出したスルーホール充填樹脂５上にわたって形成さ
れており、その高さもランド６と同じであることから、
はんだレジスト８より突出した構造となっている。
半導体チップと重畳する部分に図１で説明したものと同
様なブラインドスルーホールが形成されており、それら
はインターポーザ１１下面において放熱用パッド９によ
り相互に接続されている。この放熱用パッドは配線及び
ランド形成用のメッキ層を形成した後、図３（ｂ）中央
部に示すひとつのメッキパターンにパターニングするこ
とによってランド６と共に形成している。従って、放熱
用パッド９もランド６と同様にスルーホール１１開口か
ら露出したスルーホール充填樹脂５上にわたって形成さ
れており、その高さもランド６と同じであることから、
はんだレジスト８より突出した構造となっている。
【００２５】このような構造であるため、インターポー
ザ１１の下面に配置された放熱用パッド９と実装基板と
をはんだ付けすることができる。このようにすることに
より、パッケージ内で発生した熱を実装基板にはんだを
介して逃がすことができる。
ザ１１の下面に配置された放熱用パッド９と実装基板と
をはんだ付けすることができる。このようにすることに
より、パッケージ内で発生した熱を実装基板にはんだを
介して逃がすことができる。
【００２６】図４は、本発明の別の実施例を示し、図４
（ａ）は側面断面（Ａ−Ａ断面）を、図４（ｂ）は裏面
をそれぞれ示す。本図において、４ａは接続部保護のた
めのアンダーフィル、１０はフリップチップボンディン
グ用バンプを示し、半導体チップ２をインターポーザ１
１上にフリップチップボンディングする構成を示したも
のである。
（ａ）は側面断面（Ａ−Ａ断面）を、図４（ｂ）は裏面
をそれぞれ示す。本図において、４ａは接続部保護のた
めのアンダーフィル、１０はフリップチップボンディン
グ用バンプを示し、半導体チップ２をインターポーザ１
１上にフリップチップボンディングする構成を示したも
のである。
【００２７】図示のような構成であっても、前述したも
のと同様の効果が得られる。すなわち、インターポーザ
と半導体チップの接続方法によらず、ワイヤボンディン
グでも、フリップチップボンディングでも、またはその
他の方法でも同様の効果を得ることができる。
のと同様の効果が得られる。すなわち、インターポーザ
と半導体チップの接続方法によらず、ワイヤボンディン
グでも、フリップチップボンディングでも、またはその
他の方法でも同様の効果を得ることができる。
【００２８】
【発明の効果】以上説明したように、本発明のチップサ
イズパッケージは、インターポーザにブラインドスルー
ホールを形成し、その上にメッキパターンを形成してラ
ンドを設け、ランドを除く部分にはんだレジストを被着
して突出したランドを有するようにしたものであるか
ら、従来構成よりも実装状態がはんだ量等に影響されず
らく、そのため実装性や実装信頼性を高くすることがで
きる。
イズパッケージは、インターポーザにブラインドスルー
ホールを形成し、その上にメッキパターンを形成してラ
ンドを設け、ランドを除く部分にはんだレジストを被着
して突出したランドを有するようにしたものであるか
ら、従来構成よりも実装状態がはんだ量等に影響されず
らく、そのため実装性や実装信頼性を高くすることがで
きる。
【００２９】また、インターポーザの半導体チップと重
畳する部分に複数のブラインドスルーホールを形成し、
下面においてひとつの放熱用パッドで相互接続するもの
であるため、高い放熱性を得ることができ、耐熱性に関
しても向上することができる。
畳する部分に複数のブラインドスルーホールを形成し、
下面においてひとつの放熱用パッドで相互接続するもの
であるため、高い放熱性を得ることができ、耐熱性に関
しても向上することができる。
【００３０】また、ランドを突出したバンプ形状とし、
そのコア部が樹脂となることから、優れた応力吸収性を
持たせることができ、熱衝撃があっても剥離しづらいＣ
ＳＰを提供することができる。
そのコア部が樹脂となることから、優れた応力吸収性を
持たせることができ、熱衝撃があっても剥離しづらいＣ
ＳＰを提供することができる。
【００３１】また、ランドをスルーホール開口から露出
する樹脂上にわたって形成しているので、スルーホール
直下にランド設けることができる。このように簡単な構
成でファインピッチのランドを有するＣＳＰを提供する
ことができる。
する樹脂上にわたって形成しているので、スルーホール
直下にランド設けることができる。このように簡単な構
成でファインピッチのランドを有するＣＳＰを提供する
ことができる。
【図１】本発明の実施例を示す平面図および断面図であ
る。
る。
【図２】本発明のランドの構成例を示す部分断面図であ
る。
る。
【図３】本発明の他の実施例を示す平面図および断面図
である。
である。
【図４】本発明のさらに他の実施例を示す平面図および
断面図である。
断面図である。
【図５】従来のＬＧＡ型のＣＳＰを示す図である。
１：インターポーザ、２：半導体チップ、３：ボンディ
ングワイヤ、４：モールド樹脂、４ａ：アンダーフィル
樹脂、５：スルーホール充填樹脂、６：ランド、６ａ：
配線、７：ダイアタッチ材、８：はんだレジスト、９：
放熱用パッド、１０：フリップチップボンディング用バ
ンプ、１１：スルーホール
ングワイヤ、４：モールド樹脂、４ａ：アンダーフィル
樹脂、５：スルーホール充填樹脂、６：ランド、６ａ：
配線、７：ダイアタッチ材、８：はんだレジスト、９：
放熱用パッド、１０：フリップチップボンディング用バ
ンプ、１１：スルーホール
Claims (3)
- 【請求項１】 単層のプリント配線板からなり、上下面
を貫通するスルーホールが形成されたインターポーザ
と、該インターポーザ下面に被着され前記スルーホール
と接続するランドと、前記インターポーザ下面に被着し
たはんだレジストと、前記インターポーザ上面に搭載さ
れた半導体チップを保護する樹脂とからなるランドグリ
ッドアレイ型のチップサイズパッケージにおいて、 前記スルーホール内の全てに樹脂が充填され、前記ラン
ドは前記スルーホール開口から露出した前記樹脂上にわ
たって形成されたメッキパターンからなり、前記はんだ
レジストは前記ランドを除く箇所に選択的に形成され、
前記ランドが前記はんだレジスト層よりも突出している
ことを特徴とするチップサイズパッケージ。 - 【請求項２】 前記スルーホールから露出した樹脂は、
前記インターポーザ下面の前記スルーホール開口面から
突出していることを特徴とする請求項１に記載のチップ
サイズパッケージ。 - 【請求項３】 前記インターポーザの前記半導体チップ
に重畳する位置に前記樹脂が充填された前記スルーホー
ルが複数形成され、該複数のスルーホールは、前記イン
ターポーザ下面に被着された放熱用パッドで相互に接続
され、該放熱用パッドは、前記スルーホール開口から露
出した前記樹脂上にわたって形成されたひとつのメッキ
パターンからなり、前記インターポーザ下面に被着した
はんだレジスト層よりも突出していることを特徴とする
請求項１または２に記載のチップサイズパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000272440A JP4397111B2 (ja) | 2000-09-08 | 2000-09-08 | チップサイズパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000272440A JP4397111B2 (ja) | 2000-09-08 | 2000-09-08 | チップサイズパッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002083900A true JP2002083900A (ja) | 2002-03-22 |
| JP4397111B2 JP4397111B2 (ja) | 2010-01-13 |
Family
ID=18758550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000272440A Expired - Lifetime JP4397111B2 (ja) | 2000-09-08 | 2000-09-08 | チップサイズパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4397111B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196734A (ja) * | 2005-01-14 | 2006-07-27 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| KR100810349B1 (ko) * | 2006-08-04 | 2008-03-04 | 삼성전자주식회사 | 인터포저와 그를 이용한 반도체 패키지 |
| JP2009246265A (ja) * | 2008-03-31 | 2009-10-22 | Furukawa Electric Co Ltd:The | 半導体パッケージ基板 |
| JP2010182968A (ja) * | 2009-02-06 | 2010-08-19 | Nippon Chemicon Corp | 固体電解コンデンサ |
| US20120061843A1 (en) * | 2010-09-13 | 2012-03-15 | Hynix Semiconductor Inc. | Semiconductor package and method for manufacturing the same |
| JP5704177B2 (ja) * | 2011-01-25 | 2015-04-22 | 株式会社村田製作所 | 電子部品 |
| EP3588548A4 (en) * | 2017-02-21 | 2021-01-06 | Kyocera Corporation | WIRING SUBSTRATE, ELECTRONIC DEVICE AND ELECTRONIC MODULE |
| EP3588550A4 (en) * | 2017-02-22 | 2021-01-13 | Kyocera Corporation | SWITCH SUBSTRATE, ELECTRONIC DEVICE AND ELECTRONIC MODULE |
-
2000
- 2000-09-08 JP JP2000272440A patent/JP4397111B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196734A (ja) * | 2005-01-14 | 2006-07-27 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| KR100810349B1 (ko) * | 2006-08-04 | 2008-03-04 | 삼성전자주식회사 | 인터포저와 그를 이용한 반도체 패키지 |
| US7777324B2 (en) | 2006-08-04 | 2010-08-17 | Samsung Electronics Co., Ltd. | Interposer and semiconductor package with reduced contact area |
| JP2009246265A (ja) * | 2008-03-31 | 2009-10-22 | Furukawa Electric Co Ltd:The | 半導体パッケージ基板 |
| JP2010182968A (ja) * | 2009-02-06 | 2010-08-19 | Nippon Chemicon Corp | 固体電解コンデンサ |
| US20120061843A1 (en) * | 2010-09-13 | 2012-03-15 | Hynix Semiconductor Inc. | Semiconductor package and method for manufacturing the same |
| US8846444B2 (en) * | 2010-09-13 | 2014-09-30 | SK Hynix Inc. | Semiconductor package and method for manufacturing the same |
| JP5704177B2 (ja) * | 2011-01-25 | 2015-04-22 | 株式会社村田製作所 | 電子部品 |
| US9343844B2 (en) | 2011-01-25 | 2016-05-17 | Murata Manufacturing Co., Ltd. | Electronic component |
| EP3588548A4 (en) * | 2017-02-21 | 2021-01-06 | Kyocera Corporation | WIRING SUBSTRATE, ELECTRONIC DEVICE AND ELECTRONIC MODULE |
| US11024554B2 (en) | 2017-02-21 | 2021-06-01 | Kyocera Corporation | Wiring substrate, electronic device, and electronic module |
| EP3588550A4 (en) * | 2017-02-22 | 2021-01-13 | Kyocera Corporation | SWITCH SUBSTRATE, ELECTRONIC DEVICE AND ELECTRONIC MODULE |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4397111B2 (ja) | 2010-01-13 |
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