KR20070117991A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20070117991A
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electrically insulating
semiconductor chip
insulating substrate
chip
semiconductor device
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신고 고마츠
세이치 나카타니
고이치 히라노
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마쯔시다덴기산교 가부시키가이샤
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Abstract

복수의 금속 배선(505)을 구비한 전기 절연성 기판(504)의 표면에 반도체 칩(501)이 실장되고, 적어도 상기 복수의 금속 배선(505)의 일부를 수지(509)가 덮고 있는 반도체 장치로서, 전기 절연성 기판(504)에 형성된 복수의 금속 배선(505) 중, 적어도 상기 반도체 칩(501)과 전기적으로 접속되는 금속 배선의 표면에는 금층(508)을 형성하고, 전기 절연성 기판에 형성된 복수의 금속 배선 중, 상기 수지(509)와 접촉하는 금속 배선의 표면에는 금층을 형성하지 않고 거칠기화부(507)를 형성한다. 이에 따라, 반도체 칩이 실장된 반도체 장치의 전기 접속의 신뢰성을 향상시킨 반도체 장치 및 그 제조 방법을 제공한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 전기 절연성 기판의 표면에 금층이 형성된 전극 단자에 반도체 칩이 실장된 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는, 정보 통신 기기, 사무용 전자 기기, 가정용 전자 기기, 측정 장치, 조립 로봇 등의 산업용 전자 기기, 의료용 전자 기기 등의 소형화, 박형화, 고성능화에 크게 기여하고 있다. 특히 정보 통신 기기의 분야에서의 소형화의 요구가 크고, 반도체 장치의 고밀도화, 고기능화를 목표로 하여, 반도체 칩을 겹쳐 쌓은 구조의 적층 반도체 칩을 전기 절연성 기판에 실장한 것이나, 전기 절연성 기판의 표면에 전자 부품을 실장하는 종래의 2차원적인 실장 방법으로부터, 전기 절연성 기판에 전자 부품을 내장하고, 실장 면적을 대폭 축소하는 3차원적인 실장 방법의 개발이 활발하게 행해지고 있다.
반도체 장치의 제작에는, 반도체 칩과 이를 탑재하는 전기 절연성 기판이 필요하다. 반도체 칩을 전기 절연성 기판에 탑재하는 실장 기술은, 크게는, 와이어 본딩 실장과 플립 칩 실장으로 나누어진다. 종래부터의 기술인 와이어 본딩 실장 은 도 9에 도시하는 바와 같이, 반도체 칩(901)의 소자 전극(902)이 형성된 면과 반대면을 다이 본딩재(910)를 이용해 전기 절연성 기판(904)에 다이본딩하고, 반도체 칩의 소자 전극으로부터 전기 절연성 기판의 표면에 금(908)이 형성된 전극 단자(906)의 사이를 금 와이어(903)로 전기 접속하고, 반도체 칩, 금 와이어 부분을 몰드 수지(909)로 전면적으로 몰드하는 방법이다.
한편, 반도체 칩의 실장 면적을 작게 할 수 있어, 최근, 주류가 되어 있는 플립 칩 실장은, 반도체 칩의 소자 전극면을 전기 절연성 기판의 전극 단자를 향해, 전기 접속하는 방법이다. 플립 칩 실장은 도 10에 도시하는 바와 같이, 반도체 칩(1001)의 소자 전극(1002)과 전기 절연성 기판(1004)의 전극 단자(1006)를 범프(1003)를 통해 전기 접속하는 방법으로, 전기 접속 부분을 밀봉 수지(1009)가 보호하고 있다. 플립 칩 실장은, 밀봉 수지의 종류, 전기 접속 방식에 따라, ACF(Anisotropic Conductive Film) 접속, ACP(Anisotropic Conductive Paste) 접속이라는 반도체 칩의 소자 전극과 전기 절연성 기판의 전극 단자간에 도전성 입자를 개재하여 접속하는 방법, NCF(Non Conductive Film) 접속, NCP(Non Conductive Paste) 접속, 초음파 접합이라는 반도체 칩의 소자 전극과 전기 절연성 기판의 전극 단자끼리를 직접 접촉시켜 전기 접속하는 방법이 있다.
통상, 와이어 본딩 실장, 플립 칩 실장 모두, 전기 절연성 기판의 반도체 칩 실장면의 금속 배선에는, 반도체 칩이 실장되는 전극 단자를 포함해 일면에, 금 도금 등에 의해서 표면에 금이 형성되고, 주로 표면의 청정성을 유지함으로써, 반도체 칩과 전기 절연성 기판의 전극 단자와의 사이를 양호하게 전기 접속한다.
또한, 보다 반도체 장치의 고밀도화, 고기능화를 실현하기 위해서, 도 11에 도시하는 적층 반도체 칩을 전기 절연성 기판에 실장한 반도체 장치(특허문헌 1, 2)나, 도 12에 도시하는 전자 부품을 전기 절연성 기판에 내장하고, 내장한 반도체 칩과 동일한 전기 절연성 기판의 층내에서, 도전성 수지 조성물을 충전한 이너 비아(inner via)에 의해 전기 접속을 행하고, 2차원 실장에 대해, 비약적으로 실장 밀도를 향상시킨 부품 내장 모듈(특허문헌 3)이 있다. 또한, 특허문헌 4에 나타내는 바와 같이, 반도체 칩이 플립 칩 실장된 반도체 장치에 있어서, 반도체 칩과 전기 절연성 기판 사이에 보강용 금속 배선을 형성하는 제안도 있다.
그러나, 와이어 본딩 실장 및 플립 칩 실장에 통상 필수가 되는 전기 절연성 기판의 금속 배선 표면의 금층은, 전기 접속의 신뢰성에 악영향을 미치는 경우가 있다. 금층은 산화되지 않고 청정하고, 또한 와이어 본딩 실장에 이용하는 금 와이어나 플립 칩 실장 시의 반도체 칩의 범프를 압착하는데 적절한 유연성을 가지고, 양호한 반도체 칩과 전기 절연성 기판의 전극 단자와의 사이의 전기 접속을 행하기 쉬운데, 한편으로, 금층은 평활하고 수지와의 접착성이 나쁘며, 예를 들면 구리 표면과 같이 표면의 거칠기화(粗化) 처리에 의해서 간단히 수지와의 접착성을 크게 하는 것이 어렵다는 과제가 있다.
이 금층의 특성에 기인하는 반도체 장치의 과제로서, 첫번째로 ACF 접속, ACP 접속, NCF 접속, NCP 접속, 초음파 접합과 같은, 반도체 칩의 소자 전극에 형성한 금 범프와 전기 절연성 기판의 금속 배선의 금층을 압접에 의해서 전기 접속하는 플립 칩 실장에 있어서, 반도체 칩의 금 범프와 전기 절연성 기판의 금속 배 선의 금층과의 접촉, 전기 접속 부분을 물리적으로 유지하기 위해 반도체 칩과 전기 절연성 기판의 사이에 배치되는 밀봉 수지와 전기 절연성 기판의 접착성이 나쁘고, 예를 들면 흡습 리플로우 시험과 같은 반도체 패키지의 신뢰성 시험에 있어서 열 충격이 가해지면, 용이하게 밀봉 수지, 전기 절연성 기판 사이가 박리되고, 박리된 계면이 전기 접속 부분에도 확대되어 접속부의 전기 접속 불량을 일으키는 원인이 된다는 과제가 있다.
두번째로, 금 와이어를 이용해 반도체 칩의 소자 전극과 전기 절연성 기판의 금속 배선의 금층을 전기 접속하고, 반도체 칩과 금 와이어를 포함해, 몰드 수지로 몰드하는 와이어 본딩 실장에 있어서, 금 와이어와 금속 배선의 금층의 접촉 부분 및 금 와이어의 형상을 유지하고 보호하기 위한 몰드 수지에, 흡습 리플로우 시험에 있어서 열 충격이 가해지면, 와이어 본딩 실장의 형태에서는 몰드 수지, 전기 절연성 기판 사이가 용이하게 박리되고, 마찬가지로 이 박리된 계면이 발단이 되어 전기 접속 불량을 일으키는 원인이 된다는 과제가 있다.
세번째로, 복수의 반도체 칩을 적층한 적층 반도체 칩을 전기 절연성 기판의 전극 단자에 와이어 본딩 실장, 혹은 와이어 본딩 실장과 플립 칩 실장에 의해서 전기 접속한 형태라도, 흡습 리플로우 시험에 있어서, 제1∼2번째의 예와 마찬가지로 와이어 본딩 실장의 몰드 수지나 플립 칩 실장의 밀봉 수지의 전기 절연성 기판과의 접착력 부족에 기인하는 박리가 생겨, 반도체 실장의 전기 접속 불량이 발생하기 쉽다는 과제가 있다.
네번째로 플립 칩 실장된 반도체를 내장한 부품 내장 모듈의 형태에서는, 통 상의 반도체 칩의 실장 형태와 같이 표면에 노출되지 않고, 전기 절연성 기판에 내장되어 있다. 이 때문에, 흡습 리플로우 시험에 있어서 열 충격이 가해지면, 반도체 칩과 전기 절연성 기판 사이에, 제1∼3번째의 예 이상으로, 보다 큰 박리 응력이 가해져, 용이하게 밀봉 수지, 전기 절연성 기판 사이가 박리되고, 전기 접속 불량을 일으키는 원인이 된다는 과제가 있다. 또한, 전기 절연성 기판의 금속 배선의 표면 금층이 평활하고 수지가 매우 슬라이드되기 쉬우므로, 부품 내장 모듈에 형성된 도전성 수지 조성물로 이루어지는 도전성 페이스트가 충전된 이너 비아가 슬라이드되어 위치 밀림을 일으키기 쉽다는 과제가 있다. 또한 도전성 페이스트 중의 열경화성 수지와 금층의 충분한 접착성을 얻는 것이 어렵고, 용이하게 도전성 페이스트가 충전된 이너 비아의 박리 단선이 일어나기 쉬웠다.
또한, 상기의 과제는, 금층의 금속 배선의 면적에 의존하기 쉽고, 동일 제작 조건이라도, 전기 절연성 기판의 금속 배선의 설계 패턴으로 신뢰성이 변하는 경우가 있어, 확실한 신뢰성 확보가 매우 어려웠다.
또한, 특허문헌 4에 나타내는 바와 같이, 반도체 칩이 플립 칩 실장된 반도체 장치에 있어서, 반도체 칩과 전기 절연성 기판 사이에 보강용 금속 배선을 형성하는 수법도 있지만, 여분의 금속 배선이 필요해지므로, 금속 배선의 설계 패턴의 자유도가 줄어든다는 문제가 있었다.
특허문헌 1 : 일본 특허공개 2000-349228호 공보
특허문헌 2 : 일본 특허공개 2004-228323호 공보
특허문헌 3 : 일본 특개평 11-220262호 공보
특허문헌 4 : 일본 특허공개 2004-153210호 공보
본 발명은, 상기 종래의 문제를 해결하기 위해서, 반도체 칩이 실장된 반도체 장치의 전기 접속의 신뢰성을 향상시킨 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 반도체 장치는, 복수의 금속 배선을 구비한 전기 절연성 기판의 표면에 반도체 칩이 실장되고, 적어도 상기 복수의 금속 배선의 일부를 수지가 덮고 있는 반도체 장치로서, 상기 전기 절연성 기판에 형성된 복수의 금속 배선 중, 적어도 상기 반도체 칩과 전기적으로 접속되는 금속 배선의 표면에는 금층을 형성하고, 상기 전기 절연성 기판에 형성된 복수의 금속 배선 중, 상기 수지와 접촉하는 금속 배선의 표면에는 거칠기화부를 형성하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 칩과, 상기 반도체 칩이 플립 칩 실장되는 전극 단자를 포함하는 복수의 거칠기화 처리된 표면의 금속 배선이 형성된 주면을 갖는 전기 절연성 기판을 준비하는 공정(a)와, 포토리소그래피법에 의해서, 상기 전기 절연성 기판의 상기 반도체 칩이 플립 칩 실장되는 주면의, 상기 전극 단자 이외의 부분에, 포토레지스트를 형성하는 공정(b)와, 상기 전기 절연성 기판의 플립 칩 실장되는 주면에 무전해 금 도금을 행하고, 상기 전극 단자 표면에 금을 형성한 후, 포토레지스트를 제거하는 공정(c)와, 상기 반도체 칩의 소자 전극면과 상기 전기 절연성 기판의 전극 단자면과의 사이에 밀봉 수지를 통해, 상기 반도체 칩을 상기 전기 절연성 기판에 플립 칩 실장하는 공정(d)를 포함하는 것을 특징으로 한다.
본 발명의 별도의 반도체 장치의 제조 방법은, 반도체 칩과, 상기 반도체 칩이 와이어 본딩 실장되는 전극 단자를 포함하는 복수의 거칠기화 처리된 표면의 금속 배선이 형성된 주면을 갖는 전기 절연성 기판을 준비하는 공정(a)와, 포토리소그래피법에 의해서, 상기 전기 절연성 기판의 상기 반도체 칩이 와이어 본딩 실장되는 주면의, 상기 전극 단자 이외의 부분에, 포토레지스트를 형성하는 공정(b)와, 상기 전기 절연성 기판의 와이어 본딩 실장되는 주면에 무전해 금 도금을 행하고, 상기 전극 단자 표면에 금을 형성한 후, 포토레지스트를 제거하는 공정(c)와, 상기 반도체 칩의 소자 전극이 형성되어 있는 면의 반대 주면을 상기 전기 절연성 기판에 접합하는 공정(d)와, 상기 반도체 칩을 상기 전기 절연성 기판에 와이어 본딩 실장하는 공정(e)와, 상기 반도체 칩과 상기 와이어 본딩 실장 부분을 수지 몰드하는 공정(f)를 포함하는 것을 특징으로 한다.
본 발명의 다른 별도의 반도체 장치의 제조 방법은, 반도체 칩과, 상기 반도체 칩이 플립 칩 실장되는 전극 단자를 포함하는 복수의 거칠기화 처리된 표면의 금속 배선이 형성된 주면을 갖는 제1의 전기 절연성 기판과, 복수의 금속 배선이 형성된 주면을 갖는 제2의 전기 절연성 기판과, 무기 필러와 열 경화성 수지를 포함하는 혼합물로 이루어지는 제3의 전기 절연성 기판인 판상체를 준비하는 공정(a)와, 포토리소그래피법에 의해서, 상기 제1의 전기 절연성 기판의 상기 반도체 칩이 플립 칩 실장되는 주면의, 상기 전극 단자 이외의 부분에, 포토레지스트를 형성하는 공정(b)와, 상기 제1의 전기 절연성 기판의 플립 칩 실장되는 주면에 무전해 금 도금을 행하고, 상기 전극 단자 표면에 금을 형성한 후, 포토레지스트를 제거하는 공정(c)와, 상기 반도체 칩의 소자 전극면과 상기 전기 절연성 기판의 전극 단자면과의 사이에 밀봉 수지를 통해, 상기 반도체 칩을 상기 전기 절연성 기판에 플립 칩 실장하는 공정(d)와, 상기 판상체에 관통공을 형성하고, 상기 관통공에 도전성 수지 조성물로 이루어지는 도전성 페이스트를 충전하는 공정(e)와, 상기 제1과 제2의 전기 절연성 기판 및 상기 판상체를, 상기 판상체의 한쪽 주면에 상기 제1의 전기 절연성 기판의 상기 반도체 칩이 플립 칩 실장된 주면이 향하도록, 다른 한쪽 주면에 상기 제2의 전기 절연성 기판의 금속 배선이 형성된 주면이 향하도록 위치 맞춤하고, 적층하는 공정(f)와, 가열 가압하여, 상기 제1과 제2의 전기 절연성 기판을 상기 판상체에 접착하고, 상기 반도체 칩을 상기 판상체에 매설하여 일체화하고, 상기 판상체 및 상기 도전성 수지 조성물로 이루어지는 도전성 페이스트를 경화시키는 공정(g)를 포함하는 것을 특징으로 한다.
도 1은 본 발명의 실시 형태 1에 있어서의 반도체 장치의 단면도,
도 2는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 단면도,
도 3은 본 발명의 실시 형태 3에 있어서의 반도체 장치의 단면도,
도 4는 본 발명의 실시 형태 4에 있어서의 반도체 장치의 단면도,
도 5는 본 발명의 실시 형태 5 및 실시예 1에 있어서의 반도체 장치의 단면도,
도 6A-D는 본 발명의 실시 형태 6에 있어서의 반도체 장치의 제조 방법을 도 시하는 공정 단면도,
도 7A-E는 본 발명의 실시 형태 7에 있어서의 반도체 장치의 제조 방법을 도시하는 공정 단면도,
도 8A-I는 본 발명의 실시 형태 8에 있어서의 반도체 장치의 제조 방법을 도시하는 공정 단면도,
도 9는 종래의 반도체 장치의 일례를 도시하는 단면도,
도 10은 종래의 반도체 장치의 별도의 일예를 도시하는 단면도,
도 11은 종래의 반도체 장치의 별도의 일예를 도시하는 단면도,
도 12는 종래의 반도체 장치의 별도의 일예를 도시하는 단면도이다.
(발명을 실시하기 위한 최선의 형태)
본 발명의 반도체 장치는, 반도체 칩이 실장된 전기 절연성 기판의 금속 배선에 있어서, 반도체 칩이 실장된 전극 단자의 표면에 금층을 형성하고, 그 밖의 금속 배선에는 금층을 형성하지 않고 표면을 거칠기화함으로써, 플립 칩 실장에 있어서의 밀봉 수지와 전기 절연성 기판 사이, 와이어 본딩 실장에 있어서의 몰드 수지와 전기 절연성 기판 사이의 접착 강도를 크게 한 것이다. 접착 강도를 크게 함으로써, 흡습 리플로우 시험 등의 신뢰성 시험에 있어서의 전기 접속의 신뢰성을 향상시킬 수 있다. 또한, 플립 칩 실장에 있어서의 밀봉 수지 부분, 와이어 본딩 실장에 있어서의 몰드 수지 부분의 전기 절연성 기판의 금속 배선의 설계 패턴이, 전기 접속 신뢰성에 주는 영향을 저감시킬 수 있다.
또한, 복수의 반도체 칩을 적층한 적층 반도체 칩을 전기 절연성 기판에 와이어 본딩 실장, 또는 와이어 본딩 실장과 플립 칩 실장에 의해서 전기 접속한 형태에 있어서, 와이어 본딩 실장의 몰드 수지와 전기 절연성 기판 사이나 플립 칩 실장의 밀봉 수지와 전기 절연성 기판 사이의 접착 강도를 크게 하고, 흡습 리플로우 시험 등의 신뢰성 시험에 있어서의 신뢰성을 향상시킬 수 있다. 적층 반도체 칩의 형태에서는, 1매의 반도체 칩에 비해, 수지와의 접착면수나 면적이 많아지고, 또한 형상적으로 코너부나 반도체 칩사이의 적층 계면 등에 국소적으로 보다 큰 응력이 걸리기 쉽다. 이 때문에, 적층 반도체 칩의 실장 신뢰성의 확보는, 통상의 1매의 반도체 칩의 실장 신뢰성의 확보 이상으로 어려운 것이었지만, 전기 절연성 기판의 실장면의 접착 강도를 크게 함으로써, 적층 반도체 칩의 실장 신뢰성을 개선할 수 있다.
또한, 플립 칩 실장된 반도체를 내장한 부품 내장 모듈의 형태에 있어서, 플립 칩 실장의 밀봉 수지와 전기 절연성 기판 사이의 접착 강도를 향상시키고, 표면 실장된 반도체 칩보다 밀봉 수지와 전기 절연성 기판 사이의 박리 응력이 크고 신뢰성이 높은 전기 접속의 실현이 어려운 부품 내장 모듈 형태의 반도체 장치의 흡습 리플로우 시험 등의 신뢰성 시험에 있어서의 전기 접속 신뢰성을 향상시킬 수 있다. 또한, 부품 내장 모듈에 형성된 도전성 수지 조성물이 충전된 이너 비아의 전기 접속되는 금속 배선의 표면이 거칠기화 처리되어 있으므로, 평활하고 수지가 슬라이드되기 쉬운 금층에서 발생하기 쉬운 이너 비아의 위치 밀림을 억제할 수 있고, 또한 이너 비아와 금속 배선과의 접착 강도가 커지므로, 각종 신뢰성 시험에 있어서, 박리의 발생이 없고, 고신뢰의 전기 접속을 유지할 수 있다.
반도체 칩이 실장되는 전기 절연성 기판의 전극 단자를 포함하는 일부 금속 배선의 표면에 금층이 형성되어 있고, 다른 금속 배선의 표면에 금층이 형성되어 있지 않아, 거칠기화 처리되어 있는 형태가 바람직하다. 금속 배선 표면의 선택적인 금층의 형성을 행할 수 있다. 반도체 칩의 실장을 위해 금층의 형성이 필수적인 전극 단자를 제외하고, 금층의 형성을 행하는 금속 배선 표면의 선택은, 간단한 설계 패턴으로 금층 형성의 포토레지스트를 형성할 수 있도록, 또한, 반도체 칩 실장의 전기 접속 신뢰성이 악화되지 않는 면적이 되도록, 선택하는 것이 좋다.
전극 단자 표면의 금층의 형성 방법은, 무전해 도금, 전해 도금, 증착, 또는 스퍼터 중 어느 하나가 바람직하다. 기존의 금층의 형성 기술을 그대로 이용해 본 발명의 반도체 장치를 제작할 수 있다. 특히, 증착, 스퍼터는 드라이 프로세스로 형성할 수 있고, 간편한 수법으로서 보다 바람직하다.
플립 칩 실장은 ACF(Arlisotropic Conductlve Film), ACP (Anisotropic Conductive Paste), NCF(Non Conductive Enm), NCP(Non Conductive Paste)중 어느 하나를 이용한 열 압착 공법, 또는 반도체 칩의 소자 전극에 형성된 금 범프와 전기 절연성 기판의 전극 단자 표면에 형성된 금의 초음파 접합에 의해서 행해지는 것이 바람직하다. 기존의 플립 칩 실장 기술을 그대로 이용할 수 있다. 또한, 상기의 기존 플립 칩 실장 기술에만 한정되지 않고, 전기 절연성 기판의 반도체 칩을 실장하는 전극 단자에 금 배선을 이용해, 밀봉 수지, 몰드 수지 등에 의해서 실장부를 보호하는 형태의 실장 기술에서는, 동일한 효과를 얻을 수 있다.
배선은 거칠기화한 구리로 하는 것이 바람직하다. 구리 배선 기판은, 낮은 비용으로 제작할 수 있어, 다종 다양한 시판품을 입수하기 쉽다. 또한, 표면의 거칠기화 처리를 행하기 쉽다. 구리 이외에도 구리를 포함하는 합금이어도 된다. 거칠기화한 구리박은 시판품을 이용해도 되고, 평활한 구리박을 에칭액에 의한 에칭 처리, 플라즈마 처리, 연마제에 의한 연마 처리, 전해 등의 처리에 의해 형성할 수 있다.
상기 제3의 전기 절연성 기판은 무기 필러와 열 경화성 수지를 포함하는 혼합물로 이루어지는 것이 바람직하다. 또한 제1∼3에 포함되는 열 가소성 수지는 동일한 재료로 해도 된다. 이에 따라, 전기 절연성 기판(1, 3) 사이 및 (2, 3)사이의 수지끼리의 접착 강도를 크게 함으로써, 각각의 전기 절연성 기판의 접착면의 접착 강도를 크게 하고, 흡습 리플로우 시험 등의 신뢰성 시험에 있어서, 전기 접속의 신뢰성을 향상시킬 수 있다. 또한, 다른 재료의 이종(異種) 적층의 형태로 이루어지는 반도체 장치에 비해, 응력이 작아짐으로써, 전기 접속의 신뢰성이 향상되는 효과가 있다.
무기 필러는 70중량%∼95중량% 포함되는 것이 바람직하다. 95중량% 이상이면, 분체량에 대해 액체량이 너무 적어, 시트화하는 것이 어렵다. 또한, 70중량% 이하이면, 무기 필러를 혼합함에 의한 방열성의 향상 등의 효과가 적어진다. 가열 가압하여 반도체 칩을 전기 절연성 기판에 내장할 시에, 반도체 칩에 손상을 주지 않는 점도이면, 무기 필러의 배합율은 큰 쪽이 보다 바람직하다.
무기 필러는 Al2O3, MgO, BN, AlN 및 SiO2에서 선택되는 적어도 한개의 무기 필러인 것이 바람직하다. 이들 무기 필러를 이용함으로써, 방열성이 뛰어난 반도체 장치가 된다. 또한, 무기 필러로서, SiO2를 이용한 경우, 유전율을 작게 할 수 있다.
열경화성 수지는, 에폭시 수지, 페놀 수지 및 시아네이트 수지에서 선택되는 적어도 하나의 열 경화성 수지인 것이 바람직하다. 이들 수지는 다종 다양한 종류가 시판되고 있고, 이들 수지를 이용함으로써 내열성이나 전기 절연성이 우수한 반도체 장치가 된다.
도전성 수지 조성물은 금, 은, 구리, 및 니켈에서 선택되는 적어도 1개의 금속을 포함하는 금속 입자를 도전성 성분으로서 포함하고, 에폭시 수지를 수지 성분으로서 포함하는 것이 바람직하다. 상기 금속은 전기 저항이 낮고, 또한, 에폭시 수지는, 내열성이나 전기 절연성이 우수하기 때문이다. 특히, 구리 가루를 코어재에 표면을 은으로 코팅한 금속 입자는, 기계적 강도가 강하고 낮은 비용인 구리 분말과 산화되기 어려운 은 분말의 양쪽의 특성을 함께 가지므로, 적합하다.
본 발명의 제조 방법에 있어서는, 반도체 칩과, 상기 반도체 칩이 플립 칩 실장되는 전극 단자를 포함하는 복수의 표면에 거칠기화 처리가 행해진 금속 배선이 형성된 주면을 가지는 전기 절연성 기판을 준비하는 공정(a)와, 포토리소그래피법에 의해서, 상기 전기 절연성 기판의 상기 반도체 칩이 플립 칩 실장되는 주면의, 상기 전극 단자 이외의 부분에, 포토레지스트를 형성하는 공정(b)와, 상기 전 기 절연성 기판의 플립 칩 실장되는 주면에 무전해 금 도금을 행하여 상기 전극 단자 표면에 금을 형성한 후, 포토레지스트를 제거하는 공정(c)와, 상기 반도체 칩의 소자 전극면과 상기 전기 절연성 기판의 전극 단자면과의 사이에 밀봉 수지를 통해, 상기 반도체 칩을 상기 전기 절연성 기판에 플립 칩 실장하는 공정(d)를 포함하는 것이 바람직하다. 기존의 플립 칩 실장 기술과 포토리소그래피법을 그대로 사용할 수 있어, 본 발명의 신뢰성이 높은 반도체 장치를 제작할 수 있다.
또한, 반도체 칩과, 상기 반도체 칩이 와이어 본딩 실장되는 전극 단자를 포함하는 복수의 표면에 거칠기화 처리가 행해진 금속 배선이 형성된 주면을 가지는 전기 절연성 기판을 준비하는 공정(a)와, 포토리소그래피법에 의해서, 상기 전기 절연성 기판의 상기 반도체 칩이 와이어 본딩 실장되는 주면의, 상기 전극 단자 이외의 부분에, 포토레지스트를 형성하는 공정(b)와, 상기 전기 절연성 기판의 와이어 본딩 실장되는 주면에 무전해 금 도금을 행하여 상기 전극 단자 표면에 금을 형성한 후, 포토레지스트를 제거하는 공정(c)와, 상기 반도체 칩의 소자 전극이 형성되어 있는 면의 반대 주면을 상기 전기 절연성 기판에 접합하는 공정(d)와, 상기 반도체 칩을 상기 전기 절연성 기판에 와이어 본딩 실장하는 공정(e)와, 상기 반도체 칩과 상기 와이어 본딩 실장 부분을 수지 몰드하는 공정(f)를 포함하는 것이 바람직하다. 기존의 와이어 본딩 실장 기술과 포트리소그래피법을 그대로 사용할 수 있어, 본 발명의 신뢰성이 높은 반도체 장치를 제작할 수 있다.
또한, 복수의 반도체 칩이 적층된 적층 반도체 칩을 와이어 본딩 실장, 또는 플립 칩 실장 및 와이어 본딩 실장에 의해서 상기 전기 절연성 기판에 실장한 것이 다. 적층 반도체 칩을 실장한 형태의 제작은, 2단의 높이가 다른 와이어 본딩 실장을 행하거나, 와이어 본딩 실장과 플립 칩 실장의 2종의 실장을 행하거나, 매우 복잡한 제작 공정이 되어, 기존의 기술을 그대로 이용해 신뢰성이 높은 반도체 장치를 제작할 수 있다.
또한, 도전성 페이스트가 충전된 이너 비아와 전기 접속되는 금속 배선이 거칠기화되어 있으므로, 가열 가압 공정에 있어서, 반도체 칩을 판상체에 매설할 시에, 판상체를 구성하는 열경화성 수지의 유동에 저항해 이너 비아의 위치 밀림이 일어나기 어렵다. 이 때문에, 반도체 칩에 의해 가까운 영역에 이너 비아를 형성하거나, 보다 좁은 피치로 이너 비아를 배치할 수 있다.
전기 절연성 기판의 전극 단자 표면의 금의 형성 방법은, 전해 도금, 증착, 또는 스퍼터 중 어느 하나로 이루어지는 것이 바람직하다. 기존의 기술을 그대로 사용하여, 전극 단자 표면에의 금의 형성을 행할 수 있다. 또한, 증착, 스퍼터에 의한 전극 단자 표면에의 금의 형성에서는, 도금과 같이 약품을 사용하지 않으므로, 약액의 처리가 필요없고, 간단한 드라이 프로세스로 행할 수 있다.
본 발명에 있어서, 상기 금을 형성하지 않은 금속 배선 표면의 거칠기화의 정도는, JIS B 0601에 규정의 십점 평균 거칠기(Rz)에서, 1∼10㎛의 범위가 바람직하고, 보다 바람직한 것은 3∼6㎛의 범위이다. 상기 범위이면, 수지와의 접착성을 높게 유지할 수 있다. 여기서 JIS B 0601에 규정의 십점 평균 거칠기(ten point average height, peak to valley average)는, 임의의 기준 길이의 거칠기 곡선에 있어서, 그 평균선으로부터 높은쪽의 5개의 산 및 낮은 쪽의 5개의 골짜기에서의 거리를 평균한 값의 차로 산출한다(단위는 ㎛).
본 발명에 의하면, 반도체 칩이 실장된 반도체 장치에 있어서, 전기 절연성 기판의 금속 배선의 반도체 칩이 실장되는 전극 단자의 표면에 금층이 형성되고, 그 밖의 금속 배선의 표면을 거칠기화함으로써, 전기 절연성 기판의 반도체 칩 실장면과 플립 칩 실장의 밀봉 수지, 와이어 본딩 실장의 몰드 수지와의 접착 강도가 커져, 반도체 칩 실장의 전기 접속의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시의 형태에 관해서, 도 1 내지 도 8을 이용해 설명한다. 또한, 본 발명은 하기의 실시 형태에 한정되지 않는다.
(실시형태 1)
본 발명의 반도체 장치의 일실시 형태를, 도 1의 모식적인 단면도를 참조하여 설명한다. 101은 반도체 칩, 102는 반도체 칩의 소자 전극, 103은 범프, 104는 전기 절연성 기판, 105는 금속 배선, 106은 반도체 칩이 실장되는 전극 단자, 107은 금속 배선의 거칠기화 부분, 108은 전극 단자의 금층, 109는 밀봉 수지이다.
전기 절연성 기판(104)의 금속 배선(105) 중에서, 반도체 칩(101)이 플립 칩 실장되는 전극 단자(106)의 표면에 금(108)을 0.01∼3㎛의 두께로 형성하고, 그 밖의 금속 배선(105)의 표면에는 금을 형성하지 않고 거칠기화(107) 처리함으로써, 밀봉 수지(109)와 전기 절연성 기판(104)의 접착 강도를 크게 하여, 밀봉 수지(109)에 의해서 지지되어 있는 반도체 칩(101)의 플립 칩 실장의 전기 접속 신뢰성을 향상시킨다. 실장 시의 반도체 장치에서는 밀봉 수지(109)에 접촉해 있는 금속 배선(105)의 면적에 의해서, 전기 접속 신뢰성이 영향을 받기 쉽지만, 전극 단 자(106) 이외의 금속 배선의 표면에 금을 형성하지 않고 거칠기화 처리함으로써, 금속 배선(105)의 면적의 영향을 저감하여, 전기 접속의 신뢰성을 향상시킬 수 있다.
본 발명의 실시 형태에 있어서, 시판되고 있는 원래 거칠기화된 구리 배선 기판에 선택적으로 금 도금을 실시함으로써 거칠기화부와 평활한 금 표면부를 형성해도 되고, 광택 구리박을 이용해 뒤에서 거칠기화해도 된다. 뒤에서 거칠기화하는 수단으로서, 화학적인 에칭에 의한 표면의 미세 거칠기화 처리 등이 이용된다.
상기 금을 형성하지 않은 금속 배선 표면의 거칠기화의 정도는, JIS B 0601에서 규정된 십점 평균 거칠기(Rz)에서, 1∼10㎛의 범위가 바람직하고, 보다 바람직한 것은 3∼6㎛의 범위이다. 상기 범위이면, 수지와의 접착성을 높게 유지할 수 있다.
(실시형태 2)
본 발명의 반도체 장치의 별도의 일실시 형태를, 도 2의 모식적인 단면도를 참조하여 설명한다. 201은 반도체 칩, 202는 반도체 칩의 소자 전극, 203은 금 와이어, 204는 전기 절연성 기판, 205는 금속 배선, 206은 반도체 칩이 실장되는 전극 단자, 207은 금속 배선의 거칠기화 부분, 208은 전극 단자의 금층, 209는 몰드 수지, 210은 반도체 칩의 다이 본딩재이다.
전기 절연성 기판(204)의 금속 배선 내에서, 반도체 칩(201)이 와이어 본딩 실장되는 전극 단자(206)의 표면에 금을 형성하고, 그 밖의 금속 배선(205)의 표면에는 금을 형성하지 않고 거칠기화(207) 처리함으로써, 몰드 수지(209)와 전기 절 연성 기판(204)의 접착 강도를 크게 하여, 몰드 수지(209)에 의해서 지지되어 있는 반도체 칩(201)의 와이어 본딩 실장의 전기 접속 신뢰성을 향상시킬 수 있다. 거칠기화의 정도는 실시 형태 1과 같은 정도가 바람직하다.
(실시 형태 3)
본 발명의 반도체 장치의 별도의 일실시 형태를, 도 3의 모식적인 단면도를 참조하여 설명한다. 301은 적층 반도체 칩, 302는 적층 반도체 칩의 소자 전극, 303은 금 와이어, 304는 전기 절연성 기판, 305는 금속 배선, 306은 적층 반도체 칩이 실장되는 전극 단자, 307은 금속 배선의 거칠기화 부분, 308은 전극 단자의 금층, 309는 몰드 수지, 310은 반도체 칩의 다이본딩재이다.
2개의 반도체 칩이 적층된 적층 반도체 칩(301)이 와이어 본딩 실장된 반도체 장치에 있어서도, 실시형태 1∼2와 마찬가지로, 전기 절연성 기판(304)의 금속 배선 내에서, 적층 반도체 칩(301)이 와이어 본딩 실장되는 전극 단자(306)의 표면에 금을 형성하고, 그 밖의 금속 배선(305)의 표면에는 금을 형성하지 않고 거칠기화(307) 처리함으로써, 몰드 수지(309)와 전기 절연성 기판(304)의 접착 강도를 크게 하여, 몰드 수지(309)에 의해서 지지되어 있는 적층 반도체 칩(301)의 와이어 본딩 실장의 전기 접속 신뢰성을 향상시킬 수 있다. 또한, 적층하는 반도체 칩 수가 3매로 증가해도, 동일한 효과를 얻을 수 있다. 거칠기화 정도는 실시 형태 1과 같은 정도가 바람직하다.
(실시 형태 4)
본 발명의 반도체 장치의 별도의 일실시 형태를, 도 4의 모식적인 단면도를 참조하여 설명한다. 401은 적층 반도체 칩, 402는 적층 반도체 칩의 소자 전극, 403은 금 와이어, 404는 범프, 405는 전기 절연성 기판, 406은 금속 배선, 407은 적층 반도체 칩이 실장되는 전극 단자, 408은 금속 배선의 거칠기화 부분, 409는 전극 단자의 금층, 410은 몰드 수지, 411은 밀봉 수지, 412는 적층 반도체 칩의 다이본딩재이다.
2개의 반도체 칩이 적층된 적층 반도체 칩(401)이 플립 칩 실장 및 와이어 본딩 실장에 의해서 전기 접속된 반도체 장치에 있어서도, 실시 형태 1∼3과 마찬가지로 전기 절연성 기판(405)의 금속 배선 내에서, 적층 반도체 칩(401)이 와이어 본딩 실장 및 플립 칩 실장에 의해서 전기 접속되는 전극 단자(407)의 표면에 금을 형성하고, 그 밖의 금속 배선(406)의 표면에는 금을 형성하지 않고 거칠기화(408) 처리함으로써, 몰드 수지(410) 및 밀봉 수지(411)와 전기 절연성 기판(405)의 접착 강도를 크게 하고, 몰드 수지(410) 및 밀봉 수지(411)에 의해서 지지되어 있는 적층 반도체 칩(401)의 와이어 본딩 실장 및 플립 칩 실장의 전기 접속 신뢰성을 향상시킬 수 있다. 또한, 적층하는 반도체 칩 수가 3매로 증가해도, 최하단의 반도체 칩을 플립 칩 실장, 상 2단의 반도체 칩을 와이어 본딩함으로써 제작할 수 있다. 거칠기화의 정도는 실시 형태 1과 같은 정도가 바람직하다.
(실시 형태 5)
본 발명의 반도체 장치의 별도의 일실시 형태를, 도 5의 모식적인 단면도를 참조하여 설명한다. 501은 반도체 칩, 502는 반도체 칩의 소자 전극, 503은 범프, 504는 전기 절연성 기판, 505는 금속 배선, 506은 반도체 칩이 실장되는 전극 단 자, 507은 금속 배선의 거칠기화 부분, 508은 전극 단자의 금층, 509는 밀봉 수지, 510은 무기 필러와 열 경화성 수지를 포함하는 혼합물로 이루어지는 전기 절연성 기판, 511은 도전성 수지 조성물이 충전된 이너 비아이다.
플립 칩 실장된 반도체를 전기 절연성 기판에 내장한 부품 내장 모듈 형태의 반도체 장치에 있어서, 전기 절연성 기판(504)의 금속 배선 내에서, 반도체 칩(501)이 플립 칩 실장되는 전극 단자(506)의 표면에 금을 형성하고, 그 밖의 금속 배선(505)의 표면에는 금을 형성하지 않고 거칠기화(507) 처리함으로써, 밀봉 수지(509)와 전기 절연성 기판(504)의 접착 강도 및 무기 필러와 열 경화성 수지를 포함하는 혼합물로 이루어지는 전기 절연성 기판(510)과 전기 절연성 기판(504)의 접착 강도를 크게 할 수 있다. 또한, 이에 따라 밀봉 수지(509)에 의해서 지지되고, 전기 절연성 기판(510)에 내장되어 있는 반도체 칩(501)의 플립 칩 실장의 전기 접속 신뢰성을 향상시킬 수 있다. 이 실시 형태 5와 같은 반도체 칩(501)이 전기 절연성 기판(510)에 내장된 형태에서는, 표면 실장된 반도체 칩의 형태보다 밀봉 수지(509), 전기 절연성 기판(504) 사이의 박리 응력이 커, 신뢰성 높은 전기 접속의 실현이 어렵지만, 본 실시 형태의 반도체 장치에 의해서, 반도체 칩의 전기 접속의 신뢰성을 크게 향상시킬 수 있다. 또한, 도전성 수지 조성물이 충전된 이너 비아(511)의 전기 접속되는 금속 배선의 표면이 거칠기화 처리되어 있고, 평활한 금층인 경우, 도전성 수지 조성물이 충전된 이너 비아(511)가 금층상을 슬라이드해 위치 밀림을 일으키기 쉬웠는데, 본 실시 형태의 반도체 장치에서는 위치 밀림을 억제할 수 있다. 또한, 이너 비아와 전기 절연성 기판의 금속 배선의 접착 강도가 커져, 부품 내장 모듈 형태의 반도체 장치에 있어서의 신뢰성이 높은 이너 비아 접속을 실현할 수 있다. 거칠기화의 정도는 실시 형태 1과 같은 정도가 바람직하다.
(실시 형태 6)
본 발명의 반도체 장치의 제조 방법의 일실시 형태를, 도 6A-D의 모식적인 공정 단면도를 참조하여 설명한다. 601은 반도체 칩, 602는 반도체 칩의 소자 전극, 603은 범프, 604은 전기 절연성 기판, 605는 금속 배선, 606은 반도체 칩이 실장되는 전극 단자, 607은 금속 배선의 거칠기화 부분, 608은 전극 단자의 금층, 609는 밀봉 수지, 610은 포토 레지스트이다.
우선, 금속 배선(605)의 표면이 거칠기화된 전기 절연성 기판(604)을 준비한다(도 6A). 다음에, 포토리소그래피법에 의해 반도체 칩(601)(도 6D)이 플립 칩 실장되는 전극 단자(606)를 제외하는 부분에 포토레지스트(610)를 형성한다(도 6B). 다음에, 전극 단자(606)의 표면에 금(608)을 형성한다. 금층(608)은 금 도금에 의해 형성한다. 그 후, 포토레지스트(610)를 제거한다(도 6C). 다음에, 밀봉 수지(609)를 통해 반도체 칩(601)을 전기 절연성 기판(604)에 플립 칩 실장하여, 본 실시 형태의 반도체 장치를 제작한다(도 6D). 이상과 같이, 기존의 플립 칩 실장 기술과 포트리소그래피법을 그대로 사용할 수 있어, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
(실시 형태 7)
본 발명의 반도체 장치의 제조 방법의 별도의 일실시 형태를, 도 7A-E의 모 식적인 공정 단면도를 참조하여 설명한다. 701은 반도체 칩, 702는 반도체 칩의 소자 전극, 703은 금 와이어, 704는 전기 절연성 기판, 705는 금속 배선, 706은 반도체 칩이 실장되는 전극 단자, 707은 금속 배선의 거칠기화 부분, 708은 전극 단자의 금층, 709는 몰드 수지, 710은 반도체 칩의 다이본딩재, 711은 포토레지스트이다.
우선, 금속 배선(705)의 표면이 거칠기화된 전기 절연성 기판(704)을 준비한다(도 7A). 다음에, 포토리소그래피법에 의해 반도체 칩이 와이어 본딩 실장되는 전극 단자(706)를 제외하는 부분에 포토레지스트(711)를 형성한다(도 7B). 다음에, 전극 단자(706)의 표면에 금을 형성하고, 포토레지스트(710)를 제거한다(도 7C). 다음에, 반도체 칩(701)의 소자 전극(702)이 형성되어 있지 않은 면을 다이본딩재(710)를 통해 절연성 기판(704)에 접합하고, 금 와이어(703)를 이용해 반도체 칩(701)을 와이어 본딩 실장한다(도 7D). 그 후, 반도체 칩(701) 및 금 와이어(703)를 포함하는 와이어 본딩 실장부를 몰드 수지(709)로 몰드하여, 본 실시 형태의 반도체 장치를 제작한다(도 7E). 이상과 같이 하여 기존의 와이어 본딩 실장 기술과 포트리소그래피법을 그대로 사용할 수 있어, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
(실시 형태 8)
본 발명의 반도체 장치의 제조 방법의 별도의 일실시 형태를, 도 8A-I의 모식적인 공정 단면도를 참조하여 설명한다. 801은 반도체 칩, 802는 반도체 칩의 소자 전극, 803은 범프, 804는 반도체 칩이 전기 접속되는 전기 절연성 기판, 805 는 전기 절연성 기판, 806은 무기 필러와 열경화성 수지를 포함하는 혼합물로 이루어지는 판상체, 807은 관통공, 808은 도전성 수지 조성물로 이루어지는 도전성 페이스트가 충전된 이너 비아, 809는 금속 배선, 810은 반도체 칩이 실장되는 전극 단자, 811은 금속 배선의 거칠기화 부분, 812는 전극 단자의 금층, 813은 밀봉 수지, 814는 포토레지스트이다.
우선, 금속 배선(809)의 표면이 거칠기화된 전기 절연성 기판(804)을 준비한다(도 8A). 다음에, 포토리소그래피법에 의해 반도체 칩이 플립 칩 실장되는 전극 단자(810)를 제외하는 부분에 포토레지스트(814)를 형성한다(도 8B). 다음에, 전극 단자(810)의 표면에 금층(812)을 형성하고, 포토레지스트(814)를 제거한다(도 8C). 다음에, 밀봉 수지(813)를 통해 반도체 칩(801)을 전기 절연성 기판(804)에 플립 칩 실장한다(도 8D). 한편, 무기 필러와 열 경화성 수지를 포함하는 혼합물로 이루어지는 판상체(806)를 준비하고(도 8E), 도전성 페이스트가 충전되어 이너 비아(808)가 되는 관통공(807)을 형성한다(도 8F). 다음에, 관통공(807)에 도전성 페이스트를 충전한다(도 8G). 다음에, 반도체 칩(801)을 플립 칩 실장한 전기 절연성 기판(804)과, 도전성 페이스트가 충전된 이너 비아(808)가 형성된 판상체(806)와, 판상체(806)의 다른 한쪽의 금속 배선을 형성하기 위한 전기 절연성 기판(805)을, 이너 비아(808)에 의해서 전기 접속하도록 위치 맞춤한다(도 8H). 다음에, 가열 가압하여, 전기 절연성 기판(804)과 판상체(806)와 전기 절연성 기판(805)을 접착하여, 반도체 칩(801)을 판상체(806)에 매설하여 일체화하고, 판상체(806) 및 이너 비아(808)에 충전된 도전성 페이스트를 경화(硬化)하여, 본 실시 형태의 반도체 장치를 제작한다(도 8I). 이상과 같이, 기존의 플립 칩 실장 기술과 포토리소그래피법을 그대로 사용할 수 있어, 신뢰성이 높은 반도체 장치를 제작할 수 있다. 또한, 가열 가압 공정에 의한 반도체 칩의 판상체에의 매설 시에, 도전성 페이스트가 충전된 이너 비아와 전기 접속되는 금속 배선이 거칠기화되어 있고, 이너 비아의 위치 밀림이 일어나기 어려우므로, 금속 배선의 미세화, 이너 비아의 비아 피치의 좁은 피치화가 진행되어도, 이 반도체 장치에서는, 도전성 수지 조성물로 이루어지는 도전성 페이스트가 충전된 이너 비아를 위치 정확도 좋게 형성할 수 있다.
실시예
이하, 실시예에 의해 본 발명을 더욱 구체적으로 설명한다.
(실시예 1)
실시예 1에서는 상술의 실시 형태 5의 부품 내장 모듈 형태의 반도체 장치를, 다음 (i)∼(iv)의 순서에 따라서 제조했다.
(i) 전기 절연성 기판에 있어서의 전극 단자의 금층의 형성
반도체 칩을 실장하는 전기 절연성 기판으로서 유리 에폭시 기판을 준비했다. 유리 에폭시 기판은 두께 200㎛, 반도체 칩을 실장하는 전극 단자, 도전성 수지 조성물로 이루어지는 도전성 페이스트가 충전된 이너 비아를 접속하는 비아 랜드, 및 이들을 전기 접속하는 금속 배선이 형성되어 있고, 이들 금속 배선의 두께는 18㎛이고, 표면의 거칠기화 정도는 평균 십점 거칠기 Rz 5㎛로 거칠기화되어 있다. 포토리소그래피법을 이용해 유리 에폭시 기판의 반도체 칩이 실장되는 전극 단자를 제외하는 부분에 포토레지스트를 형성했다. 포토레지스트에는 旭化成社 제 AQ-1558을 이용했다. 다음에, 이 유리 에폭시 기판에 무전해 니켈 도금을 1㎛, 이어서 무전해 금 도금 0.04㎛을 형성했다. 도금욕에는 우에무라 인터내셔날 싱가폴사 제의 니므덴 NPR-M, 오리컬 TKK51 M20을 이용했다. 이상의 공정에 의해, 반도체 칩을 실장하는 전극 단자의 표면에만 금을 형성한 유리 에폭시 기판을 제작했다.
(ⅱ) 반도체 칩의 실장
10㎜각, 두께 0.3㎜의 반도체 칩을 준비하고, 반도체 칩의 100개의 소자 전극에 미리 금 와이어 본딩법에 의해서 높이 70㎛의 금 범프를 돌기상 전극으로서 형성했다. 플립 칩 실장에 이용하는 밀봉 수지에는, 日立化成社 제의 두께 40㎛의 시트상 밀봉 수지 UF-511를 이용했다. 이 시트상 밀봉 수지를 면적이 100평방㎜가 되도록 가공한 후, 유리 에폭시 기판의 반도체 칩이 실장되는 영역에 붙였다. 다음에, 반도체 칩을 소자 전극이 형성되어 있지 않은 배면에서 가열 가압하여, 유리 에폭시 기판에 플립 칩 실장했다. 가열 온도는 200℃, 압력은 3MPa, 가열 가압 시간은 15초로 했다. 그 결과, 반도체 칩의 소자 전극과 유리 에폭시 기판의 무전해 금 도금된 전극 단자가, 금 범프를 통해 전기 접속되어, 밀봉 수지가 경화되었다.
(ⅲ) 무기 필러와 열 경화성 수지를 포함하는 혼합물로 이루어지는 판상체의 준비
우선 무기 필러와 열 경화성 수지의 혼합을, 판상체를 구성하는 재료를, 필요에 따라 점도 조정을 위한 미량의 용제를 투입하고, 혼합 교반기를 이용해 혼합 하여 조정했다. 본 실시예에서는, 에폭시 수지 10중량%, 실리커 필러 90중량%를 포함하는 혼합물을 10분간 교반하여 조정했다. 다음에, 이 혼합물에서, 닥터 블레이드법에 의해서 두께 100㎛의 판상체를 제작했다. 다음에, 이 판상체를 4매 겹쳐 라미네이트하고, 두께 400㎛의 판상체를 형성한 후, 펀처를 이용해 이너 비아가 되는 직경 160㎛의 관통공을 형성하고, 이 관통공에 도전성 페이스트를 스크린 인쇄법에 의해 충전했다. 여기서 사용한 도전성 페이스트는 구형상의 구리 입자 85중량%와, 수지 성분으로서 비스페놀 A형 에폭시 수지(유화 셀 에폭시사 제 「에피코트 828」) 3중량%와, 글리시딜에스테르계 에폭시 수지(東都化成社 제「YD-171」) 9중량%와, 경화제로서 아민아닥트경화제(아지노모토사 제 「MY-24」) 3중량%를 3본 롤을 이용해 혼련하여 조정했다.
(iv) 반도체 칩의 내장, 일체화
다음에 (ⅱ)에서 얻은 반도체 칩을 플립 칩 실장한 유리 에폭시 기판과, (ⅲ)에서 얻은 도전성 페이스트를 충전한 이너 비아가 형성된 판상체, 그리고 판상체의 다른 한쪽 주면의 금속 배선을 형성하기 위한 유리 에폭시 기판을 준비하고, 이들을 반도체 칩이 판상체에 내장되도록, 판상체의 이너 비아에 의해서 2개의 유리 에폭시 기판 및 판상체가 전기 접속되도록, 위치 맞춤한 후, 가열 가압함으로써 일체화하여, 본 실시예의 부품 내장 모듈을 한 반도체 장치를 얻었다. 가열 가압은 열 프레스기를 이용해, 가열 온도는 200℃, 압력은 3MPa, 가열 가압 시간은 2시간으로 했다. 판상체에 포함되는 에폭시 수지는, 점도가 일단 저하된 후, 경화하고, 판상체와 유리 에폭시 기판이 접착되었다. 도전성 페이스트가 충전된 이너 비 아에 포함되는 에폭시 수지도 경화하여, 판상체를 통해서 2개의 유리 에폭시 기판이 전기 접속되었다.
이렇게 하여 본 실시예의 반도체 장치를 제작했다.
비교예로서, 종래예와 동일하게 상기 (i)의 공정에서, 반도체 칩이 실장되는 전극 단자를 포함하는 일면의 전체 금속 배선의 표면에, 동일한 방법으로 금층을 형성한 반도체 장치를 제작했다.
2개의 반도체 장치의 전기 접속 신뢰성의 평가는, 흡습 리플로우 시험에 의해서 행했다. 구체적인 조건은, 85℃, 85% RH 조건하에서 168시간 유지한 후, 최고 온도 260℃인 벨트식 리플로우 시험기를 이용해 열 충격을 가했다. 반도체 장치의 신뢰성으로서, 플립 칩 실장의 반도체 칩의 소자 전극과 유리 에폭시 기판의 전극 단자와의 사이의 접속 저항값(이하, 범프 저항으로 약칭)에 의해서 평가했다. 평가 기준은 범프 저항이 흡습 리플로우 시험 전후에서 10% 이상 변화한 것을 불량으로 하고, 100개의 전기 접속점에 대한 불량 발생율로 평가한 결과, 종래의 반도체 장치에서는 60% 불량이 발생했지만, 본 발명의 반도체 장치에서는 불량이 발생하지 않았다.
이와 같이 본 실시예의 반도체 장치는, 반도체 칩이 실장되는 전극 단자의 표면에 금층을 형성하고, 수지와 접착하는 그 밖의 금속 배선의 표면에 거칠기화 처리를 행함으로써, 반도체 칩의 실장의 전기 접속 신뢰성을 향상시킬 수 있다.
본 발명에 의하면, 반도체 칩이 실장된 반도체 장치를 신뢰성이 높은 전기 접속으로 제조할 수 있다.

Claims (21)

  1. 복수의 금속 배선을 구비한 전기 절연성 기판의 표면에 반도체 칩이 실장되고, 적어도 상기 복수의 금속 배선의 일부를 수지가 덮고 있는 반도체 장치로서,
    상기 전기 절연성 기판에 형성된 복수의 금속 배선 중, 적어도 상기 반도체 칩과 전기적으로 접속되는 금속 배선의 표면에는 금층을 형성하고,
    상기 전기 절연성 기판에 형성된 복수의 금속 배선 중, 상기 수지와 접촉하는 금속 배선의 표면에는 거칠기화부를 형성하는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 반도체 칩의 실장은 플립 칩 실장이고, 상기 반도체 칩의 소자 전극면과 상기 전기 절연성 기판의 전극 단자면과의 사이에 밀봉 수지가 위치해 있는 반도체 장치.
  3. 청구항 1에 있어서, 상기 반도체 칩의 실장은 와이어 본딩 실장이고,
    상기 반도체 칩의 소자 전극면의 반대 주면이 상기 전기 절연성 기판의 와이어 본딩 실장되는 주면에 접합되고, 상기 반도체 칩, 상기 와이어 본딩 실장 부분이 수지 몰드되어 있는 반도체 장치.
  4. 청구항 1에 있어서, 상기 반도체 칩은 복수의 반도체 칩이 적층된 적층 반도체 칩이고,
    상기 적층 반도체 칩이 와이어 본딩 실장된 전극 단자를 포함하는 복수의 금속 배선이 형성된 주면을 가지는 전기 절연성 기판을 구비하고,
    상기 적층 반도체 칩 중 하나의 반도체 칩의 소자 전극면의 반대 주면이 상기 전기 절연성 기판의 와이어 본딩 실장되는 주면에 접합되고, 상기 적층 반도체 칩, 상기 와이어 본딩 실장 부분이 수지 몰드되어 있는 반도체 장치.
  5. 청구항 1에 있어서, 상기 반도체 칩은 복수의 반도체 칩이 적층된 적층 반도체 칩이고,
    상기 적층 반도체 칩이 와이어 본딩 실장 및 플립 칩 실장된 전극 단자를 포함하는 복수의 금속 배선이 형성된 주면을 갖는 전기 절연성 기판을 구비하고,
    상기 적층 반도체 칩의 플립 칩 실장된 반도체 칩의 소자 전극면과 상기 전기 절연성 기판의 전극 단자면과의 사이에 밀봉 수지가 위치해 있고,
    상기 적층 반도체 칩, 상기 와이어 본딩 실장 부분이 수지 몰드되어 있는 반도체 장치.
  6. 청구항 1에 있어서, 상기 반도체 칩의 실장은 플립 칩 실장이고,
    상기 반도체 칩이 플립 칩 실장된 제1의 전기 절연성 기판과,
    복수의 금속 배선이 형성된 주면을 갖는 제2의 전기 절연성 기판과,
    상기 제1의 전기적 절연 기판과 상기 제2의 전기적 절연 기판과의 사이에 배치되어 있는, 복수의 금속 배선이 형성된 주면을 갖는 무기 필러와 열 경화성 수지 를 포함하는 혼합물로 이루어지는 제3의 전기 절연성 기판과,
    상기 제3의 전기 절연성 기판 내에 형성된 도전성 수지 조성물이 충전된 이너 비아를 구비하고,
    상기 반도체 칩의 소자 전극면과 상기 제1의 전기 절연성 기판의 전극 단자면과의 사이에 밀봉 수지가 위치해 있고,
    상기 제1과 제2의 전기 절연성 기판은 상기 제3의 전기 절연성 기판을 통해 일체화되어 있고,
    상기 제1∼제3의 전기 절연성 기판의 적어도 일부의 금속 배선은 상기 이너 비아를 통해 전기 접속되어 있는 반도체 장치.
  7. 청구항 1 내지 6중 어느 한 항에 있어서, 상기 반도체 칩이 실장된 주면의 금속 배선에 있어서, 상기 전극 단자 표면을 포함하는 상기 금속 배선의 일부 표면에 금층이 형성되어 있고, 다른 금속 배선의 표면은 거칠기화 처리되어 있는 반도체 장치.
  8. 청구항 1 내지 7중 어느 한 항에 있어서, 상기 금층은, 무전해 도금, 전해 도금, 증착 및 스퍼터에서 선택되는 적어도 하나의 수단으로 형성되어 있는 반도체 장치.
  9. 청구항 2, 5 또는 6에 있어서, 상기 반도체 칩의 플립 칩 실장은 ACF(Anisotropic Conductive Film), ACP(Anisotropic Conductive Paste), NCF(Non Conductive Film), NCP(Non Conductive Paste)중 어느 하나를 이용한 열 압착 공법, 또는 상기 반도체 칩의 소자 전극에 형성된 금 범프와 상기 전기 절연성 기판의 전극 단자 표면에 형성된 금의 초음파 접합에 의해서 이루어지는 반도체 장치.
  10. 청구항 1 내지 9중 어느 한 항에 있어서, 상기 금속 배선은, 표면이 거칠기화된 구리를 포함하는 반도체 장치.
  11. 청구항 1 내지 10중 어느 한 항에 있어서, 상기 금속 배선 표면의 거칠기화의 정도는, JIS B 0601기재의 십점 평균 거칠기 Rz에서, 1∼10㎛의 범위인 반도체 장치.
  12. 청구항 6에 있어서, 상기 제3 전기 절연성 기판의 무기 필러는 70중량%∼95중량%의 범위인 반도체 장치.
  13. 청구항 6 또는 12에 있어서, 상기 무기 필러는 Al2O3, MgO, BN, AlN 및 SiO2에서 선택되는 적어도 한개의 무기 필러를 포함하는 반도체 장치.
  14. 청구항 6 또는 12에 있어서, 상기 열 경화성 수지는, 에폭시 수지, 페놀 수 지 및 시아네이트 수지에서 선택되는 적어도 하나의 열 경화성 수지를 포함하는 반도체 장치.
  15. 청구항 6에 있어서, 상기 도전성 수지 조성물이 금, 은, 구리, 및 니켈에서 선택되는 적어도 1개의 금속을 포함하는 금속 입자를 도전성 성분으로서 포함하고, 에폭시 수지를 수지 성분으로서 포함하는 반도체 장치.
  16. 반도체 칩과, 상기 반도체 칩이 플립 칩 실장되는 전극 단자를 포함하는 복수의 표면에 거칠기화 처리가 행해진 금속 배선이 형성된 주면을 가지는 전기 절연성 기판을 준비하는 공정(a)와,
    포토리소그래피법에 의해서, 상기 전기 절연성 기판의 상기 반도체 칩이 플립 칩 실장되는 주면의, 상기 전극 단자 이외의 부분에, 포토레지스트를 형성하는 공정(b)와,
    상기 전기 절연성 기판의 플립 칩 실장되는 주면에 무전해 금 도금을 행하여 상기 전극 단자 표면에 금을 형성한 후, 포토레지스트를 제거하는 공정(c)와,
    상기 반도체 칩의 소자 전극면과 상기 전기 절연성 기판의 전극 단자면과의 사이에 밀봉 수지를 통해, 상기 반도체 칩을 상기 전기 절연성 기판에 플립 칩 실장하는 공정(d)를 포함하는 반도체 장치의 제조 방법.
  17. 반도체 칩과, 상기 반도체 칩이 와이어 본딩 실장되는 전극 단자를 포함하는 복수의 거칠기화 처리된 표면의 금속 배선이 형성된 주면을 갖는 전기 절연성 기판을 준비하는 공정(a)와,
    포토리소그래피법에 의해서, 상기 전기 절연성 기판의 상기 반도체 칩이 와이어 본딩 실장되는 주면의, 상기 전극 단자 이외의 부분에, 포토레지스트를 형성하는 공정(b)와,
    상기 전기 절연성 기판의 와이어 본딩 실장되는 주면에 무전해 금 도금을 행하고, 상기 전극 단자 표면에 금을 형성한 후, 포토레지스트를 제거하는 공정(c)와,
    상기 반도체 칩의 소자 전극이 형성되어 있는 면의 반대 주면을 상기 전기 절연성 기판에 접합하는 공정(d)와,
    상기 반도체 칩을 상기 전기 절연성 기판에 와이어 본딩 실장하는 공정(e)와,
    상기 반도체 칩과 상기 와이어 본딩 실장 부분을 수지 몰드하는 공정(f)를 포함하는 반도체 장치의 제조 방법.
  18. 청구항 16 또는 17에 있어서, 복수의 반도체 칩이 적층된 적층 반도체 칩을 와이어 본딩 실장, 또는 플립 칩 실장 및 와이어 본딩 실장에 의해서 상기 전기 절연성 기판에 실장한 반도체 장치의 제조 방법.
  19. 반도체 칩과, 상기 반도체 칩이 플립 칩 실장되는 전극 단자를 포함하는 복 수의 거칠기화 처리된 표면의 금속 배선이 형성된 주면을 갖는 제1의 전기 절연성 기판과, 복수의 금속 배선이 형성된 주면을 갖는 제2의 전기 절연성 기판과, 무기 필러와 열 경화성 수지를 포함하는 혼합물로 이루어지는 제3의 전기 절연성 기판인 판상체를 준비하는 공정(a)와,
    포토리소그래피법에 의해서, 상기 제1의 전기 절연성 기판의 상기 반도체 칩이 플립 칩 실장되는 주면의, 상기 전극 단자 이외의 부분에, 포토레지스트를 형성하는 공정(b)와,
    상기 제1의 전기 절연성 기판의 플립 칩 실장되는 주면에 무전해 금 도금을 행하고, 상기 전극 단자 표면에 금을 형성한 후, 포토레지스트를 제거하는 공정(c)와,
    상기 반도체 칩의 소자 전극면과 상기 전기 절연성 기판의 전극 단자면과의 사이에 밀봉 수지를 통해, 상기 반도체 칩을 상기 전기 절연성 기판에 플립 칩 실장하는 공정(d)와,
    상기 판상체에 관통공을 형성하고, 상기 관통공에 도전성 수지 조성물로 이루어지는 도전성 페이스트를 충전하는 공정(e)와,
    상기 제1과 제2의 전기 절연성 기판 및 상기 판상체를, 상기 판상체의 한쪽 주면에 상기 제1의 전기 절연성 기판의 상기 반도체 칩이 플립 칩 실장된 주면이 향하도록, 다른 한쪽 주면에 상기 제2의 전기 절연성 기판의 금속 배선이 형성된 주면이 향하도록 위치 맞춤하고, 적층하는 공정(f)와,
    가열 가압하여, 상기 제1과 제2의 전기 절연성 기판을 상기 판상체에 접착하 고, 상기 반도체 칩을 상기 판상체에 매설하여 일체화하고, 상기 판상체 및 상기 도전성 수지 조성물로 이루어지는 도전성 페이스트를 경화시키는 공정(g)을 포함하는 반도체 장치의 제조 방법.
  20. 청구항 16 내지 19중 어느 한 항에 있어서, 상기 전극 단자 표면의 금 형성 방법은, 전해 도금, 증착 또는 스퍼터인 반도체 장치의 제조 방법.
  21. 청구항 19에 있어서, 상기 제3의 전기 절연성 기판은, 상기 무기 필러와 열 경화성 수지를 포함하는 혼합물로 이루어지는 반도체 장치의 제조 방법.
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