KR101098994B1 - 무기판 반도체 칩 패키지 제조 방법 및 이를 이용하여 제조된 무기판 반도체 칩 패키지 - Google Patents

무기판 반도체 칩 패키지 제조 방법 및 이를 이용하여 제조된 무기판 반도체 칩 패키지 Download PDF

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Abstract

본 발명은 반도체 칩 패키지 제조 방법 및 이를 이용하여 제조되어 무기판(Substrate Less) 형태를 갖는 반도체 칩 패키지에 관한 것이다.
본 발명에 따른 반도체 칩 패키지 제조 방법은 캐리어 기판 상부에 제 1 전극플레이트층 및 상기 제 1 전극플레이트층에 접속되는 회로층을 형성하는 단계와, 상기 회로층 상부에 제 2 전극플레이트층을 형성하는 단계와, 상기 제 2 전극플레이트층 상부에 회로본딩 패드층을 형성하는 단계와, 상부에 다이본딩 패드층이 형성된 반도체 칩을 상기 회로층에 이격되도록 상기 캐리어 기판 상부에 실장하는 단계와, 본딩 와이어를 이용하여 상기 다이본딩 패드층과 상기 회로본딩 패드층을 연결하는 단계와, 상기 캐리어 기판 상부에 상기 반도체 칩 및 상기 회로층을 보호하는 패키지층을 형성하는 단계와, 상기 캐리어 기판을 제거하여, 상기 회로층의 하부를 노출시키는 단계와, 노출된 상기 회로층의 하부 표면에 절연층을 형성하는 단계와, 상기 제 1 전극플레이트층을 제거하여 상기 회로층 하부를 노출시키는 단계와, 상기 회로층 하부에 표면처리층을 형성하는 단계와, 상기 표면처리층 하부에 솔더볼을 형성하는 단계를 포함한다.

Description

무기판 반도체 칩 패키지 제조 방법 및 이를 이용하여 제조된 무기판 반도체 칩 패키지{METHOD FOR FABRICATING SUBSTRATELESS SEMICONDUCTOR CHIP PACKAGE AND SUBSTRATELESS SEMICONDUCTOR CHIP PACKAGE FABRICATED USING THEREOF}
본 발명은 무기판 반도체 칩 패키지 제조 방법 및 이를 이용하여 제조된 무기판 반도체 칩 패키지에 관한 것으로, PCB(Printed Circuit Board)를 사용하지 않고, 고밀도 회로 패턴을 갖는 박형의 반도체 칩 패키지를 용이하게 제조할 수 있도록 하는 기술에 관한 것이다.
전자산업의 발달에 따라 전자 부품이 고기능화, 소형화 되고 있다. 특히 휴대단말기의 두께를 줄이기 위하여 탑재되는 부품의 두께를 감소해야 하는 요구가 증가하고 있는 상황이다.
이러한 상황에서 휴대폰과 같은 휴대 단말기의 부품 중에서 패키지(Package)의 높이를 낮추어야 하는 것도 중요한 문제 중 하나가 되었다.
한편, 이동통신 부문이 다양한 서비스가 늘어남에 따라서 휴대폰에 탑재되는 부품 수가 늘어나게 되었다. 따라서, 패키지의 높이를 감소시키는 것이 더욱더 어려워지고 있는 상황이다.
또한, 상기와 같은 휴대용 전자 제품의 크기를 감소시키는 추세는 최종사용자의 중요한 요구사항 중의 하나이기 때문에 결국에는 하나의 중간 매개체(Interposer) 상에 여러 개의 반도체 칩(Semiconductor Chip)을 실장시키는 추세로 전향되고 있는 상태이다.
이와 같은 상태에서, 기존 패키지 공정은 PCB(Printed Circuit Board)라고 불리는 유기기판(Organic Substrate)을 사용하여, 반도체 칩을 실장시키고 있다. 이때, 인쇄회로기판에 반도체 칩을 부착하는 다이 어태칭(Die-Attaching), 인쇄회로와 반도체 칩을 연결하는 와이어 본딩(Wire Bonding), 상기 반도체 칩 보호를 위한 에폭시 몰딩(Epoxy Molding) 공정을 거치게 된다.
종래에는 상기 과정을 수행하는 동안 아무런 문제가 되지 않았으나, 최근 소형화 추세에 따른 박형 기판 및 반도체 칩이 사용되면서, 패키지 공정 중에 인쇄회로기판이 휘어지는 문제가 발생하였다.
또한, 인쇄회로기판의 휘어짐 문제에 따라서 반도체 칩에 손상이 가해질 수 있다. 따라서 반도체 칩의 보호를 위해서는 에폭시 몰딩 공정을 통하여 형성되는 패키지층의 높이가 일정 수준 이상으로 형성되어야 한다.
또한, 인쇄회로기판의 휘어짐 방지를 위해서는 필연적으로 전체 패키지 높이의 일정 높이를 인쇄회로기판의 높이로 확보해야만 한다. 따라서 그 공간만큼 반도체 칩을 더 적층하지 못하게 되는 문제가 있을 수 있다. 그리고 반도체 칩을 더욱 얇게 형성해야 하므로 반도체 칩의 균열(Chip Crack)이나, 패키지 상단마진(Top Margin) 부족 등으로 인한 반도체 칩 패키지의 신뢰성 저하 문제를 야기하게 된다.
아울러 인쇄회로기판 및 반도체 칩 사이의 재료 편차에 따라서 열팽창계수(CTE)의 불일치로 인한 갈라짐 현상(Delamination) 등의 신뢰성 저하 문제자 종종 발생하고 있다.
본 발명은 무기판(Substrate Less) 형태의 반도체 칩 패키지 구조를 구현하기 위하여, 유기기판을 대신하여 최종적으로 분리가 가능한 3층 동박 호일(Detachable 3-Layered Copper Foil)을 사용함으로써, 기판의 휘어짐 문제 없이 각종 패턴구조 형성 공정 및 반도체 칩 실장 공정을 진행할 수 있도록 하고, 이후에 에폭시 몰딩(Epoxy Molding)을 이용한 패키지층을 형성한 후에 상기 3층 동박 호일을 분리시킴으로써, 무기판 형태를 가지는 무기판 반도체 칩을 제공하는 것을 그 목적으로 한다.
아울러, 본 발명은 3층 동박 호일 제거 후, 일부 남아있는 금속층들을 알칼리 및 Ni 에칭을 통하여 제거하고, 블랙 옥사이드(Black Oxide)처리를 통한 절연 공정을 수행하고, OSP(Organic Solderability Preservative)를 통한 표면보호 및 솔더링 공정을 수행하는 공정을 추가하여, 기판 제작 공정부터 패키지 공정까지 새로운 공법을 가지는 반도체 칩 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 무기판 반도체 칩 패키지 제조 방법은 캐리어 기판 상부에 제 1 전극플레이트층 및 상기 제 1 전극플레이트층에 접속되는 회로층을 형성하는 단계와, 상기 회로층 상부에 제 2 전극플레이트층을 형성하는 단계와, 상기 제 2 전극플레이트층 상부에 회로본딩 패드층을 형성하는 단계와, 상부에 다이본딩 패드층이 형성된 반도체 칩을 상기 회로층에 이격되도록 상기 캐리어 기판 상부에 실장하는 단계와, 본딩 와이어를 이용하여 상기 다이본딩 패드층과 상기 회로본딩 패드층을 연결하는 단계와, 상기 캐리어 기판 상부에 상기 반도체 칩 및 상기 회로층을 보호하는 패키지층을 형성하는 단계와, 상기 캐리어 기판을 제거하여, 상기 회로층의 하부를 노출시키는 단계와, 노출된 상기 회로층의 하부 표면에 절연층을 형성하는 단계와, 상기 제 1 전극플레이트층을 제거하여 상기 회로층 하부를 노출시키는 단계와, 상기 회로층 하부에 표면처리층을 형성하는 단계와, 상기 표면처리층 하부에 솔더볼을 형성하는 단계를 포함한다.
여기서, 상기 캐리어 기판은 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil)인 것을 특징으로 하고, 상기 제 1 전극플레이트층 및 제 2 전극플레이트층은 니켈(Ni)로 형성되고, 상기 회로층은 구리(Cu)로 형성되고, 상기 회로본딩 패드층 및 상기 다이본딩 패드층은 각각 금(Au) 도금층으로 형성되고, 상기 패키지층은 에폭시층으로 형성되고, 상기 절연층은 블랙 옥사이드층으로 형성되고, 상기 표면처리층은 OSP층 및 브라운 옥사이드층 중에서 선택된 하나 이상으로 형성된 것을 특징으로 한다.
아울러, 본 발명에 따른 무기판 반도체 칩 패키지는 상술한 방법으로 제조되어, 회로층 및 반도체 칩이 패키지층에 내장된 무기판(Substrate Less) 형태를 가지는 것을 특징으로 한다.
본 발명은 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil)과 같은 최종적으로 분리가 가능한 캐리어 기판을 유기기판 대신 사용함으로써, 패키지 공정 중에 인쇄회로기판이 휘어지는 문제를 해결하고, 반도체 칩에 손상이 가해질 수 있는 문제도 해결할 수 있는 효과를 제공한다.
따라서, 본 발명은 전체 패키지 높이를 감소시킬 수 있으며, 반도체 칩을 더욱 얇게 형성할 수 있고, 패키지 상단마진(Top Margin)을 충분히 확보할 수 있는 효과를 제공한다.
또한, 본 발명은 무기판(Substrate Less) 형태를 가지므로, 인쇄회로기판 및 반도체 칩 사이의 재료 편차에 따른 열팽창계수(CTE)의 불일치로 인하여 발생하는 갈라짐 현상(Delamination) 및 반도체 칩의 균열(Chip Crack) 현상을 방지할 수 있다.
따라서 본 발명은 제조 공정의 신뢰성 및 설계문제를 동시에 해결할 수 있을 뿐만 아니라, 공정 및 재료비용의 감소로 인해 많은 원가를 절감시킬 수 있는 효과를 제공한다.
도 1은 본 발명의 일 실시예에 따른 무기판 반도체 칩 패키지 제조 방법을 도시한 순서도이다.
도 2 내지 도 11은 도 1에 도시된 무기판 반도체 칩 패키지 제조 방법의 각 단계의 예를 도시한 단면도들이다.
본 발명에 따른 반도체 칩 패키지는 전체 구조에서 기판이 제거된 형태를 갖는다. 이를 위해서, 본 발명은 기존의 유기기판이 없이도 패키지 공정 인프라를 활용하여 반도체 칩 패키지 제작이 가능할 수 있는 공법을 제공하고 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명에 따른 반도체 칩 패키지 제조 방법 및 이를 이용하여 제조된 반도체 칩 패키지에 대하여 상세히 설명하는 것으로 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 상세하게 후술되어 있는 실시예들 및 도면을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩 패키지 제조 방법을 도시한 순서도이다.
도 1을 참조하면, 먼저 캐리어 기판을 마련하는 단계(S1)를 수행한다. 이때, 캐리어 기판은 기존 패키지 공정에서 사용하는 인쇄회로기판의 유기 기판 역할을 하는 것으로, 후속 공정에서 제거가 가능해야 한다.
따라서, 본 발명에서는 최종적으로 분리가 가능한 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil)을 사용하는 것이 바람직하다. 그러나, 본 발명은 이에 제한되지 아니하며, 하드 타입의 동박적층판(CCL)과 같은 제품들이 사용될 수 있다.
다음 단계로, 캐리어 기판의 상부에 솔더볼 패드 형태의 제 1 전극플레이트층을 형성하는 단계(S2)를 수행한다. 이때, 제 1 전극플레이트층은 솔더볼 영역을 확보하기 위한 보조 패턴으로서, 후속 공정에서 식각이 용이한 니켈(Ni)을 이용하여 형성하는 것이 바람직하다. 그러나, 이 또한 니켈에 항상 제한되는 것은 아니며, 솔더볼 패드 영역을 확보할 수 있는 패턴을 유지할 수 있고, 후속 공정에서 식각 공정에 의해 용이하게 제거가 가능한 물질이면 어느 것이든 제한 없이 사용될 수 있다.
그 다음 단계로, 캐리어 기판 상부에 제 1 전극플레이트층과 접속되는 회로층을 형성하는 단계(S3)를 수행한다. 이때, 회로층은 구리(Cu)로 형성하는 것이 바람직하며, 고 전도성을 확보하기 위해서 금(Au), 알루미늄(Al) 또는 백금(Pt)과 같은 물질들이 사용될 수도 있다.
그 다음 단계로, 와이어 본딩 공정을 위해서 회로층 상부에 제 2 전극플레이트층을 형성하고, 그 상부에 회로본딩 패드층 형성하는 단계(S4)를 수행한다. 이때, 제 2 전극플레이트층은 회로본딩 패드층의 부착력 향상 및 전도도 향상을 위한 표면처리층으로서, 니켈(Ni)을 이용하여 형성하는 것이 바람직하다. 아울러, 회로본딩 패드층은 금(Au)을 이용하여 형성하는 것이 바람직하다. 그러나, 상기 제 2 전극플레이트층 및 회로본딩 패드층 또한 니켈이나 금과 같은 소재에 제한되는 것은 아니며, 패키지 공정에 있어 표면처리 기능 및 본딩 패드 기능을 갖을 수 있는 소재는 모두 사용될 수 있다.
그 다음 단계로, 회로층과 이격된 위치에 반도체 칩을 실장시키는 단계(S5)를 수행한다. 이때, 반도체 칩은 상부에 다이본딩 패드층이 형성된 제품을 사용하는 것이 바람직하다. 그리고, 하부에는 점착필름(Die Attach Film)이 형성된 제품을 사용하여 상기 캐리어 기판 상부에 부착하는 것이 바람직하다.
여기서, 점착필름은 후속 공정에서 캐리어 기판 제거 시 분리가 용이하게 일어날 수 있도록 하며, 캐리어 기판 분리 후 반도체 칩의 하부를 보호하는 기능을 수행하여야 하므로 고강도(High-modulus) 제품을 사용하는 것이 바람직하다.
그 다음 단계로, 본딩 와이어를 이용하여 다이본딩 패드층과 회로본딩 패드층을 서로 연결시킴으로써, 반도체 칩과 회로층을 연결하는 단계(S6)를 수행한다. 이때, 본딩 와이어는 금(Au)을 이용하여 형성하는 것이 바람직하다.
그 다음 단계로, 상기 회로층과 반도체 칩 보호를 위한 패키지층 형성 단계(S7)를 수행한다. 이때, 패키지층은 에폭시 몰딩(Epoxy Molding) 공정을 이용하여 형성하는 것이 바람직하며, 기존과는 달리 충분한 상단마진(Top Margin)을 확보한 상태가 되도록 형성하는 것이 바람직하다.
기존에는 인쇄회로기판의 두께와 패키지층의 두께가 전체 반도체 칩 패키지의 두께가 되었으나, 본 발명에서는 패키지층의 두께가 전체 반도체 칩 패키지 두께가 되므로, 기존의 인쇄회로기판 두께 만큼의 마진이 증가하게 된다.
따라서, 본 발명에 따르면 패키지층 형성 공정이 안정적으로 수행될 수 있으며, 제품의 신뢰성 또한 증가하게 된다.
그 다음 단계로, 캐리어 기판을 제거하고, 이때 노출되는 회로층의 하부에 절연층을 형성하는 단계(S8)를 수행한다. 이때, 절연층은 회로층 하부 중에서도 상기 제 1 전극플레이트층이 형성된 영역을 제외한 영역에 형성되는데, 회로층 하부를 이루는 금속 재질을 블랙으로 산화시킨 금속 산화물의 블랙 옥사이드층으로 형성하는 것이 바람직하다. 그러나, 절연층 또한 항상 블랙 옥사이드층으로 형성하여야 하는 것은 아니며, 회로층의 하부를 보호하는 기능을 수행하면서도 절연의 기능을 갖는 것이면 어느 것이든 제한 없이 사용될 수 있다.
그 다음 단계로, 제 1 전극플레이트층을 제거하고, 이로 인하여 노출되는 솔더볼 패드 영역에 표면처리층을 형성하는 단계(S9)를 수행한다. 이때, 제 1 전극플레이트층은 식각 공정을 이용하여 제거하는 것이 바람직하다.
그리고, 표면처리층은 벤조트리아졸(Benzotriazole), 이미다졸(Imidazole) 및 벤지미다졸(Benzimidazole) 등과 같은 유기화합물을 이용한 OSP(Organic Solderability Preservative)층 또는 금속을 브라운으로 산화시킨 금속 산화물의 브라운 옥사이드층 중에서 선택된 하나 이상으로 형성하는 것이 바람직하다. 이때, OSP층은 솔더볼 형성 시 땜납 공정을 보조할 수 있고, 브라운 옥사이드층은 접착력을 향상시키는 역할을 하므로, 상기 두 층을 조합하여 사용할 수 있다.
그 다음 단계로, 표면처리층 상부에 솔더볼을 형성하는 단계(S10)를 수행하여 본 발명에 따른 반도체 칩 패키지 제조 공정을 완료한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 칩 패키지 제조 방법은 인쇄회로기판을 사용하지 않음으로써, 기존 패키지 공정에서 문제가 되는 휘어짐 현상 또는 크랙 발생 위험을 모두 극복할 수 있다.
또한, 패키지층의 충분한 마진을 확보하면서도, 전체 반도체 칩 패키지 두께를 감소시킬 수 있으므로, 초박형 반도체 칩 패키지를 형성할 수 있으며, 그 구체적인 실시예를 들어서 설명하면 다음과 같다.
도 2 내지 도 11은 도 1에 도시된 반도체 칩 패키지 제조 방법의 각 단계의 예를 도시한 단면도들이다.
먼저 도 2를 참조하면, 캐리어 기판을 마련하되, 본 발명에 따른 일 실시예로 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil, 130)을 마련한다. 이때, 분리형 3층 동박 호일의 최하부 제 3 동박 호일(100)은 기존의 인쇄회로기판 역할을 대신하는 층이며, 패키지 공정 중 상부 회로층 및 반도체 칩을 지지하는 캐리어층으로서의 역할을 한다.
다음으로, 제 2 동박 호일(110)은 이형층으로서, 후속 공정에서 제 3 동박 호일(100)의 분리가 용이하게 이루어질 수 있도록 마련되는 층이다.
그 다음으로, 제 1 동박 호일(120)은 회로층 형성을 위한 시드층 역할을 한다. 따라서, 본 발명에서는 상기와 같은 기능을 수행할 수 있는 형태의 캐리어 기판이면 어느 것이든 사용될 수 있다.
상기와 같이 마련된 분리형 3층 동박 호일(130)을 이용한 반도체 칩 패키지의 제조 공정으로서, 그 다음 단계는 분리형 3층 동박 호일(130)의 상부에 제 1 드라이 필름을 형성하는 것이다. 이때, 드라이 필름을 패턴 형성을 위해 사용하는 감광막의 일종으로 그 종류나 사용 방식에 의해서 본 발명이 제한되는 것은 아니다.
이와 같이 제 1 드라이 필름이 형성되면, 노광 및 현상 공정을 수행하여 솔더볼 패드 영역을 정의하는 제 1 드라이 필름 패턴(140a)을 형성한다.
그 다음에는, 제 1 드라이 필름 패턴(140a)에 의하여 노출되는 분리형 3층 동박 호일(130) 상부의 솔더볼 패드 영역에 제 1 전극플레이트층(150)을 형성한다. 도 10을 참조하면 제 1 전극플레이트층(150)은 후속 공정에서 제거되는 층이므로, 식각이 용이한 니켈(Ni) 등으로 형성될 수 있다.
그 다음으로 도 4를 참조하면, 제 1 드라이 필름(140a)을 제거한 후, 분리형 3층 동박 호일(130) 상에 다시 제 2 드라이 필름을 형성한 후 회로층을 정의하는 제 2 드라이 필름 패턴(140b)을 형성하여, 패키지 공정에서 사용되는 회로층(160)을 형성한다. 이때, 제 2 드라이 필름 패턴(140b)은 제 1 드라이 필름(140a)을 제거하지 않은 상태에서 중첩되도록 형성하여도 무방하다.
아울러, 회로층(160)은 기존의 인쇄회로기판에 형성된 것과 동일한 형태의 회로층으로 형성하는 것이 바람직하며, 일부 회로층은 제 1 전극플레이트층(150)과 중첩되도록 형성하는 것이 바람직하다. 따라서, 본 도면에서는 제 1 전극플레이트층(150)과 직접 접속되는 회로층(160) 형태를 중심으로 도시하는 것으로 한다.
그 다음으로 도 5를 참조하면, 회로층(160) 상부에 형성될 회로본딩 패드층 형성을 위해서 회로본딩 패드층 영역을 노출시키는 제 3 드라이 필름 패턴(140c)을 형성한다.
그 다음에는, 노출된 회로본딩 패드층 영역에 표면 보호층으로서 니켈 등을 이용하여 제 2 전극플레이트층(170)을 형성하고, 제 2 전극플레이트층(170) 상부에 금 도금(Au Plating) 등의 방법을 이용하여 회로본딩 패드층(180)을 형성한다.
그 다음으로 도 6을 참조하면, 제 3 드라이 필름 패턴(140c)을 제거하여, 분리형 3층 동박 호일(130) 상부에 반도체 칩 실장 영역을 확보한다.
그 다음으로 도 7을 참조하면, 분리형 3층 동박 호일(130), 즉 캐리어 기판 상부에 회로층(160)과 소정 거리 이격된 형태로 반도체 칩(200)을 실장한다. 이때, 반도체 칩(200)의 고정을 위해서 하부에는 점착필름(210)을 형성하는 것이 바람직하며, 반도체 칩(200)의 상부 일측에는 금 도금 등의 방법으로 다이본딩 패드층(220)을 형성한 후 실장하는 것이 바람직하다.
여기서, 점착필름(210)은 후속 공정에서 캐리어 기판인 분리형 3층 동박 호일(130) 제거 시 분리가 용이하게 이루어질 수 있도록 하며, 캐리어 기판 분리 후 반도체 칩의 하부를 보호하는 기능을 수행하여야 하므로 고강도(High-modulus) 제품을 사용하는 것이 바람직하다.
이와 같이 반도체 칩(200)의 실장이 완료되면, 와이어 본딩 공정을 수행하여 다이본딩 패드층(220)과 회로본딩 패드층(180)을 연결한다. 이때, 형성되는 본딩 와이어(190)는 반도체 칩(200)과 회로층(160)의 전기적 연결 특성을 극대화시키기 위하여 금(Au)을 이용하여 형성하는 것이 바람직하다.
그 다음으로 도 8을 참조하면, 에폭시 몰딩(Epoxy Molding) 공정 등을 수행하여 회로층(160) 및 반도체 칩(200)을 보호하는 패키지층(230)을 형성한다. 구체적으로 패키지층(230)은 상기 회로층(160) 및 반도체 칩(200) 뿐만 아니라, 분리형 3층 동박 호일(130) 상부에 형성된 모든 층을 덮는 형태로 형성된다. 이때, 반도체 칩(200) 상단의 패키지층(230) 높이가 충분한 마진을 가지도록 형성하여, 반도체 칩(200)의 보호뿐만 아니라, 본딩 와이어(190)의 마진도 충분히 확보될 수 있도록 하는 것이 바람직하다.
기존에는 반도체 칩 패키지의 전체 두께를 고려하여 상단 마진을 확보하는데 어려움이 있었으나, 본 발명에서는 인쇄회로기판이 형성되지 않음으로 그 두께만큼의 마진을 확보할 수 있는 것이다.
다음으로는, 분리형 3층 동박 호일(130) 중 먼저 물리적 제거가 용이한 제 3 동박 호일(100)을 분리시킨다. 이때, 이형층인 제 2 동박 호일(110)을 제거함으로써 제 3 동박 호일(110)도 자연스럽게 제거가 될 수 있다.
그 다음으로 도 9를 참조하면, 알칼리 식각 공정 등의 화학적 식각공정을 수행하여 제 1 동박 호일(120)을 제거한다. 이때, 제 1 동박 호일(120)의 제거에 의하여, 회로층(160)이 외부로 노출될 수 있으므로, 본 발명에서는 이를 방지하기 위하여 회로층(160)의 하부에 절연층(240)을 형성한다. 이러한 절연층(240)은 기존의 유기 기판의 절연 기능 및 회로 보호를 기능을 수행하므로, 회로층(160)의 하부를 이루는 금속 재질을 블랙으로 산화시킨 블랙 옥사이드층으로 형성하는 것이 바람직하다.
그 다음으로 도 10을 참조하면, 제 1 플레이트층(150)을 식각 공정으로 제거한다. 이때, 회로층(160)의 하부, 즉 솔더볼 패드 영역이 노출되므로, 노출 영역에 솔더볼 패드층으로서의 기능을 수행할 수 있는 표면처리층(250)을 형성한다.
여기서, 표면처리층(250)은 벤조트리아졸, 이미다졸 및 벤지미다졸 등과 같은 유기화합물로 표면처리하여 형성된 OSP층 또는 회로층(160)의 하부 노출 영역을 브라운으로 산화시킨 금속 산화물의 브라운 옥사이드층 등으로 형성할 수 있다. 이때, OSP층은 솔더볼 형성 시 땜납 공정을 보조할 수 있고, 브라운 옥사이드층은 접착력을 향상시키는 역할을 하므로, 상기 두 층의 물질을 조합하여 하나의 층 형태 혹은 2층 이상의 형태로 표면처리층(250)을 형성할 수 있다.
그 다음으로 도 11을 참조하면, 표면처리층(250) 하부에 솔더볼(260)을 형성하여 본 발명에 따른 반도체 칩 패키지를 완성한다.
따라서, 본 발명에 따른 반도체 칩 패키지는 무기판(Substrate Less) 형태를 가지며, 도시된 바와 같이 패키지층(230) 내에 반도체 칩(200) 및 회로층(160)이 내장된 형태를 가지며, 패키지층(230)의 하부에 기존의 인쇄회로기판 역할을 하는 표면처리층(250) 및 절연층(240)이 형성되고, 표면처리층 하부에 솔더볼(260)이 형성된 구조를 갖는다.
상술한 바와 같이, 본 발명은 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil)과 같은 최종적으로 분리가 가능한 캐리어 기판을 기존 인쇄회로기판의 유기기판 대신 사용함으로써, 무기판(Substrate Less) 형태의 반도체 칩 패키지를 제조할 수 있게 되었다.
이에 따라서, 패키지 공정 중에 인쇄회로기판이 휘어지는 문제를 해결하고, 반도체 칩에 손상이 가해질 수 있는 문제도 해결하였으며, 패키지 상단마진(Top Margin)을 충분히 확보하여, 패키지 공정의 신뢰성 및 설계문제를 동시에 해결하였고, 공정 및 재료비용의 감소로 인해 많은 원가를 절감시킬 수 있게 되었다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 변형될 수 있으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 : 제 1 동박 호일
110 : 제 2 동박 호일
120 : 제 3 동박 호일
130 : 분리형 3층 동박 호일
140a : 제 1 드라이 필름 패턴
140b : 제 2 드라이 필름 패턴
140c : 제 3 드라이 필름 패턴
150 : 제 1 전극플레이트층
160 : 회로층
170 : 제 2 전극플레이트층
180 : 회로본딩 패드층
190 : 본딩 와이어
200 : 반도체 칩
210 : 점착필름
220 : 다이본딩 패드층
230 : 패키지층
240 : 절연층
250 : 표면처리층
260 : 솔더볼

Claims (9)

  1. 캐리어 기판 상부에 제 1 전극플레이트층 및 상기 제 1 전극플레이트층에 접속되는 회로층을 형성하는 단계;
    상기 회로층 상부에 제 2 전극플레이트층을 형성하는 단계;
    상기 제 2 전극플레이트층 상부에 회로본딩 패드층을 형성하는 단계;
    상부에 다이본딩 패드층이 형성된 반도체 칩을 상기 회로층에 이격되도록 상기 캐리어 기판 상부에 실장하는 단계;
    본딩 와이어를 이용하여 상기 다이본딩 패드층과 상기 회로본딩 패드층을 연결하는 단계;
    상기 캐리어 기판 상부에 상기 반도체 칩 및 상기 회로층을 보호하는 패키지층을 형성하는 단계;
    상기 캐리어 기판을 제거하여, 상기 회로층의 하부면을 노출시키는 단계;
    노출된 상기 회로층의 하부면에 상기 회로층의 하부면을 이루는 금속을 블랙으로 산화시킨 블랙 옥사이드층의 절연층을 형성하는 단계;
    상기 제 1 전극플레이트층을 제거하여 해당 회로층의 하부면 영역을 노출시키는 단계;
    상기 회로층의 하부면 영역에 대해 벤조트리아졸(Benzotriazole), 이미다졸(Imidazole) 및 벤지미다졸(Benzimidazole) 중 선택된 어느 하나의 유기화합물로 이루어진 OSP(Organic Solderability Preservative)층, 또는 브라운으로 산화시킨 금속 산화물의 브라운 옥사이드층으로 표면처리층을 형성하는 단계; 및
    상기 표면처리층 하부에 솔더볼을 형성하는 단계를 포함하고,
    상기 캐리어 기판은 최하부의 제 3 동박 호일, 상기 제 3 동박 호일의 상부면에 형성된 이형층인 제 2 동박 호일, 및 상기 제 2 동박 호일의 상부면에 형성된 회로 형성용 시드층인 제 1 동박 호일로 이루어진 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil)인 것을 특징으로 하는 무기판 반도체 칩 패키지 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 전극플레이트층 및 제 2 전극플레이트층은 니켈(Ni)로 형성된 것을 특징으로 하는 무기판 반도체 칩 패키지 제조 방법.
  4. 제 1 항에 있어서,
    상기 회로층은 구리(Cu)로 형성된 것을 특징으로 하는 무기판 반도체 칩 패키지 제조 방법.
  5. 제 1 항에 있어서,
    상기 회로본딩 패드층 및 상기 다이본딩 패드층은 각각 금 도금(Au Plating) 으로 형성된 것을 특징으로 하는 무기판 반도체 칩 패키지 제조 방법.
  6. 제 1 항에 있어서,
    상기 패키지층은 에폭시로 형성된 것을 특징으로 하는 무기판 반도체 칩 패키지 제조 방법.
  7. 삭제
  8. 삭제
  9. 제 1 항, 제 3 항 내지 제 6 항 중 어느 한 항의 방법으로 제조되어, 회로층 및 반도체 칩이 패키지층에 내장된 무기판(Substrate Less) 형태를 가지는 것을 특징으로 하는 무기판 반도체 칩 패키지.
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