CN204732390U - 载板级半导体芯片嵌入式封装结构 - Google Patents

载板级半导体芯片嵌入式封装结构 Download PDF

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Abstract

本实用新型公开了一种载板级半导体芯片嵌入式封装结构，包括：电路板；设于所述电路板内的、至少用以容置半导体芯片的开口或空腔；设置于所述电路板第一表面的着陆架，所述着陆架表面对应所述电路板的最高表面，所述电路板第二表面对应所述电路板的最低表面；设置于所述开口或空腔内的半导体芯片，所述芯片的I/O焊盘表面至少自电路板第二表面露出，且与所述电路板的第二表面或所述电路板的最低表面处于同一平面；封装材料，至少覆盖所述电路板的第一表面、着陆架及填充所述开口或空腔内未被所述芯片占据的空间。藉由本实用新型的设计，可以大幅降低半导体芯片的封装成本，减小封装体积，以及有效提升半导体芯片封装的性能。

Description

载板级半导体芯片嵌入式封装结构
技术领域
本实用新型涉及一种半导体芯片封装结构，特别是一种载板级半导体芯片嵌入式封装结构及其制作方法，其可应用于半导体芯片，包括数字逻辑芯片，类比芯片，或数字逻辑和类比混合等芯片封装。
背景技术
目前，引线键合技术(Wire bonding)普遍被应用于半导体芯片的封装过程中。例如，现有半导体芯片封装通常采用引线键合技术实现芯片上触盘与封装内部走线之间的互连。另外，针对半导体芯片I/O pad具有小间距(pitch)的特点，倒装芯片封装技术同样也被广泛应用于半导体芯片的封装中。然则，这些技术都存在不足之处，例如引线键合技术至少具有如下不足：1)引线键合技术为基于单芯片的线键合连接，且针对单芯片上多I/O pad(I/O焊盘)数的多线键合是非同步的，工艺速度慢；2)应用键合连线技术的封装器件由于封装内部的电气路径较长，电子寄生效应较为明显。又例如，倒装芯片封装技术采用的铜柱技术及后续锡焊接通常工艺复杂且成本高。
发明内容
本实用新型的主要目的在于提供一种改良的载板级半导体芯片嵌入式封装结构及其制作方法，以克服现有技术中的不足。
为实现前述发明目的，本实用新型采用的技术方案包括：
在本实用新型的一实施例中，一种载板级半导体芯片嵌入式封装结构包括：
电路板；
设于所述电路板内的、至少用以容置半导体芯片的开口或空腔，
设置于所述电路板第一表面的着陆架，所述着陆架表面对应所述电路板的最高表面，所述电路板第二表面对应所述电路板的最低表面；
设置于所述开口或空腔内的半导体芯片，所述芯片的I/O焊盘表面至少自电路板第二表面露出，且与所述电路板的第二表面或所述电路板的最低表面处于同一平面；
封装材料，至少覆盖所述电路板的第一表面、着陆架及填充所述开口或空腔内未被所述芯片占据的空间。
在一较佳实施方案之中，所述电路板的第一表面上还设有模块对位标识，至少用于辅助所述芯片精准放置。
在一较佳实施方案之中，所述模块对位标识表面与所述着陆架表面处于同一平面。
在一较佳实施方案之中，所述开口或空腔在竖直方向上的最高表面和最低表面分别为所述电路板的最高表面或所述着陆架表面和所述电路板的最低表面或所述电路板第二表面，而所述开口或空腔在水平方向上的边界为所述电路板在第一表面和第二表面之间的开口边界或空腔之侧壁，同时所述开口或空腔包括第一空间和第二空间，其中所述第一空间分布在所述电路板的第一表面和第二表面之间，所述第二空间分布在所述电路板的第一表面与所述着陆架表面之间。
进一步的，所述第一空间的侧壁为所述电路板第一表面和第二表面之间的电路板连续截面，而所述第二空间无侧壁。
在一较佳实施方案之中，所述封装材料还至少延伸至覆盖所述电路板第二表面或所述电路板的最低表面。
在一较佳实施方案之中，所述的载板级半导体芯片嵌入式封装结构还包括：
增层，连续覆盖所述电路板第二表面、与电路板第二表面同平面的封装材料表面及所述芯片的具有I/O焊盘的一侧表面；
第一线路层，设置于所述增层表面，并经贯穿所述增层的导电通路与所述芯片的I/O焊盘电连接，并且所述第一线路层还经连续贯穿所述增层和所述电路板的导电通路与所述着陆架电连接。
在一较佳实施方案之中，所述的载板级半导体芯片嵌入式封装结构还包括：
第二线路层，设置在所述电路板第二表面上，并直接与所述芯片的I/O焊盘电连接，且还经贯穿所述电路板的导电通路与所述着陆架电连接；
增层，连续覆盖所述电路板第二表面以及所述第二线路层。
进一步的，所述的载板级半导体芯片嵌入式封装结构还包括：
第三线路层，设置在所述增层表面上，并经贯穿所述增层的导电通路与所述第二线路层电连接。
在一较佳实施方案之中，所述的载板级半导体芯片嵌入式封装结构还包括：
金属层，设置在覆盖在所述电路板第一表面及着陆架的封装材料表面上，并经贯穿所述封装材料的导电通路与所述着陆架电连接。
在一较佳实施方案之中，所述的载板级半导体芯片嵌入式封装结构还包括：
保护层，至少连续覆盖所述金属层。
进一步的，所述的载板级半导体芯片嵌入式封装结构还包括：
焊接掩膜，至少覆盖所述增层以及设置在增层表面的线路层。
进一步的，所述的载板级半导体芯片嵌入式封装结构还包括：
焊点阵列，设置在覆盖所述增层以及增层上的线路层的焊接掩膜开口中并与增层上的线路层电连接，所述焊点阵列包括球栅阵列或触点阵列。
在本实用新型的一实施例中，提供的一种制作所述载板级半导体芯片嵌入式封装结构的方法包括：
(1)提供电路板，所述电路板的第一表面设置有着陆架，且所述电路板上设置有至少用于容置半导体芯片的开口或空腔；
(2)在所述电路板第二表面上贴附粘接膜，并将所述芯片置入所述开口或空腔，且使所述芯片具有I/O焊盘的一侧表面与粘接膜粘接固定；
(3)至少在所述电路板第一表面、所述着陆架表面及所述开口或空腔内施加封装材料，使所述电路板第一表面、着陆架表面被封装材料覆盖，以及使所述开口或空腔被封装材料及所述芯片完全填充；
(4)：
去除所述粘接膜，并在所述电路板的第二表面上连续覆盖增层，
以及，在所述增层和覆盖所述电路板第一表面及着陆架的封装材料上分别设置第一线路层和金属层，并使所述第一线路层经贯穿增层的导电通路与所述芯片的I/O焊盘电连接，以及使所述第一线路层经贯穿增层及电路板的导电通路与所述着陆架电连接，且使金属层经贯穿封装材料的导电通路与着陆架电连接，从而使所述芯片与着陆架电连接；
或者，去除所述粘接膜，并在所述电路板的第二表面和覆盖所述电路板第一表面及着陆架的封装材料上分别设置第二线路层和金属层，且使所述第二线路层直接与所述芯片的I/O焊盘电连接，并使所述第二线路层经贯穿所述电路板的导电通路与所述着陆架电连接，以及使金属层经贯穿封装材料的导电通路与着陆架电连接，
在所述电路板第二表面以及所述第二线路层上连续覆盖增层，
在增层表面上设置第三线路层，并使所述第三线路层经贯穿所述增层的导电通路与所述第二线路层电连接，从而使所述芯片与着陆架电连接；
(5)至少以焊接掩膜连续覆盖所述增层和增层上的线路层，以及在覆盖所述增层和增层上的线路层的焊接掩膜上的开口中设置焊点阵列，并使所述焊点阵列与增层上的线路层电连接。
在一较佳实施方案之中，所述制作方法还包括：至少在所述金属层上连续覆盖保护层。
与现有技术相比，本实用新型至少具有如下优点：
1、该载板级半导体芯片嵌入式封装结构具有高的生产效率和优良性能，且成本低廉；
2、该载板级半导体芯片嵌入式封装结构的制作过程是高生产速度的板级封装过程，明显优于基于单芯片键合连线工艺的低效率生产过程；
3、利用该载板级半导体芯片嵌入式封装结构，可实现半导体芯片的小体积封装。
附图说明
图1是本实用新型实施例1或实施例2中具有着陆架，开口或空腔以及电路板的衬底的俯视图；
图2是本实用新型实施例1或实施例2中一种具有着陆架，开口或空腔以及模块对位标识的衬底的横向剖视图；
图3a-图3b是本实用新型实施例1或实施例2中半导体芯片以I/O焊盘面朝下的状态置入开口或空腔中的示意图；
图4a-图4b是本实用新型实施例1或实施例2中以封装材料封装图3b所示器件及去除器件中的粘接膜并将之倒置的示意图；
图5是本实用新型实施例1在图4b所示器件上设置至少覆盖电路板第二表面、封装材料和芯片带有I/O焊盘表面的增层的示意图；
图6是本实用新型实施例1在图5所示器件上设置第一线路层和金属层的示意图；
图7是本实用新型实施例1在图6所示器件上设置焊接掩膜和保护层的示意图；
图8是本实用新型实施例1在图7所示器件上设置焊点阵列(BGA)的示意图；
图9是本实用新型实施例2在图4b所示器件上设置第二线路层和金属层的示意图；
图10是本实用新型实施例2在图9所示器件上设置增层和保护层的示意图；
图11是本实用新型实施例2在图10所示器件上设置第三线路层的示意图；
图12是本实用新型实施例2在图11所示器件上设置焊接掩膜的示意图；
图13是本实用新型实施例2在图12所示器件上设置焊点阵列(BGA)的示意图。
附图标记说明：电路板1、第一表面101、第二表面102、开口边界或空腔之侧壁103、开口边界或空腔之侧壁104、开口或空腔2、第一空间201、第二空间202、模块对位标识3、着陆架4、着陆架表面401、封装材料5、第一线路层6、金属层7、导电通路8、粘接膜9、增层10、传感芯片11、I/O焊盘110、第二线路层12、焊接掩膜13、BGA14、保护层15、L-横向、V-纵向、第三线路层16。
具体实施方式
以下结合实施例及附图对本实用新型的技术方案作更为具体的解释说明。
结合图1～图8所示，在本实用新型的第一实施例中，一种载板级半导体芯片嵌入式封装结构的基本结构可以包括：
电路板1，特别是PCB电路板，其板中间设置有用以容置半导体芯片10的开口或空腔2。
着陆架4，设置于电路板1的第一表面101，且着陆架表面401对应电路板1的最高表面，电路板第二表面102对应电路板1的最低表面。
开口或空腔2在竖直方向上的最高表面和最低表面分别为电路板的最高表面或着陆架表面401和电路板1的最低表面或电路板的第二表面102；开口或空腔2在水平方向上的边界为电路板1在第一表面101和第二表面102之间的开口边界或空腔之侧壁103、104。
同时，开口或空腔2包括第一空间201和第二空间202，第一空间201分布在电路板1的第一表面101和第二表面102之间，第二空间202分布在电路板1的第一表面101和着陆架表面401之间；第一空间201的侧壁为电路板第一表面101和第二表面102之间的电路板1连续截面，而第二空间无侧壁。
半导体芯片10，设置于电路板1上的开口或空腔2内，更进一步的，芯片的I/O焊盘(pad)110表面与电路板1的第二表面102或电路板1的最低表面处于同一平面。
封装材料5，至少覆盖电路板1的第一表面101、着陆架4及填充开口或空腔2内未被芯片占据的空间，进一步的，封装材料5还可延伸至覆盖电路板1的第二表面102。
第一线路层6和金属层7，第一线路层6至少与芯片的I/O焊盘110和着陆架4均电连接；金属层7连续设置于封装材料5表面上，且通过贯穿封装材料5的导电通路8与着陆架4电连接，半导体芯片10的I/O焊盘110通过第一线路层6与着陆架4电连接。
进一步的，载板级半导体芯片嵌入式封装结构还包括增层10，增层10叠在电路板第二表面102，用以连续覆盖电路板第二表面102、与第二表面102同平面的封装材料5及带有I/O焊盘110的芯片表面，第一线路层6设置于增层10表面，且第一线路层6通过贯穿增层10的导电通路8与芯片的I/O焊盘110电连接、通过贯穿增层10和电路板的导电通路8与着陆架4电连接。
进一步的，载板级半导体芯片嵌入式封装结构还包括焊接掩膜13，至少覆盖增层10表面以及第一线路层6表面。
进一步的，载板级半导体芯片嵌入式封装结构还包括焊点阵列14，其设置在覆盖增层10表面以及第一线路层6表面的焊接掩膜13开口中并与第一线路层6电连接，焊点阵列14包括球栅阵列(Ball Grid Array，简写BGA)或触点阵列(Land Grid Array，简写LGA)。
进一步的，载板级半导体芯片嵌入式封装结构还包括保护层15，其至少连续掩盖封装材料5表面和金属层7表面。
优选的，电路板1表面，特别是电路板第一表面101上还设有模块对位标识3，用以实现精确的倒装芯片布置和导电线路互连。
其中，第一线路层6和金属层7可优选由Cu等材质形成。
进一步的，前述的各导电途径可以是导电盲孔(blind via)或导电PTH(沉铜孔，PlatingThrough Hole)，但不限于此。
而在本实用新型的第一实施例中，一种载板级半导体芯片嵌入式封装结构的制作方法可以包括：
(1)提供电路板1，电路板1的第一表面101设置有着陆架4，且电路板1上设置有至少用于容置半导体芯片的开口或空腔2，请参阅图1～图13；
(2)在电路板第二表面上102贴附粘接膜9，并将芯片11置入开口或空腔2，且使芯片的I/O焊盘的一面与粘接膜9粘接固定，请参阅图3a及图3b；
(3)至少在1电路板的第一表面101、着陆架表面401及开口或空腔2上施加封装材料5，使电路板1的第一表面101、着陆架表面401被封装材料5覆盖，以及使开口或空腔2被封装材料及芯片11完全填充，且填充的封装材料5还可延伸至覆盖电路板的第二表面102，请参阅图4a；
在该步骤中，还可对封装材料5进行平整化处理。
其中，封装材料5可以是模塑化合物(Molding compound)，环氧树脂，或环氧树脂/填料复合物等，其填充到空腔以及作为一个平坦堆积层而覆盖着陆架4。
(4)请参阅图4b、图5～图6，去除粘接膜9，并在电路板的第二表面102上连续设置增层10，以及在增层10和封装材料5上分别设置第一线路层6和金属层7，并使第一线路层6与芯片的I/O焊盘110和着陆架4电连接，使金属层7与着陆架4电连接，从而将半导体芯片11与着陆架4电连接，请参阅图7；
其中，与芯片的I/O焊盘110、着陆架表面401的线路联结的前述Cu RDL是通过金属化、上光阻，光刻，蚀刻和去光阻形成。
进一步的，可通过激光打孔而形成盲孔，然后镀铜形成Cu层，最后上光阻，光刻，蚀刻和去光阻而形成图案及线路。
(5)在步骤(4)所获器件的第一线路层6所在的侧面上设置焊接掩膜13，并使焊接掩膜13至少覆盖增层10和第一线路层6表面，以及在覆盖增层10和第一线路层6表面的焊接掩膜13开口中设置球栅阵列或触点阵列，并使球栅阵列或触点阵列与第一线路层6电连接，请参阅图7～图8；
其中，焊接掩膜13可通过涂布或压合、光刻和退火形成。
(6)设置至少覆盖封装材料5和金属层7表面的保护层15，请参阅图7。
优选的，所述步骤(1)还包括：电路板的第一表面101还设置有模块对位标识3。
结合图9～图13所示，在本实用新型第二实施例中，一种载板级半导体芯片嵌入式封装结构的基本结构可以包括：
电路板1，特别是PCB电路板，其板中间设置有用以容置半导体芯片10的开口或空腔2。
着陆架4，设置于电路板1的第一表面101，且着陆架表面401或电路板第一表面101对应电路板1的最高表面，电路板第二表面102对应电路板1的最低表面。
开口或空腔2在竖直方向上的最高表面和最低表面分别为电路板的最高表面或着陆架表面401和电路板1的最低表面或电路板的第二表面102；开口或空腔2在水平方向上的边界为电路板1在第一表面101和第二表面102之间的开口边界或空腔之侧壁103、104。
同时，开口或空腔2包括第一空间201和第二空间202，第一空间201分布在电路板1的第一表面101和第二表面102之间，第二空间202分布在电路板1的第一表面101和着陆架表面401之间；第一空间201的侧壁为电路板第一表面101和第二表面102之间的电路板1连续截面，而第二空间无侧壁。
半导体芯片10，设置于电路板1上的开口或空腔2内，更进一步的，芯片的I/O焊盘(pad)110表面与电路板1的第二表面102或电路板1的最低表面处于同一平面。
封装材料5，至少覆盖电路板1的第一表面101、着陆架4及填充开口或空腔2内未被芯片占据的空间，进一步的，封装材料5还可延伸至覆盖电路板1的第二表面102。
第三线路层16和金属层7，第三线路层16至少与芯片的I/O焊盘110和着陆架4均电连接；金属层7连续设置于封装材料5表面上，且通过贯穿封装材料5的导电通路8与着陆架4电连接，半导体芯片10的I/O焊盘110通过第三线路层16与着陆架4电连接。
进一步的，第三线路层16设置于电路板第二表面102上，且直接与芯片的I/O焊盘110电连接，以及通过贯穿封装材料的导电通路8与着陆架4电连接。
进一步的，载板级半导体芯片嵌入式封装结构还包括增层10，增层10至少覆盖电路板第二表面102、第三线路层16、芯片带有I/O焊盘110的表面。
进一步的，载板级半导体芯片嵌入式封装结构还包括设置于增层10表面的第二线路层12，第二线路层12经贯穿增层10的导电通路8与芯片的I/O焊盘110和着陆架4电连接。
进一步的，载板级半导体芯片嵌入式封装结构还包括焊接掩膜13，其至少覆盖增层10表面和第二线路层12。
进一步的，载板级半导体芯片嵌入式封装结构还包括焊点阵列14，其设置在覆盖增层10表面和第二线路层12的焊接掩膜13开口中并与第二线路层12电连接，焊点阵列14包括球栅阵列(Ball Grid Array，简写BGA)或触点阵列(Land Grid Array，简写LGA)。
进一步的，载板级半导体芯片嵌入式封装结构还包括保护层15，其至少连续掩盖封装材料5表面和金属层7表面。
优选的，电路板1表面，特别是电路板第一表面101上还设有模块对位标识3，用以实现精确的倒装芯片布置和导电线路互连。
其中，所述第二、第三线路层16、12和金属层7可优选由Cu等材质形成。
进一步的，前述的各导电途径可以是导电盲孔(blind via)或导电PTH(沉铜孔，PlatingThrough Hole)，但不限于此。
而在本实用新型的第二实施例中，一种载板级半导体芯片嵌入式封装结构的制作方法可以包括：
(1)提供电路板1，电路板的第一表面101设置有着陆架4，且电路板1上设置有至少用于容置半导体芯片11的开口或空腔2，请参阅图1～图13；
(2)在电路板第二表面102上贴附粘接膜9，并将芯片11置入开口或空腔2，且使芯片I/O焊盘110的一面与粘接膜9粘接固定，请参阅图3a及图3b；
(3)至少在电路板的第一表面101、着陆架表面401及开口或空腔2上施加封装材料5，使电路板的第一表面101、着陆架表面401被封装材料5覆盖，以及使开口或空腔2被封装材料5及芯片11完全填充，且填充的封装材料5还可延伸至覆盖电路板的第二表面102，请参阅图4a；
在该步骤中，同样的，还可对封装材料5进行平整化处理。
其中，封装材料5可以是模塑化合物(Molding compound)，环氧树脂，或环氧树脂/填料复合物等，其填充到空腔以及作为一个平坦堆积层而覆盖着陆架4。
(4)请参阅图4b、图9，去除粘接膜9，并在电路板第二表面102和封装材料5表面上分别设置第三线路层16和金属层7，并使第三线路层16至少与芯片的I/O焊盘110和着陆架4电连接，使金属层7与着陆架4电连接，从而将半导体芯片11与着陆架4电连接，请参阅图7；
其中，与芯片的I/O焊盘110、着陆架表面401的线路联结的前述Cu RDL是通过金属化、上光阻，光刻，蚀刻和去光阻形成。
进一步的，可通过激光打孔而形成盲孔，然后镀铜形成Cu层，最后上光阻，光刻，蚀刻和去光阻而形成图案及线路。
(5)请参阅图10和图11，在步骤(4)所获器件的第三线路层16所在的侧表面上设置增层10，并使增层10至少覆盖电路板第二表面102、第三线路层16、芯片带有I/O焊盘110的表面，以及在增层10上设置与着陆架4和芯片的I/O焊盘110电连接的第二线路层12，请参阅图8；
(5)请参阅图12，在第二线路层12所在的侧面上设置焊接掩膜13，并使焊接掩膜13至少覆盖增层10和第二线路层12表面，以及在覆盖增层10和第二线路层12表面的焊接掩膜13开口中设置焊点阵列14，并使焊点阵列14与第二线路层12电连接，请参阅图13；
其中，焊接掩膜13可通过涂布或复合、光刻和退火形成。
(6)设置至少覆盖封装材料5和金属层7表面的保护层15，请参阅图10～图12。
优选的，步骤(1)还包括：电路板的第一表面101还设置有模块对位标识3。
利用本实用新型的设计可以大幅降低半导体芯片的封装成本，减小封装体积，以及还可有效提升封装芯片的性能。
应当理解，上述实施例仅为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。

Claims (13)

1.一种载板级半导体芯片嵌入式封装结构，其特征在于包括：
电路板；
设于所述电路板内的、至少用以容置半导体芯片的开口或空腔，
设置于所述电路板第一表面的着陆架，所述着陆架表面对应所述电路板的最高表面，电路板第二表面对应所述电路板的最低表面；
设置于所述开口或空腔内的半导体芯片，所述芯片的I/O焊盘表面至少自电路板第二表面露出，且与所述电路板第二表面或所述电路板的最低表面处于同一平面；
封装材料，至少覆盖所述电路板第一表面、着陆架及填充所述开口或空腔内未被所述芯片占据的空间。
2.根据权利要求1所述的载板级半导体芯片嵌入式封装结构，其特征在于所述电路板第一表面上还设有模块对位标识，至少用于辅助所述芯片精准放置。
3.根据权利要求2所述的载板级半导体芯片嵌入式封装结构，其特征在于所述模块对位标识表面与所述着陆架表面处于同一平面。
4.根据权利要求1所述的载板级半导体芯片嵌入式封装结构，其特征在于所述开口或空腔在竖直方向上的最高表面和最低表面分别为所述电路板的最高表面或所述着陆架表面和所述电路板的最低表面或所述电路板第二表面，而所述开口或空腔在水平方向上的边界为所述电路板在第一表面和第二表面之间的开口边界或空腔之侧壁，同时所述开口或空腔包括第一空间和第二空间，其中所述第一空间分布在所述电路板的第一表面和第二表面之间，所述第二空间分布在所述电路板的第一表面与所述着陆架表面之间。
5.根据权利要求4所述的载板级半导体芯片嵌入式封装结构，其特征在于所述第一空间的侧壁为所述电路板第一表面和第二表面之间的电路板连续截面，而所述第二空间无侧壁。
6.根据权利要求1所述的载板级半导体芯片嵌入式封装结构，其特征在于所述封装材料还至少延伸至覆盖所述电路板第二表面或所述电路板的最低表面。
7.根据权利要求1所述的载板级半导体芯片嵌入式封装结构，其特征在于还包括：
增层，连续覆盖所述电路板第二表面、与电路板第二表面同平面的封装材料表面及所述 芯片的具有I/O焊盘的一侧表面；
第一线路层，设置于所述增层表面，并经贯穿所述增层的导电通路与所述芯片的I/O焊盘电连接，并且所述第一线路层还经连续贯穿所述增层和所述电路板的导电通路与所述着陆架电连接。
8.根据权利要求1所述的载板级半导体芯片嵌入式封装结构，其特征在于还包括：
第二线路层，设置在所述电路板第二表面上，并直接与所述芯片的I/O焊盘电连接，且还经贯穿所述电路板的导电通路与所述着陆架电连接；
增层，连续覆盖所述电路板第二表面以及所述第二线路层。
9.根据权利要求8所述的载板级半导体芯片嵌入式封装结构，其特征在于还包括：
第三线路层，设置在所述增层表面上，并经贯穿所述增层的导电通路与所述第二线路层电连接。
10.根据权利要求1、7-9中任一项所述的载板级半导体芯片嵌入式封装结构，其特征在于还包括：
金属层，设置在覆盖在所述电路板第一表面及着陆架的封装材料表面上，并经贯穿所述封装材料的导电通路与所述着陆架电连接。
11.根据权利要求10所述的载板级半导体芯片嵌入式封装结构，其特征在于还包括：
保护层，至少连续覆盖所述金属层。
12.根据权利要求7-9中任一项所述的载板级半导体芯片嵌入式封装结构，其特征在于还包括：焊接掩膜，至少覆盖所述增层以及设置在增层表面的线路层。
13.根据权利要求12所述的载板级半导体芯片嵌入式封装结构，其特征在于，还包括：
焊点阵列，设置在覆盖所述增层以及增层上的线路层的焊接掩膜开口中并与增层上的线路层电连接，所述焊点阵列包括球栅阵列或触点阵列。
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