KR20230159267A - 액체 순환 냉각 패키지 기판 및 이의 제조 방법 - Google Patents

액체 순환 냉각 패키지 기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR20230159267A
KR20230159267A KR1020230057067A KR20230057067A KR20230159267A KR 20230159267 A KR20230159267 A KR 20230159267A KR 1020230057067 A KR1020230057067 A KR 1020230057067A KR 20230057067 A KR20230057067 A KR 20230057067A KR 20230159267 A KR20230159267 A KR 20230159267A
Authority
KR
South Korea
Prior art keywords
layer
heat dissipation
cooling
dielectric layer
support frame
Prior art date
Application number
KR1020230057067A
Other languages
English (en)
Other versions
KR102698203B1 (ko
Inventor
시엔밍 천
쥐천 황
샤오웨이 쉬
번시아 황
까오 황
Original Assignee
주하이 엑세스 세미컨덕터 컴퍼니., 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드 filed Critical 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드
Publication of KR20230159267A publication Critical patent/KR20230159267A/ko
Application granted granted Critical
Publication of KR102698203B1 publication Critical patent/KR102698203B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4878—Mechanical treatment, e.g. deforming
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0272—Adaptations for fluid transport, e.g. channels, holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10022—Non-printed resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/1003—Non-printed inductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)

Abstract

본 출원은 액체 순환 냉각 패키지 기판 및 이의 제조 방법을 제공한다. 여기에서 상기 기판은 순환 냉각 구조를 포함한다. 여기에는 상기 제1 유전층 내에 형성되어 상기 방열면을 노출시키는 냉각 캐비티, 상기 냉각 캐비티 내표면 상에 형성되는 금속 방열층, 상기 금속 방열층 상에 형성되는 직립 지지 기둥, 및 상기 지지 기둥 상에 지지되어 상기 냉각 캐비티의 주변을 따라 상기 냉각 캐비티를 폐쇄하는 냉각 커버가 포함된다. 여기에서 상기 금속 방열층은 상기 방열면과 상기 냉각 캐비티의 내측표면을 완전히 커버하고, 상기 냉각 커버 상에는 액체 입구와 액체 출구가 형성된다. 제1 유전층 내에는 순환 냉각 구조가 설치된다. 상기 순환 냉각 구조는 임베디드 패키지 기판 가공 과정에서 형성되며, 가공 프로세스가 간단하고 비용이 낮다. 순환 냉각 구조는 소자의 방열면과 연결되어, 방열 성능을 향상시킬 수 있다. 또한 기판 내의 공간을 합리적으로 이용하여, 기판의 전체 두께를 줄일 수도 있다.

Description

액체 순환 냉각 패키지 기판 및 이의 제조 방법{LIQUID CIRCULATING COOLING PACKAGE SUBSTRATE AND MANUFACTURING METHOD THEREOF}
본 출원은 반도체 패키지 기술 분야에 관한 것으로, 보다 상세하게는 액체 순환 냉각 패키지 기판 및 이의 제조 방법에 관한 것이다.
전자 기술이 발전하고 진보함에 따라 전자 제품은 짧고, 가볍고, 얇아지는 방향으로 진화하고 있다. 전자 제품의 기능적 요건이 점점 더 엄격해지면서 전자 제품의 패키지 구조가 고집적화 및 소형화의 방향으로 발전하며 칩 등 부품의 임베디드 패키지가 등장하였다. 이와 동시에 전자 부품의 응용도 고주파, 고속, 고출력 방향으로 발전하고 있어 단위 면적당 열유속 밀도가 급격히 증가하고 있다. 익히 알려진 바와 같이, 작업 환경 온도가 상승하면 전자 부품의 동작 속도가 저하되고 손실이 커진다. 동시에 고온 환경에서 장시간 동작 시 전자 제품의 신뢰성이 상대적으로 저하된다. 따라서 고주파, 고속, 고출력 전자 부품에서 발생하는 열을 즉시 방출하지 못하면 전자 제품의 성능과 신뢰성에 어느 정도 영향을 미칠 수 있다. 따라서 고주파, 고속, 고출력의 큰 추세 속에서 임베디드 패키지 기판 및 패키지체의 설계를 합리적으로 최적화하고, 임베디드 패키지 구조의 방열 성능을 향상시키는 방법을 모색하는 것은 현재 중요한 과제이다.
현재 일반적으로 사용하는 임베디드 패키지 기판 방식은 다음과 같다. (1) 칩 등 구성 요소를 사전 설치된 캐비티가 있는 폴리머 프레임 또는 코어 재료에 실장한 다음, 플라스틱 패키지 재료로 패키징한다. 그러나 이 방식에는 다음과 같은 단점이 있다. 즉, 고주파, 고속, 고출력 제품의 등장으로 임베디드 패키징 제품은 방열 요건이 극도로 까다로워졌다. 아무리 방열성이 좋아도 유기 폴리머 재료는 방열 특성에 한계가 있어 고주파, 고속, 고출력 임베디드 제품의 방열 문제를 근본적으로 해결할 수 없다. (2) 금속 프레임을 사용하여 부품을 임베디드하고, 금속(예를 들어, 구리)판 상에 캐비티를 사전 가공한다. 칩 등 부품을 사전 설치한 캐비티에 실장한 다음, 유전 재료를 압착함으로써 패키징을 수행한다. 이러한 임베디드 패키징 방식은 금속의 상대적으로 우수한 방열 성능을 이용하여, 유기 폴리머 재료 프레임을 대체함으로써, 임베디드 패키지 구조의 방열 성능을 향상시킨다. 그러나 칩 등 부품을 금속 프레임에 실장한 다음, 플라스틱 재료로 패키징하는 방식은 다음과 같은 단점이 있다. 즉, 가공 프로세스가 복잡하고, 비용이 높으며, 금속 프레임이 유전 재료에 의해 커버되어 방열 속도가 여전히 비교적 느리다.
이를 고려하여, 본 출원의 목적은 액체 순환 냉각 패키지 기판 및 이의 제조 방법을 제공함으로써, 상술한 문제를 해결하는 데에 있다.
상기 목적을 기반으로, 본 출원의 제1 양상은 액체 순환 냉각 패키지 기판을 제공하며, 여기에는 하기의 구성 요소가 포함된다.
지지 프레임에 의해 둘러싸인 적어도 하나의 관통 캐비티 내에 임베디드되는 활성면 및 방열면을 갖는 소자로서, 상기 지지 프레임은 높이 방향을 따라 상기 지지 프레임을 관통하는 도통 기둥을 포함한다.
상기 지지 프레임의 제1 표면 상에 있는 제1 유전층 및 상기 지지 프레임의 제2 표면 상에 있는 제2 유전층으로서, 여기에서 상기 제1 유전층은 상기 소자와 상기 지지 프레임 사이의 갭을 완전히 충진한다.
순환 냉각 구조로서, 상기 제1 유전층 내에 형성되어 상기 방열면을 노출시키는 냉각 캐비티, 상기 냉각 캐비티 내표면 상에 형성되는 금속 방열층, 상기 금속 방열층 상에 형성되는 직립 지지 기둥, 및 상기 지지 기둥 상에 지지되어 상기 냉각 캐비티의 주변을 따라 상기 냉각 캐비티를 폐쇄하는 냉각 커버를 포함한다. 여기에서 상기 금속 방열층은 상기 방열면과 상기 냉각 캐비티의 내측표면을 완전히 커버한다. 상기 냉각 커버 상에는 액체 입구와 액체 출구가 형성된다.
상기 제1 유전층 상에 형성된 제1 회로층 및 제2 유전층 상에 형성된 제2 회로층으로서, 여기에서 상기 제2 회로층은 상기 소자의 활성면 상의 단자와 전기적으로 연결된다. 상기 제1 회로층과 상기 제2 회로층은 상기 도통 기둥을 통해 전기적으로 연결된다.
일부 실시예에 있어서, 상기 냉각 커버는 땜납 또는 내식성 접착제를 통해 상기 지지 기둥과 상기 금속 방열층의 외주를 연결하여, 상기 냉각 캐비티를 폐쇄한다.
일부 실시예에 있어서, 상기 액체 입구와 상기 액체 출구는 상기 지지 기둥의 양측에 설치된다.
일부 실시예에 있어서, 상기 금속 방열층은 구리층을 포함한다.
일부 실시예에 있어서, 상기 제1 회로층과 상기 제2 회로층의 외표면 상에 설치되는 솔더 레지스트층을 더 포함한다.
동일한 발명의 사상을 기반으로, 본 출원의 제2 양상은 액체 순환 냉각 패키지 기판의 제조 방법을 제공한다. 여기에는 하기 단계가 포함된다.
(a) 지지 프레임을 사전 제작한다. 상기 지지 프레임은 높이 방향을 따라 상기 지지 프레임을 관통하는 도통 기둥 및 상기 지지 프레임에 의해 둘러싸인 적어도 하나의 관통 캐비티를 포함한다.
(b) 상기 관통 캐비티에 활성면과 방열면을 구비한 소자를 장착한다. 상기 지지 프레임의 제1 표면 상에 제1 유전층을 적용하여, 상기 제1 유전층이 상기 소자와 상기 지지 프레임 사이의 갭을 완전히 충진시킨다.
(c) 상기 제1 유전층 상에 구멍을 개설하여 제1 패턴을 형성한다. 상기 제1 패턴은 소자의 방열면을 노출시키는 냉각 캐비티를 포함하며, 상기 제1 패턴을 충진하여 제1 회로층과 상기 방열면 상의 금속 방열층을 형성한다. 여기에서 상기 금속 방열층은 상기 방열면과 상기 냉각 캐비티의 내측표면을 완전히 커버한다.
(d) 상기 지지 프레임의 제2 표면 상에 제2 유전층을 적용한다. 상기 제2 유전층 상에 홀을 개설하여 제2 패턴을 형성한다. 상기 제2 패턴은 상기 소자의 활성면 상의 단자를 노출시키며, 상기 제2 패턴을 충진하여 제2 회로층을 형성한다. 여기에서 상기 제1 회로층과 상기 제2 회로층은 상기 도통 기둥에 의해 전기적으로 연결된다.
(e) 상기 소자의 방열면 상의 상기 금속 방열층 상에 지지 기둥을 형성한다. 상기 지지 기둥 상에 냉각 커버를 적용한다. 상기 냉각 커버는 상기 냉각 캐비티의 주변을 따라 상기 냉각 캐비티를 폐쇄한다. 여기에서 상기 냉각 커버 상에는 액체 입구 및 액체 출구가 형성된다.
일부 실시예에 있어서, 상기 단계 (b)는 하기 단계를 포함한다.
(b1) 상기 지지 프레임의 제2 표면 상에 임시 캐리어를 적용한다.
(b2) 상기 소자를 상기 관통 캐비티 내에 거치하여, 상기 소자의 활성면을 상기 임시 캐리어 상에 부착시킨다.
(b3) 상기 지지 프레임의 제1 표면 상에 상기 제1 유전층을 형성한다.
(b4) 상기 임시 캐리어를 제거한다.
일부 실시예에 있어서, 상기 단계 (c)는 하기 단계를 포함한다.
(c1) 상기 제1 유전층 상에 제1 금속 시드층을 형성한다.
(c2) 상기 제1 금속 시드층 상에 제1 포토레지스트층을 적용하고, 노광 및 현상하여 상기 제1 패턴을 형성한다.
(c3) 상기 제1 패턴에 상기 제1 회로층과 상기 방열면 상의 금속 방열층을 전기 도금하여 형성한다.
(c4) 상기 제1 포토레지스트층과 상기 제1 금속 시드층을 제거한다.
일부 실시예에 있어서, 상기 단계 (c)에서, 상기 금속 방열층은 구리층을 포함한다.
일부 실시예에 있어서, 상기 단계 (d)는 하기 단계를 포함한다.
(d1) 상기 제2 유전층 상에 제2 금속 시드층을 형성한다.
(d2) 상기 제2 금속 시드층 상에 제2 포토레지스트층을 적용하고, 노광 및 현상하여 상기 제2 패턴을 형성한다.
(d3) 상기 제2 패턴에 상기 제2 회로층을 전기 도금하여 형성한다.
(d4) 상기 제2 포토레지스트층과 상기 제2 금속 시드층을 제거한다.
일부 실시예에 있어서, 상기 단계 (e)는 하기 단계를 포함한다.
(e1) 상기 냉각 캐비티 내에 유전 재료를 충진하여 제3 유전층을 형성한다.
(e2) 상기 제3 유전층에 대해 레이저 천공을 수행하여, 상기 금속 방열층을 노출시키는 제3 패턴을 형성한다.
(e3) 상기 제3 패턴을 전기 도금 및 충진하여 상기 지지 기둥을 형성한다.
(e4) 상기 제3 유전층을 제거한다.
일부 실시예에 있어서, 상기 단계 (e)는 하기 단계를 더 포함한다.
(e1') 상기 냉각 캐비티 내에 포토레지스트 재료를 충진하여 제3 포토레지스트층을 형성한다.
(e2') 상기 제3 포토레지스트층에 대해 노광 및 현상을 수행하여, 상기 금속 방열층을 노출시키는 제3 패턴을 형성한다.
(e3') 상기 제3 패턴을 전기 도금 및 충진하여 상기 지지 기둥을 형성한다.
(e4') 상기 제3 포토레지스트층을 제거한다.
일부 실시예에 있어서, 상기 단계 (e)에서 상기 냉각 커버는 땜납 또는 내식성 접착제를 통해 상기 지지 기둥과 상기 금속 방열층의 외주를 연결하여, 상기 냉각 캐비티를 폐쇄한다.
일부 실시예에 있어서, 하기 단계를 더 포함한다.
(f) 단계 (e) 이후, 상기 제1 회로층과 상기 제2 회로층 상에 솔더 레지스트 재료를 각각 적용하여, 솔더 레지스트층을 형성한다.
상기 내용에서 알 수 있듯이, 본 출원에서 제공하는 액체 순환 냉각 패키지 기판 및 이의 제조 방법은, 제1 유전층 내 소자 방열면 상에 순환 냉각 구조를 직접 설치한다. 상기 순환 냉각 구조는 임베디드 패키지 기판 가공 과정에서 형성되며, 가공 프로세스가 간단하고, 비용이 낮다. 순환 냉각 구조는 외부 액체 냉각 시스템과 연결될 수 있다. 이는 외부 냉각액을 액체 입구로부터 순환 냉각 구조로 유입시키며, 냉각 캐비티를 흐른 후 최종적으로 순환 냉각 구조의 액체 출구에서 유출시킨다. 냉각액은 소자 작동 시 발생되는 열을 빠르게 가져갈 수 있으므로, 임베디드 패키지 구조의 방열 성능이 크게 향상될 수 있다. 또한, 순환 냉각 구조는 소자의 방열면과 연결된다. 따라서 방열 성능을 향상시킬 수 있을 뿐만 아니라, 기판 내의 공간을 합리적으로 이용하여 기판의 전체 두께를 감소시킬 수도 있다. 순환 냉각 구조에 설치된 지지 기둥은 순환 냉각 구조로 유입되는 냉각액이 간섭을 받아 난류를 형성하도록 만든다. 따라서 소자의 방열 효율이 더욱 향상될 수 있다.
이하에서는 본 출원 또는 관련 기술의 기술적 해결책을 보다 명확하게 설명하기 위해, 실시예 또는 관련 기술의 설명에 사용될 필요가 있는 첨부 도면을 간략하게 소개한다. 이하의 첨부 도면은 본 출원의 실시예에 불과하며, 본 출원이 속한 기술분야의 당업자는 창의적인 노력 없이 이러한 도면으로부터 다른 도면을 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 액체 순환 냉각 패키지 기판의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 순환 냉각 구조의 단면도이다.
도 3 내지 12는 본 발명의 일 실시예에 따른 액체 순환 냉각 패키지 기판의 제조 방법의 각 단계 중간 구조의 단면도이다.
도면에서 1은 지지 프레임, 11은 도통 기둥, 12는 관통 캐비티, 2는 소자, 21은 활성면, 22는 방열면, 3은 순환 냉각 구조, 31은 금속 방열층, 32는 냉각 캐비티, 33은 지지 기둥, 34는 냉각 커버, 341은 액체 입구, 342는 액체 출구, 4는 제1 유전층, 5는 제2 유전층, 6은 제1 회로층, 7은 제2 회로층, 8은 솔더 레지스트층, 9는 임시 캐리어이다.
본 출원의 목적, 기술적 해결책 및 이점을 보다 명확하게 설명하기 위하여, 이하에서는 구체적인 실시예와 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
달리 정의되지 않는 한, 본 출원의 실시예에 사용된 기술 용어 또는 과학 용어는 본 출원이 속한 기술 분야에서 통상의 지식을 가진 자가 이해하는 통상적인 의미를 가짐에 유의한다. 본 출원의 실시예에 사용된 "제1", "제2" 및 유사한 용어는 상이한 구성 부분을 구분하기 위한 것일 뿐이며, 임의 순서, 수량 또는 중요성을 나타내지 않는다. "포괄" 또는 "포함" 등 이와 유사한 용어는 해당 용어 앞에 나타난 요소 또는 물체가 해당 용어 뒤에 나열된 요소 또는 물체 및 그 동등물을 포함하며, 다른 요소 또는 물체를 배제하지 않음을 의미한다. "연결" 또는 "상호 연결" 등 이와 유사한 용어는 물리적 또는 기계적 연결에 국한되지 않으며, 전기적 연결을 포함할 수 있고, 직접적인 것 또는 간접적인 것을 불문한다. "상", "하", "좌", "우" 등은 상대적인 위치 관계를 나타내는 데만 사용되며, 설명하는 대상의 절대적 위치가 변경되면, 상대적인 위치 관계도 그에 따라 변경될 수 있다.
도 1을 참조하면, 본 출원은 액체 순환 냉각 패키지 기판을 제공한다. 여기에는 하기 구성 요소가 포함된다.
지지 프레임(1)에 의해 둘러싸인 적어도 하나의 관통 캐비티(12) 내에 임베디드되는 활성면(21) 및 방열면(22)을 갖는 소자(2)로서, 상기 지지 프레임(1)은 높이 방향을 따라 상기 지지 프레임(1)을 관통하는 도통 기둥(11)을 포함한다.
상기 지지 프레임(1)의 제1 표면 상에 있는 제 1 유전층(4) 및 상기 지지 프레임(1)의 제2 표면 상에 있는 제2 유전층(5)으로서, 여기에서 상기 제 1 유전층(4)은 상기 소자(2)와 상기 지지 프레임(1) 사이의 갭을 완전히 충진한다.
순환 냉각 구조(3)로서, 상기 제 1 유전층(4) 내에 형성되어 상기 방열면(22)을 노출시키는 냉각 캐비티(32), 상기 냉각 캐비티(32) 내표면 상에 형성되는 금속 방열층(31), 상기 금속 방열층(31) 상에 형성되는 직립 지지 기둥(33), 및 상기 지지 기둥(33) 상에 지지되어 상기 냉각 캐비티(32)의 주변을 따라 상기 냉각 캐비티(32)를 폐쇄하는 냉각 커버(34)를 포함한다. 여기에서 상기 금속 방열층(31)은 상기 방열면(22)과 상기 냉각 캐비티(32)의 내측표면을 완전히 커버한다. 상기 냉각 커버(34) 상에는 액체 입구(341)와 액체 출구(342)가 형성된다.
상기 제 1 유전층(4) 상에 형성된 제1 회로층(6) 및 제2 유전층(5) 상에 형성된 제2 회로층(7)으로서, 여기에서 상기 제2 회로층(7)은 상기 소자(2)의 활성면(21) 상의 단자와 전기적으로 연결된다. 상기 제1 회로층(6)과 상기 제2 회로층(7)은 상기 도통 기둥(11)을 통해 전기적으로 연결된다.
구체적으로, 상기 지지 프레임(1)은 폴리머 재료로 제작될 수 있다. 상기 폴리머 재료는 폴리이미드, 에폭시 수지, 비스말레이미드, 트리아진 수지, 유리 섬유 강화 수지 또는 이들의 조합일 수 있다. 상기 관통 캐비티(12)의 수량은 하나 이상일 수 있다. 설명의 편의성을 위하여, 본 실시예는 하나의 관통 캐비티(12)를 예로 들어 설명함에 유의한다. 상기 도통 기둥(11)은 적어도 하나의 도통 구리 기둥을 IO 채널로 포함할 수 있다. 이의 단면 치수는 같을 수도, 다를 수도 있다. 도통 기둥(11)의 형상은 실제 수요에 따라 설정할 수 있다. 예를 들어 사각형, 원형 등일 수 있으며 이는 구체적으로 한정하지 않는다.
상기 소자(2)는 집적 회로의 드라이버 칩(IC driver), 전계 효과 트랜지스터(FET) 등과 같은 베어 칩이거나, 커패시터, 저항 또는 인덕터 등과 같은 수동 소자(2)일 수도 있다. 또한 볼 그리드 어레이(BGA)/그리드 어레이(LGA) 등과 같은 1차 패키징을 거친 단일 패키지체이거나 그 중 여러 소자(2)의 조합일 수도 있다. 소자(2)는 단면에 단자를 구비한 소자(2)일 수 있으며, 양면에 모두 단자를 구비한 소자(2)일 수도 있다. 본 실시예에서는 소자(2)가 단면 단자를 구비한 칩인 경우에 대해 설명하였다. 그러나 이는 단면 단자를 구비한 칩만 후속 작업을 수행할 수 있는 것으로 한정하지 않는다.
상기 제 1 유전층(4) 및 상기 제2 유전층(5)은 에폭시 수지, 페놀 수지, 벤조시클로부텐 수지, 폴리에스테르이미드 수지, ABF 등 중에서 적어도 하나의 재료를 선택하여 제조할 수 있다.
상기 순환 냉각 구조(3)는 상기 제 1 유전층(4) 내에 위치하며, 소자(2)의 방열면(22)과 연결된다. 이는 방열 성능을 향상시킬 수 있을 뿐만 아니라, 기판 내의 공간을 합리적으로 이용하여 기판의 전체 두께를 감소시킬 수도 있다. 상기 금속 방열층(31)은 소자(2)가 습기의 영향을 받지 않도록 보호할 수 있다. 또한 자체적인 금속 재질을 이용하여 방열을 보조하여, 기판의 방열 성능을 향상시킬 수 있다. 여기에서, 상기 금속 방열층(31)은 구리층을 포함한다. 금속 구리의 우수한 열 전도성을 이용하여, 기판의 방열 성능을 더욱 향상시킨다.
상기 지지 기둥(33)은 상기 방열면(22)에 대응하는 금속 방열층(31) 상에 위치한다. 상기 지지 기둥(33)의 일단은 상기 냉각 커버(34)와 연결되고, 타단은 상기 소자(2)의 방열면(22)과 연결된다. 상기 지지 기둥(33)은 적어도 하나의 도통 구리 기둥을 IO 채널로 포함할 수 있다.
도 2를 참조하면, 상기 냉각 커버(34)는 땜납 또는 내식성 접착제를 통해 상기 지지 기둥(33)과 상기 금속 방열층(31)의 외주를 연결하여, 상기 냉각 캐비티(32)를 폐쇄한다. 상기 냉각 커버(34) 상에는 액체 입구(341) 및 액체 출구(342)가 형성된다. 상기 액체 입구(341) 및 상기 액체 출구(342)는 상기 지지 기둥(33)의 양측에 설치된다. 상기 액체 입구(341)는 외부 액체 유입 시스템과 연결하는 데 사용되고, 상기 액체 출구(342)는 외부 액체 배출 시스템과 연결하는 데 사용된다. 이를 통해 상기 순환 냉각 구조(3)를 외부 액체 유입 시스템 및 외부 액체 배출 시스템과 연결할 수 있다. 이는 외부 냉각액을 액체 입구(341)로부터 순환 냉각 구조(3)로 유입시키며, 냉각 캐비티(32)를 흐른 후 최종적으로 순환 냉각 구조(3)의 액체 출구(342)에서 유출시킨다. 냉각액은 소자(2) 작동 시 발생되는 열을 빠르게 가져갈 수 있으므로, 임베디드 패키지 구조의 방열 성능이 크게 향상될 수 있다. 또한, 순환 냉각 구조(3)는 소자(2)의 방열면(22)과 연결된다. 따라서 방열 성능을 향상시킬 수 있을 뿐만 아니라, 기판 내의 공간을 합리적으로 이용하여 기판의 전체 두께를 감소시킬 수도 있다.
일부 실시예에 있어서, 상기 기판은 상기 제1 회로층(6)과 상기 제2 회로층(7)의 외표면 상에 설치되는 솔더 레지스트층(8)을 더 포함한다. 상기 솔더 레지스트층(8)은 솔더 레지스트 재료를 사용하여 제작할 수 있다. 코팅, 필름 부착 또는 인쇄의 방식을 통해 솔더 레지스트 재료를 적용하고, 노광 및 현상하여 솔더 레지스트층(8)을 형성할 수 있다. 침지 금, 침지 은, 금 도금 또는 주석 도금의 방식을 통해 노출된 금속을 표면 처리할 수 있다.
동일한 발명의 사상을 기반으로, 본 출원의 제2 양상은 액체 순환 냉각 패키지 기판의 제조 방법을 제공한다. 여기에는 구체적으로 하기 단계가 포함된다.
단계 (a): 도 3을 참조하면, 지지 프레임(1)을 사전 제작한다. 상기 지지 프레임(1)은 높이 방향을 따라 상기 지지 프레임(1)을 관통하는 도통 기둥(11) 및 상기 지지 프레임(1)에 의해 둘러싸인 적어도 하나의 관통 캐비티(12)를 포함한다.
구체적으로, 상기 관통 캐비티(12)의 수량은 하나 이상일 수 있다. 설명의 편의성을 위하여, 본 실시예는 하나의 관통 캐비티(12)를 예로 들어 설명함에 유의한다. 상기 도통 기둥(11)은 적어도 하나의 도통 구리 기둥을 IO 채널로 포함할 수 있다. 이의 단면 치수는 같을 수도, 다를 수도 있다. 도통 기둥(11)의 형상은 실제 수요에 따라 설정할 수 있다. 예를 들어 사각형, 원형 등일 수 있으며 이는 구체적으로 한정하지 않는다.
단계 (b): 도 4를 참조하면, 상기 관통 캐비티(12)에 활성면(21)과 방열면(22)을 구비한 소자(2)를 장착한다. 상기 지지 프레임(1)의 제1 표면 상에 제 1 유전층(4)을 적용하여, 상기 제 1 유전층(4)이 상기 소자(2)와 상기 지지 프레임(1) 사이의 갭을 완전히 충진시킨다.
구체적으로, 상기 단계 (b)는 구체적으로 하기 단계를 포함한다.
단계 (b1): 도 4를 참조하면, 상기 지지 프레임(1)의 제2 표면 상에 임시 캐리어(9)를 적용한다. 상기 임시 캐리어(9)는 접착 테이프, 접착 종이 또는 접착 패브릭 등일 수 있다. 임시 캐리어(9)는 관통 캐비티(12)의 바닥부에 임시 운반면을 제공하는 목적을 달성한다.
단계 (b2): 상기 소자(2)를 상기 관통 캐비티(12) 내에 거치하여, 상기 소자(2)의 활성면(21)을 상기 임시 캐리어(9) 상에 부착시킨다. 상기 소자(2)를 상기 임시 캐리어(9) 상에 부착한다. 상기 임시 캐리어(9)는 상기 소자(2)에 안정적인 지지 기능을 제공할 수 있다.
단계 (b3): 도 5를 참조하면, 상기 지지 프레임(1)의 제1 표면 상에 상기 제 1 유전층(4)을 형성한다. 제 1 유전층(4)은 상기 소자(2)와 상기 지지 프레임(1) 사이의 갭을 완전히 충진시킨다.
단계 (b4): 도 6을 참조하면, 상기 임시 캐리어(9)를 제거한다.
구체적으로, 상기 임시 캐리어(9)를 제거하면, 후속적으로 상기 지지 프레임(1)의 제2 표면 상에 제2 유전층(5)을 적용하기가 용이하다.
단계 (c): 도 8 및 도 9를 참조하면, 상기 제 1 유전층(4) 상에 구멍을 개설하여 제1 패턴을 형성한다. 상기 제1 패턴은 소자(2)의 방열면(22)을 노출시키는 냉각 캐비티(32)를 포함하며, 상기 제1 패턴을 충진하여 제1 회로층(6)과 상기 방열면(22) 상의 금속 방열층(31)을 형성한다. 여기에서 상기 금속 방열층(31)은 상기 방열면(22)과 상기 냉각 캐비티(32)의 내측표면을 완전히 커버한다.
구체적으로, 상기 단계 (c)는 구체적으로 하기 단계를 포함한다.
단계 (c1): 상기 제 1 유전층(4) 상에 제1 금속 시드층을 형성한다. 통상적으로, 화학 도금 또는 스퍼터링 방식을 통해 상기 제 1 유전층(4) 상에 제1 금속 시드층을 형성할 수 있다. 제1 금속 시드층은 티타늄, 구리, 티타늄-텅스텐 합금 또는 이들의 조합을 포함할 수 있다. 바람직하게는, 티타늄 및 구리를 스퍼터링하여 제1 금속 시드층을 형성한다.
단계 (c2): 상기 제1 금속 시드층 상에 제1 포토레지스트층을 적용하고, 노광 및 현상하여 상기 제1 패턴을 형성한다. 통상적으로 필름 부착 또는 코팅의 방식을 통해 제1 금속 시드층 상에 제1 포토레지스트층을 적용할 수 있다. 제1 포토레지스트층의 두께는 필요에 따라 조절할 수 있다.
단계 (c3): 상기 제1 패턴에 상기 제1 회로층(6)과 상기 방열면(22) 상의 금속 방열층(31)을 전기 도금하여 형성한다. 상기 제1 회로층(6)과 상기 방열면(22) 상의 금속 방열층(31)의 두께는 실제 필요에 따라 설정할 수 있다. 통상적으로 이의 두께는 제1 포토레지스트층의 두께보다 크지 않다. 여기에서, 상기 금속 방열층(31)은 기판의 방열 성능을 향상시기는 데 사용되는 구리층을 포함한다.
단계 (c4): 상기 제1 포토레지스트층과 상기 제1 금속 시드층을 제거한다. 통상적으로, 필름 제거의 방식을 통해 제1 포토레지스트층을 제거하고 제1 금속 시드층을 에칭 및 제거한다.
단계 (d): 도 7 및 도 8을 참조하면, 상기 지지 프레임(1)의 제2 표면 상에 제2 유전층(5)을 적용한다. 상기 제2 유전층(5) 상에 홀을 개설하여 제2 패턴을 형성한다. 상기 제2 패턴은 상기 소자(2)의 활성면(21) 상의 단자를 노출시키며, 상기 제2 패턴을 충진하여 제2 회로층을 형성한다. 여기에서 상기 제1 회로층(6)과 상기 제2 회로층(7)은 상기 도통 기둥(11)에 의해 전기적으로 연결된다.
구체적으로, 상기 단계 (d)는 구체적으로 하기 단계를 포함한다.
단계 (d1): 상기 제2 유전층(5) 상에 제2 금속 시드층을 형성한다. 통상적으로, 화학 도금 또는 스퍼터링 방식을 통해 상기 제2 유전층(5) 상에 제2 금속 시드층을 형성할 수 있다. 제2 금속 시드층은 티타늄, 구리, 티타늄-텅스텐 합금 또는 이들의 조합을 포함할 수 있다. 바람직하게는, 티타늄 및 구리를 스퍼터링하여 제2 금속 시드층을 형성한다.
단계 (d2): 상기 제2 금속 시드층 상에 제2 포토레지스트층을 적용하고, 노광 및 현상하여 상기 제2 패턴을 형성한다. 통상적으로 필름 부착 또는 코팅의 방식을 통해 제2 금속 시드층 상에 제2 포토레지스트층을 적용할 수 있다. 제2 포토레지스트층의 두께는 필요에 따라 조절할 수 있다.
단계 (d3): 상기 제2 패턴에 상기 제2 회로층(7)을 전기 도금하여 형성한다. 상기 제2 회로층(7)의 두께는 실제 수요에 따라 설정할 수 있다. 통상적으로 이의 두께는 제2 포토레지스트층의 두께보다 크지 않다.
단계 (d4): 상기 제2 포토레지스트층과 상기 제2 금속 시드층을 제거한다. 통상적으로, 필름 제거의 방식을 통해 제1 포토레지스트층을 제거하고 제1 금속 시드층을 에칭 및 제거한다.
단계 (e): 도 10, 도 11 및 도 12를 참조하면, 상기 소자(2)의 방열면(22) 상의 상기 금속 방열층(31) 상에 지지 기둥(33)을 형성한다. 상기 지지 기둥(33) 상에 냉각 커버(34)를 적용한다. 상기 냉각 커버(34)는 상기 냉각 캐비티(32)의 주변을 따라 상기 냉각 캐비티(32)를 폐쇄한다. 여기에서 상기 냉각 커버(34) 상에는 액체 입구(341) 및 액체 출구(342)가 형성된다.
여기에서, 상기 냉각 커버(34)는 땜납 또는 내식성 접착제를 통해 상기 지지 기둥(33)과 상기 금속 방열층(31)의 외주를 연결하여, 상기 냉각 캐비티(32)를 폐쇄한다. 상기 냉각 커버(34) 상에는 액체 입구(341) 및 액체 출구(342)가 형성된다. 상기 액체 입구(341) 및 상기 액체 출구(342)는 상기 지지 기둥(33)의 양측에 설치된다. 상기 액체 입구(341)는 외부 액체 유입 시스템과 연결하는 데 사용되고, 상기 액체 출구(342)는 외부 액체 배출 시스템과 연결하는 데 사용된다. 이를 통해 상기 순환 냉각 구조(3)를 외부 액체 유입 시스템 및 외부 액체 배출 시스템과 연결할 수 있다. 이는 외부 냉각액을 액체 입구(341)로부터 순환 냉각 구조(3)로 유입시키며, 냉각 캐비티(32)를 흐른 후 최종적으로 순환 냉각 구조(3)의 액체 출구(342)로부터 유출시킨다. 냉각액은 소자(2) 작동 시 발생되는 열을 빠르게 가져갈 수 있으므로, 임베디드 패키지 구조의 방열 성능이 크게 향상될 수 있다. 또한, 순환 냉각 구조(3)는 소자(2)의 방열면(22)과 연결된다. 따라서 방열 성능을 향상시킬 수 있을 뿐만 아니라, 기판 내의 공간을 합리적으로 이용하여 기판의 전체 두께를 감소시킬 수도 있다.
구체적으로, 상기 단계 (e)는 하기 두 가지의 구체적인 실시방법을 포함할 수 있다.
실시방법 1: 상기 단계 (e)는 구체적으로 하기 단계를 포함한다.
단계 (e1): 상기 냉각 캐비티(32) 내에 유전 재료를 충진하여 제3 유전층을 형성한다. 상기 유전 재료는 FR4 재료로 선택할 수 있다.
단계 (e2): 상기 제3 유전층에 대해 레이저 천공을 수행하여, 상기 금속 방열층(31)을 노출시키는 제3 패턴을 형성한다. 통상적으로, 레이저, 드릴링 또는 플라즈마 에칭 방식을 통해 상기 제3 유전층을 부분적으로 박형화하여, 상기 금속 방열층(31)을 노출시키는 제3 패턴을 형성한다. 구체적으로 실시할 때, 기판 연마 또는 플라즈마 에칭의 방식을 통해 상기 제3 유전층을 전체적으로 박형화할 수 있다. 또한 레이저 또는 드릴링의 방식을 통해 상기 제3 유전층을 부분적으로 박형화할 수도 있다.
단계 (e3): 상기 제3 패턴을 전기 도금 및 충진하여 상기 지지 기둥(33)을 형성한다.
단계 (e4): 상기 제3 유전층을 제거한다.
실시방법 2: 상기 단계 (e)는 구체적으로 하기 단계를 포함한다.
단계 (e1'): 상기 냉각 캐비티(32) 내에 포토레지스트 재료를 충진하여 제3 포토레지스트층을 형성한다.본 단계에 있어서, 포토레지스트 재료를 충진 재료로 사용하여, 유전 재료와 동일한 작용을 할 수 있다.
단계 (e2'): 상기 제3 포토레지스트층에 대해 노광 및 현상을 수행하여, 상기 금속 방열층(31)을 노출시키는 제3 패턴을 형성한다.
단계 (e3'): 상기 제3 패턴을 전기 도금 및 충진하여 상기 지지 기둥(33)을 형성한다.
단계 (e4'): 상기 제3 포토레지스트층을 제거한다.
상술한 각 단계의 구체적인 실시방식은 상기 내용을 참조하며, 여기에서 반복하여 설명하지 않기로 한다.
일부 실시예에 있어서, 상기 액체 순환 냉각 패키지 기판의 제조 방법은 단계 (e) 이후, 상기 제1 회로층(6)과 상기 제2 회로층(7) 상에 솔더 레지스트 재료를 적용하여 솔더 레지스트층(8)을 형성하는 단계 (f)를 더 포함한다.
구체적으로 코팅, 필름 부착 또는 인쇄의 방식을 통해 솔더 레지스트 재료를 적용하고, 노광 및 현상하여 솔더 레지스트층(8)을 형성할 수 있다. 침지 금, 침지 은, 금 도금 또는 주석 도금의 방식을 통해 노출된 금속을 표면 처리할 수도 있다.
요약하면, 본 출원에서 제공하는 액체 순환 냉각 패키지 기판의 제조 방법은, 제 1 유전층(4) 내에 순환 냉각 구조(3)를 설치한다. 상기 순환 냉각 구조(3)는 임베디드 패키지 기판 가공 과정에서 형성되며, 가공 프로세스가 간단하고 비용이 낮다. 순환 냉각 구조(3)를 외부 액체 유입 시스템 및 외부 액체 배출 시스템과 연결될 수 있다. 이는 외부 냉각액을 액체 입구(341)로부터 순환 냉각 구조(3)로 유입시키며, 냉각 캐비티(32)를 흐른 후 최종적으로 순환 냉각 구조(3)의 액체 출구(342)로부터 유출시킨다. 냉각액은 소자(2) 작동 시 발생되는 열을 빠르게 가져갈 수 있으므로, 임베디드 패키지 구조의 방열 성능이 크게 향상될 수 있다. 또한, 순환 냉각 구조(3)는 소자(2)의 방열면(22)과 연결된다. 따라서 방열 성능을 향상시킬 수 있을 뿐만 아니라, 기판 내의 공간을 합리적으로 이용하여 기판의 전체 두께를 감소시킬 수도 있다. 동시에, 금속 방열층(31)은 자체적으로 방열을 보조한다. 여기에 순환 냉각 액체의 전도 방열 성능이 더해지며, 냉각 액체는 소자(2)가 작동 중에 발생하는 열을 신속하게 가져간다. 따라서 임베디드 패키지 기판의 방열 성능이 크게 향상된다.
본 발명 실시예의 설명에서, 방법 단계의 연속적인 부호는 심사 및 이해를 돕기 위한 것이다. 본 발명의 전체적인 기술적 해결책 및 각 단계 간의 논리적 관계와 결합하여, 단계 간의 실시 순서를 조정하는 것은 본 발명의 기술적 해결책으로 구현하려는 기술적 효과에 영향을 미치지 않음에 유의한다. 본 실시예에 언급된 일부 제조 단계, 예를 들어 시드층 가공, 패턴 전사 및 패턴 전기 도금 등의 단계는 본원에서 상세하게 설명하지 않았다. 이는 이러한 단계에서의 재료와 공정 프로세스가 모두 당업계에서 공지된 지식에 속하기 때문이다. 물론, 특정 제품을 위해 상응하는 단계를 설계할 때, 당업자는 생산 배치, 기판 복잡성 및 구성 요소 분해능 등과 같은 매개변수에 대한 명확한 이해를 바탕으로 다양한 대체 재료 및 제조 프로세스로부터 적합한 선택을 내릴 수 있다.
상기에서는 본 개시의 일부 실시예를 설명하였다. 기타 실시예는 첨부된 청구범위의 범위 내에 있다. 일부 경우에, 청구범위에 기재된 동작 또는 단계는 상술한 실시예와 다른 순서로 수행될 수 있으며 여전히 원하는 결과를 구현할 수 있다. 또한 첨부 도면에 도시된 과정은 원하는 결과를 구현하기 위해 반드시 도시된 특정 순서나 연속 순서가 요구되는 것은 아니다. 일부 실시방식에서, 멀티태스킹 및 병렬 처리도 가능하거나 유리할 수 있다.
당업자는 다음 내용을 이해해야 한다. 즉, 상술한 임의 실시예에 대한 논의는 예시적인 것에 불과하며, 본 개시의 범위(청구범위 포함)가 이러한 예시에 의해 한정됨을 암시하는 것으로 의도되지 않는다. 본 개시의 사상 하에서, 상기 실시예 또는 상이한 실시예의 기술적 특징도 조합될 수 있고, 단계는 임의 순서로 구현될 수 있다. 또한 상술한 바와 같은 본 개시 실시예의 상이한 측면에서 많은 다른 변경이 있으나, 간결함을 위해 상세하게 제공되지 않았다.
본 개시의 실시예는 상기 첨부된 청구범위의 넓은 범위 내에 속하는 이러한 모든 대체, 수정 및 변형을 포함하도록 의도된다. 따라서 본 개시 실시예의 사상 및 원칙 내에서 이루어진 모든 생략, 수정, 등가의 대체, 개선 등은 모두 본 개시의 보호 범위에 속한다.

Claims (14)

  1. 액체 순환 냉각 패키지 기판에 있어서,
    지지 프레임에 의해 둘러싸인 적어도 하나의 관통 캐비티 내에 임베디드되는 활성면 및 방열면을 갖는 소자 - 상기 지지 프레임은 높이 방향을 따라 상기 지지 프레임을 관통하는 도통 기둥을 포함함 - ;
    상기 지지 프레임의 제1 표면 상에 있는 제1 유전층 및 상기 지지 프레임의 제2 표면 상에 있는 제2 유전층 - 상기 제1 유전층은 상기 소자와 상기 지지 프레임 사이의 갭을 완전히 충진함 - ;
    상기 제1 유전층 내에 형성되어 상기 방열면을 노출시키는 냉각 캐비티, 상기 냉각 캐비티 내표면 상에 형성되는 금속 방열층, 상기 금속 방열층 상에 형성되는 직립 지지 기둥, 및 상기 지지 기둥 상에 지지되어 상기 냉각 캐비티의 주변을 따라 상기 냉각 캐비티를 폐쇄하는 냉각 커버를 포함하는 순환 냉각 구조 - 상기 금속 방열층은 상기 방열면과 상기 냉각 캐비티의 내측표면을 완전히 커버하고, 상기 냉각 커버 상에는 액체 입구와 액체 출구가 형성됨 - ; 및
    상기 제1 유전층 상에 형성된 제1 회로층 및 제2 유전층 상에 형성된 제2 회로층 - 상기 제2 회로층은 상기 소자의 활성면 상의 단자와 전기적으로 연결되고, 상기 제1 회로층과 상기 제2 회로층은 상기 도통 기둥을 통해 전기적으로 연결됨 - ;을 포함하는 것을 특징으로 하는 액체 순환 냉각 패키지 기판.
  2. 제1항에 있어서,
    상기 냉각 커버는 땜납 또는 내식성 접착제를 통해 상기 지지 기둥과 상기 금속 방열층의 외주를 연결하여, 상기 냉각 캐비티를 폐쇄하는 것을 특징으로 하는 액체 순환 냉각 패키지 기판.
  3. 제1항에 있어서,
    상기 액체 입구와 상기 액체 출구는 상기 지지 기둥의 양측에 설치되는 것을 특징으로 하는 액체 순환 냉각 패키지 기판.
  4. 제1항에 있어서,
    상기 금속 방열층은 구리층을 포함하는 것을 특징으로 하는 액체 순환 냉각 패키지 기판.
  5. 제1항에 있어서,
    상기 제1 회로층과 상기 제2 회로층의 외표면 상에 설치되는 솔더 레지스트층을 더 포함하는 것을 특징으로 하는 액체 순환 냉각 패키지 기판.
  6. 액체 순환 냉각 패키지 기판의 제조 방법에 있어서,
    (a) 높이 방향을 따라 지지 프레임을 관통하는 도통 기둥 및 상기 지지 프레임에 의해 둘러싸인 적어도 하나의 관통 캐비티를 포함하는 상기 지지 프레임을 사전 제작하는 단계;
    (b) 상기 관통 캐비티에 활성면과 방열면을 구비한 소자를 장착하고, 상기 지지 프레임의 제1 표면 상에 제1 유전층을 적용하여, 상기 제1 유전층이 상기 소자와 상기 지지 프레임 사이의 갭을 완전히 충진시키는 단계;
    (c) 상기 제1 유전층 상에 구멍을 개설하여 제1 패턴을 형성하고, 상기 제1 패턴은 소자의 방열면을 노출시키는 냉각 캐비티를 포함하며, 상기 제1 패턴을 충진하여 제1 회로층과 상기 방열면 상의 금속 방열층을 형성하는 단계 - 여기에서 상기 금속 방열층은 상기 방열면과 상기 냉각 캐비티의 내측표면을 완전히 커버함 - ;
    (d) 상기 지지 프레임의 제2 표면 상에 제2 유전층을 적용하고, 상기 제2 유전층 상에 홀을 개설하여, 상기 소자의 활성면 상의 단자를 노출시키는 제2 패턴을 형성하고, 상기 제2 패턴을 충진하여 제2 회로층을 형성하는 단계 - 여기에서 상기 제1 회로층과 상기 제2 회로층은 상기 도통 기둥에 의해 전기적으로 연결됨 - ; 및
    (e) 상기 소자의 방열면 상의 상기 금속 방열층 상에 지지 기둥을 형성하고, 상기 지지 기둥 상에 상기 냉각 캐비티의 주변을 따라 상기 냉각 캐비티를 폐쇄하는 냉각 커버를 적용하는 단계 - 여기에서 상기 냉각 커버 상에는 액체 입구 및 액체 출구가 형성됨 - 를 포함하는 것을 특징으로 하는 제조 방법.
  7. 제6항에 있어서,
    상기 단계 (b)는,
    (b1) 상기 지지 프레임의 제2 표면 상에 임시 캐리어를 적용하는 단계;
    (b2) 상기 소자를 상기 관통 캐비티 내에 거치하여, 상기 소자의 활성면을 상기 임시 캐리어 상에 부착시키는 단계;
    (b3) 상기 지지 프레임의 제1 표면 상에 상기 제1 유전층을 형성하는 단계; 및
    (b4) 상기 임시 캐리어를 제거하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  8. 제7항에 있어서,
    상기 단계 (c)는,
    (c1) 상기 제1 유전층 상에 제1 금속 시드층을 형성하는 단계;
    (c2) 상기 제1 금속 시드층 상에 제1 포토레지스트층을 적용하고, 노광 및 현상하여 상기 제1 패턴을 형성하는 단계;
    (c3) 상기 제1 패턴에 상기 제1 회로층과 상기 방열면 상의 금속 방열층을 전기 도금하여 형성하는 단계; 및
    (c4) 상기 제1 포토레지스트층과 상기 제1 금속 시드층을 제거하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  9. 제6항에 있어서,
    상기 단계 (c)에서, 상기 금속 방열층은 구리층을 포함하는 것을 특징으로 하는 제조 방법.
  10. 제6항에 있어서,
    상기 단계 (d)는,
    (d1) 상기 제2 유전층 상에 제2 금속 시드층을 형성하는 단계;
    (d2) 상기 제2 금속 시드층 상에 제2 포토레지스트층을 적용하고, 노광 및 현상하여 상기 제2 패턴을 형성하는 단계;
    (d3) 상기 제2 패턴에 상기 제2 회로층을 전기 도금하여 형성하는 단계; 및
    (d4) 상기 제2 포토레지스트층과 상기 제2 금속 시드층을 제거하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  11. 제6항에 있어서,
    상기 단계 (e)는,
    (e1) 상기 냉각 캐비티 내에 유전 재료를 충진하여 제3 유전층을 형성하는 단계;
    (e2) 상기 제3 유전층에 대해 레이저 천공을 수행하여, 상기 금속 방열층을 노출시키는 제3 패턴을 형성하는 단계;
    (e3) 상기 제3 패턴을 전기 도금 및 충진하여 상기 지지 기둥을 형성하는 단계; 및
    (e4) 상기 제3 유전층을 제거하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  12. 제6항에 있어서,
    상기 단계 (e)는,
    (e1') 상기 냉각 캐비티 내에 포토레지스트 재료를 충진하여 제3 포토레지스트층을 형성하는 단계;
    (e2') 상기 제3 포토레지스트층에 대해 노광 및 현상을 수행하여, 상기 금속 방열층을 노출시키는 제3 패턴을 형성하는 단계;
    (e3') 상기 제3 패턴을 전기 도금 및 충진하여 상기 지지 기둥을 형성하는 단계; 및
    (e4') 상기 제3 포토레지스트층을 제거하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  13. 제6항에 있어서,
    상기 단계 (e)에서, 상기 냉각 커버는 땜납 또는 내식성 접착제를 통해 상기 지지 기둥과 상기 금속 방열층의 외주를 연결하여, 상기 냉각 캐비티를 폐쇄하는 것을 특징으로 하는 제조 방법.
  14. 제6항에 있어서,
    단계 (e) 이후, 상기 제1 회로층과 상기 제2 회로층 상에 솔더 레지스트 재료를 각각 적용하여, 솔더 레지스트층을 형성하는 단계 (f)를 더 포함하는 것을 특징으로 하는 제조 방법.
KR1020230057067A 2022-05-13 2023-05-02 액체 순환 냉각 패키지 기판 및 이의 제조 방법 KR102698203B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202210526848.2 2022-05-13
CN202210526848.2A CN115116997A (zh) 2022-05-13 2022-05-13 一种液体循环冷却封装基板及其制作方法

Publications (2)

Publication Number Publication Date
KR20230159267A true KR20230159267A (ko) 2023-11-21
KR102698203B1 KR102698203B1 (ko) 2024-08-26

Family

ID=83326801

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230057067A KR102698203B1 (ko) 2022-05-13 2023-05-02 액체 순환 냉각 패키지 기판 및 이의 제조 방법

Country Status (5)

Country Link
US (1) US20230369167A1 (ko)
JP (1) JP7497490B2 (ko)
KR (1) KR102698203B1 (ko)
CN (1) CN115116997A (ko)
TW (1) TW202345312A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118039597A (zh) * 2024-01-17 2024-05-14 苏州纳芯微电子股份有限公司 一种埋嵌芯片基板结构及制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017027976A (ja) * 2015-07-16 2017-02-02 富士通株式会社 冷却部品の接合方法
KR20210143626A (ko) * 2020-05-19 2021-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조물
KR20210157867A (ko) * 2020-06-22 2021-12-29 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드 방열 매립 패키징 방법
JP2022017148A (ja) * 2020-07-13 2022-01-25 珠海越亜半導体股▲分▼有限公司 パッケージ基板及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243824A (ja) 2004-02-25 2005-09-08 Ngk Spark Plug Co Ltd 冷却装置付き配線基板及びその製造方法、並びにそれを用いた部品実装済み冷却装置付き配線基板
JP2007266418A (ja) 2006-03-29 2007-10-11 Sanyo Electric Co Ltd 半導体装置およびその製造方法
TWI400998B (zh) 2010-08-20 2013-07-01 Nan Ya Printed Circuit Board 印刷電路板及其製造方法
TWI620356B (zh) 2016-10-07 2018-04-01 欣興電子股份有限公司 封裝結構及其製作方法
WO2019107400A1 (ja) 2017-11-28 2019-06-06 京セラ株式会社 電子素子実装用基板、電子装置および電子モジュール
US11342243B2 (en) 2018-09-25 2022-05-24 Intel Corporation Thermal management solutions for embedded integrated circuit devices
JP2021027348A (ja) 2019-08-08 2021-02-22 住友ベークライト株式会社 半導体装置
CN113675158B (zh) 2021-07-06 2024-01-05 珠海越亚半导体股份有限公司 循环冷却嵌埋封装基板及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017027976A (ja) * 2015-07-16 2017-02-02 富士通株式会社 冷却部品の接合方法
KR20210143626A (ko) * 2020-05-19 2021-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조물
KR20210157867A (ko) * 2020-06-22 2021-12-29 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드 방열 매립 패키징 방법
JP2022017148A (ja) * 2020-07-13 2022-01-25 珠海越亜半導体股▲分▼有限公司 パッケージ基板及びその製造方法

Also Published As

Publication number Publication date
US20230369167A1 (en) 2023-11-16
KR102698203B1 (ko) 2024-08-26
TW202345312A (zh) 2023-11-16
CN115116997A (zh) 2022-09-27
JP7497490B2 (ja) 2024-06-10
JP2023168253A (ja) 2023-11-24

Similar Documents

Publication Publication Date Title
US11854920B2 (en) Embedded chip package and manufacturing method thereof
US7875805B2 (en) Warpage-proof circuit board structure
US9922902B2 (en) Semiconductor device and semiconductor package
US20020070443A1 (en) Microelectronic package having an integrated heat sink and build-up layers
US20060087037A1 (en) Substrate structure with embedded chip of semiconductor package and method for fabricating the same
KR20220026487A (ko) 회로 사전 배치 방열 내장형 패키지 구조 및 이의 제조 방법
KR102658337B1 (ko) 다중 소자의 단계적 임베디드 패키지 기판 및 그 제조 방법
US9824977B2 (en) Semiconductor packages and methods of forming the same
CN110571201B (zh) 一种高散热扇出型三维异构双面塑封结构及其制备方法
KR102698203B1 (ko) 액체 순환 냉각 패키지 기판 및 이의 제조 방법
JP7333454B2 (ja) モールド成形プロセスに基づくパッケージ基板及びその製造方法
JP7497407B2 (ja) 両面相互接続組み込みチップパッケージ構造及びその製造方法
CN113675158B (zh) 循环冷却嵌埋封装基板及其制作方法
CN112820713B (zh) 一种金属框架封装基板及其制造方法
JP2023086100A (ja) 複数の部品を層分けに埋め込みパッケージングした構造及びその製造方法
US10483232B2 (en) Method for fabricating bump structures on chips with panel type process
CN219321342U (zh) 封装母板及封装体
CN115799073A (zh) 嵌埋器件封装基板及其制作方法
CN113327900A (zh) 基于铜箔载板的高散热板级扇出封装结构及其制备方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant