KR20230073084A - 양면 상호 연결 임베디드 칩 패키지 구조 및 이의 제조 방법 - Google Patents

양면 상호 연결 임베디드 칩 패키지 구조 및 이의 제조 방법 Download PDF

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KR20230073084A
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copper pillar
chip
insulating
conductive
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KR1020220110485A
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시엔밍 천
진동 펑
번시아 황
예지에 홍
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주하이 엑세스 세미컨덕터 컴퍼니., 리미티드
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Abstract

본 발명은 양면 상호 연결 임베디드 칩 패키지 구조를 개시한다. 여기에는 제1 절연층 및 제2 절연층이 포함된다. 제1 절연층은 높이 방향을 따라 제1 절연층을 관통하는 제1 도통 구리 기둥층 및 인접한 제1 도통 구리 기둥과의 사이에 위치한 제1 칩을 포함한다. 제1 칩은 제1 절연층의 하표면 내에 실장되고, 제2 절연층은 제2 절연층 상표면 내에 위치한 제1 도통 회로층 및 방열 구리면을 포함한다. 제1 도통 회로층 상에는 제2 도통 구리 기둥층이 설치된다. 제1 도통 구리 기둥층은 제1 도통 회로층과 연결되고, 방열 구리면은 제1 칩의 후면과 연결된다. 제1 절연층과 제2 절연층을 관통하는 소자 거치 개구 프레임을 더 포함한다. 여기에서 소자 거치 개구 프레임의 바닥부에는 제2 칩이 실장된다. 제2 칩과 소자 거치 개구 프레임의 갭 내에는 절연 패키지층이 형성된다. 제1 칩과 제2 칩은 두께 차이가 존재한다. 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법을 더 개시한다.

Description

양면 상호 연결 임베디드 칩 패키지 구조 및 이의 제조 방법{TWO-SIDED INTERCONNECTED EMBEDDED CHIP PACKAGING STRUCTURE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 소자 패키지 구조에 관한 것으로, 보다 상세하게는 양면 상호 연결 임베디드 칩 패키지(ECP) 구조 및 이의 제조 방법에 관한 것이다.
전자 기술의 발전 요구에 부응하여 전자 제품이 소형화되는 경향이 나타나고 있다. 이에 따라 반도체 집적 회로의 고밀도 집적화 공정이 추진되고 있다. 여러 칩 등 소자를 합리적으로 패키징하여 고기능화 및 소형화를 구현하는 방법은 현재 반도체 패키지 산업에서 중요한 연구 과제가 되었다. 동시에 비용과 효율성을 고려하여 패널 레벨 패키지도 현재 하나의 추세가 되었다. 기판 제조 과정에서 칩 등 부품을 기판에 임베디드하면 패키지 부피를 효과적으로 축소시킬 수 있으며 생산 효율도 향상시킬 수 있다. 또한 웨이퍼 레벨 패키지에 비해 비용이 대폭 절감된다. 끊임없는 발전과 진화를 거쳐 패널 레벨 임베디드 패키지 기술이 점점 더 많이 적용되어 반도체 패키지 분야에서 점점 더 중요한 역할을 수행하고 있다. 이와 동시에, 패널 레벨 임베디드 패키지 기술도 발전하였다. 현재 패널 레벨 임베디드 패키지 분야에서는 이미 여러 칩 등 부품의 임베디드 패키지를 구현할 수 있지만 여전히 일정한 한계가 존재한다.
종래의 패널 수준 임베디드 패키지 방식은 이미 여러 칩 등 소자의 임베디드 패키지를 구현할 수 있다. 예를 들어, 중국 특허 CN109686669A에 개시된 기판 수준 임베디드 패키지 방식은 도 1에 도시된 바와 같다. 상기 방식은 코어리스(Coreless) 구리 기둥 공법을 통해 캐비티가 있는 유기 폴리머 프레임(10)을 사전 제작한 후, 복수의 소자(11)를 폴리머 프레임(10)의 캐비티에 일회성으로 임베디드한다. 패키징 후 단면 팬아웃을 수행한 다음 양면 빌드업을 수행한다.
상기 방식은 일정한 한계가 있다. 소자를 임베디드 패키징하기 전에 캐비티를 구비한 폴리머 프레임을 사전 제작해야 하므로, 가공 프로세스가 길고 비용이 높다. 임베디드 패키징된 복수의 소자는 동일한 층에 설치해야 하므로 설계 자유도가 낮다. 또한 두께 차이가 비교적 큰 소자는 동시에 패키징할 수 없다. 복수 소자를 임베디드 패키징한 후 단면 팬아웃만 구현할 수 있으며 배선 난이도가 크다.
본 발명의 실시방안은 양면 상호 연결 임베디드 칩 패키지 구조 및 이의 제조 방법을 제공함으로써 상기 기술적 과제를 해결하는 것에 관한 것이다. 본 발명은 칩 등 소자를 구리 기둥이 사전 설치된 동판 상에 실장한 후 1차 패키징을 수행한다. 이는 프레임 제작 프로세스가 생략되어 비용이 낮다. 1차 패키징 완료 후 빌드업을 수행하고 캐비티(Cavity)를 제작한다. 2차 패키징은 칩 등 소자를 캐비티에 임베디드 패키징하며, 패키징 후 팬아웃을 수행한다. 단계적 회차의 임베디드 패키징을 통해 소자를 상이한 층에 패키징하는 목적을 달성함으로써, 복수의 두께 차이가 비교적 큰 소자의 임베디드 패키징 요건을 충족시킨다. 또한 단계적 회차의 임베디드 패키징은 복수의 소자를 양면 팬아웃하여 서로 연결시킬 수 있다.
본 발명의 제1 양상은 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법에 관한 것으로, 이하의 단계를 포함한다.
(a) 동판을 준비한다. 또한 상기 동판의 적어도 일측 표면 상에 제1 도통 구리 기둥층 및 제1 루프 스트립형 구리 기둥층을 형성한다. 여기에서 상기 제1 루프 스트립형 구리 기둥층은 적어도 하나의 루프 스트립형 구리 기둥을 포함한다.
(b) 상기 동판의 표면에 제1 칩을 실장한다. 상기 제1 칩은 상기 제1 도통 구리 기둥층의 인접한 제1 도통 구리 기둥 사이에 위치한다. 또한 상기 동판의 표면 상에 제1 절연층을 형성하여 상기 제1 도통 구리 기둥층, 상기 제1 루프 스트립형 구리 기둥층 및 상기 제1 칩을 패키징한다.
(c) 상기 동판을 에칭하여 제1 회로층을 형성한다. 여기에서 상기 제1 회로층은 제1 도통 회로층, 제1 희생 회로층 및 방열 구리면을 포함한다. 여기에서 상기 방열 구리면은 상기 제1 칩의 후면과 연결된다. 상기 제1 도통 구리 기둥층은 상기 제1 도통 회로층과 연결된다. 상기 제1 루프 스트립형 구리 기둥층은 상기 제1 희생 회로층과 연결된다.
(d) 상기 제1 회로층 상에 제2 절연층을 형성한다. 상기 제2 절연층은 상기 제1 회로층의 표면 상에 위치한 제2 도통 구리 기둥층 및 제2 루프 스트립형 구리 기둥층을 포함한다. 상기 제2 도통 구리 기둥층은 상기 제1 도통 회로층과 연결되고, 상기 제2 루프 스트립형 구리 기둥층은 상기 제1 희생 회로층과 연결된다. 또한 상기 제1 루프 스트립형 구리 기둥층은 상기 제2 루프 스트립형 구리 기둥층과 세로 방향으로 겹친다.
(e) 상기 제1 절연층과 상기 제2 절연층을 각각 박형화하여 상기 제1 도통 구리 기둥층과 상기 제1 루프 스트립형 구리 기둥층의 단부 및 상기 제2 도통 구리 기둥층과 상기 제2 루프 스트립형 구리 기둥층의 단부를 노출시킨다.
(f) 상기 제1 루프 스트립형 구리 기둥층과 상기 제2 루프 스트립형 구리 기둥층의 세로 방향 상에서 동일한 위치에 있는 루프 스트립형 구리 기둥 및 제1 희생 회로층을 동시에 에칭한다. 또한 그 내부의 절연 재료를 제거하여 소자 거치 개구 프레임을 형성한다.
(g) 상기 소자 거치 개구 프레임의 바닥부 또는 꼭대기부에 제2 칩을 실장한다. 또한 상기 제2 칩과 상기 소자 거치 개구 프레임의 갭 내에 절연 패키지층을 형성한다.
(h) 상기 제1 절연층과 상기 제2 절연층의 표면 상에 각각 제2 회로층과 제3 회로층을 형성한다. 여기에서 상기 제1 도통 회로층과 상기 제2 회로층은 상기 제1 도통 구리 기둥층을 통해 도통되도록 연결된다. 상기 제1 도통 회로층과 상기 제3 회로층은 상기 제2 도통 구리 기둥층을 통해 도통되도록 연결된다. 상기 제2 칩의 단자는 상기 제2 회로층 또는 상기 제3 회로층과 연통된다.
일부 실시방식에 있어서 (a) 단계는 하기 단계를 포함한다.
(a1) 동판을 준비한다. 상기 동판의 적어도 일측 표면 상에 제1 포토레지스트층을 도포하고, 상기 제1 포토레지스트층을 노광 및 현상하여 제1 피쳐 패턴을 형성한다.
(a2) 상기 제1 피쳐 패턴에 구리를 전기 도금하여 제1 도통 구리 기둥층 및 제1 루프 스트립형 구리 기둥층을 형성한다.
(a3) 상기 제1 포토레지스트층을 제거한다.
일부 실시방식에 있어서, (b) 단계는 상기 동판의 표면에 접착 재료를 부착하고 상기 제1 칩의 후면을 상기 접착 재료 상에 부착하여 상기 동판의 표면에 제1 칩을 실장하는 단계를 포함한다.
일부 실시방식에 있어서 (c) 단계는 하기 단계를 포함한다.
(c1) 상기 동판의 표면 상에 제2 포토레지스트층을 도포한다. 또한 상기 제2 포토레지스트층을 노광 및 현상하여 제2 피쳐 패턴을 형성한다.
(c2) 상기 제2 피쳐 패턴 중 노출된 동판을 에칭하여 제1 회로층을 형성한다.
(c3) 상기 제2 포토레지스트층을 제거한다.
일부 실시방식에 있어서 (d) 단계는 하기 단계를 포함한다.
(d1) 상기 제1 회로층과 상기 동판의 표면에 제1 금속 시드층을 형성한다.
(d2) 상기 제1 금속 시드층 상에 제3 포토레지스트층을 도포한다. 또한 상기 제3 포토레지스트층을 노광 및 현상하여 제3 피쳐 패턴을 형성한다.
(d3) 상기 제3 피쳐 패턴에 구리를 전기 도금하여 제2 도통 구리 기둥층 및 제2 루프 스트립형 구리 기둥층을 형성한다.
(d4) 상기 제3 포토레지스트층을 제거하고, 노출된 제1 금속 시드층을 에칭한다.
(d5) 상기 제1 회로층, 상기 제2 도통 구리 기둥층 및 상기 제2 루프 스트립형 구리 기둥층을 커버하는 제2 절연층을 형성한다.
일부 실시방식에 있어서, (e) 단계는 기판 연마, 플라즈마 에칭 또는 샌드블래스팅의 방식을 통해 상기 제1 절연층과 상기 제2 절연층을 각각 전체적으로 박형화하여 상기 제1 도통 구리 기둥층과 상기 제1 루프 스트립형 구리 기둥층의 단부 및 상기 제2 도통 구리 기둥층과 상기 제2 루프 스트립형 구리 기둥층의 단부를 노출시키는 단계를 포함한다.
일부 실시방식에 있어서, (e) 단계는 레이저, 기계 드릴링 또는 포토리소그래피의 방식을 통해 상기 제1 절연층과 상기 제2 절연층을 각각 부분적으로 박형화하여 상기 제1 도통 구리 기둥층과 상기 제1 루프 스트립형 구리 기둥층의 단부 및 상기 제2 도통 구리 기둥층과 상기 제2 루프 스트립형 구리 기둥층의 단부를 노출시키는 단계를 포함한다.
일부 실시방식에 있어서 (f) 단계는 하기 단계를 포함한다.
(f1) 상기 제1 절연층과 상기 제2 절연층의 표면 상에 각각 제4 포토레지스트층과 제5 포토레지스트층을 도포한다. 상기 제4 포토레지스트층과 제5 포토레지스트층을 노광 및 현상하여 각각 제4 피쳐 패턴과 제5 피쳐 패턴을 형성한다.
(f2) 상기 제4 피쳐 패턴과 상기 제5 피쳐 패턴에 각각 상기 제1 루프 스트립형 구리 기둥층과 상기 제2 루프 스트립형 구리 기둥층의 세로 방향 상에서 동일한 위치에 있는 루프 스트립형 구리 기둥 및 제1 희생 회로층을 에칭한다. 또한 그 내부의 절연 재료를 제거하여 소자 거치 개구 프레임을 형성한다.
(f3) 상기 제4 포토레지스트층과 상기 제5 포토레지스트층을 각각 제거한다.
일부 실시방식에 있어서 (g) 단계는 하기 단계를 포함한다.
(g1) 상기 제1 절연층의 표면에 제1 접착층을 설치한다.
(g2) 상기 제2 칩을 상기 소자 거치 개구 프레임 내에 넣는다. 여기에서 상기 제2 칩의 단자면은 상기 제1 접착층 상에 부착된다.
(g3) 상기 제2 칩과 상기 소자 거치 개구 프레임의 갭 내부 및 상기 제2 절연층의 표면에 절연 패키지층을 형성한다.
(g4) 상기 절연 패키지층을 박형화하여 상기 제2 도통 구리 기둥층의 단부를 노출시킨다.
(g5) 상기 제1 접착층을 제거한다.
일부 실시방식에 있어서 (h) 단계는 하기 단계를 포함한다.
(h1) 상기 제2 절연층의 표면에 제2 접착층을 설치한다.
(h2) 상기 제1 절연층을 부분적으로 박형화하여 윈도우를 형성함으로써 상기 제1 칩의 단자를 노출시킨다.
(h3) 상기 제2 접착층을 제거한다.
(h4) 상기 제1 절연층의 표면과 상기 윈도우의 바닥부 및 측벽에 제2 금속 시드층을 형성한다. 상기 제2 절연층의 표면에는 제3 금속 시드층을 형성한다.
(h5) 상기 제2 금속 시드층과 상기 제3 금속 시드층의 표면 상에 각각 제6 포토레지스트층과 제7 포토레지스트층을 도포한다. 상기 제6 포토레지스트층과 상기 제7 포토레지스트층을 노광 및 현상하여 각각 제6 피쳐 패턴과 제7 피쳐 패턴을 형성한다.
(h6) 상기 제6 피쳐 패턴과 상기 제7 피쳐 패턴에 각각 구리를 전기 도금하여 제2 회로층과 제3 회로층을 형성한다.
(h7) 상기 제6 포토레지스트층과 상기 제7 포토레지스트층을 제거한다. 또한 노출된 제2 금속 시드층과 제3 금속 시드층을 에칭한다.
일부 실시방식에 있어서 (g) 단계는 하기 단계를 포함한다.
(g1') 상기 제2 절연층의 표면에 제1 접착층을 설치한다.
(g2') 상기 제2 칩을 상기 소자 거치 개구 프레임 내에 넣는다. 여기에서 상기 제2 칩의 단자면은 상기 제1 접착층 상에 부착된다.
(g3') 상기 제2 칩과 상기 소자 거치 개구 프레임의 갭 내부 및 상기 제1 절연층의 표면에 절연 패키지층을 형성한다.
(g4') 상기 절연 패키지층을 박형화하여 상기 제1 도통 구리 기둥층의 단부를 노출시킨다.
일부 실시방식에 있어서 (h) 단계는 하기 단계를 포함한다.
(h1') 상기 제1 절연층을 부분적으로 박형화하여 윈도우를 형성함으로써 상기 제1 칩의 단자를 노출시킨다.
(h2') 상기 제1 접착층을 제거한다.
(h3') 상기 제1 절연층의 표면과 상기 윈도우의 바닥부 및 측벽에 제2 금속 시드층을 형성한다. 상기 제2 절연층의 표면에 제3 금속 시드층을 형성한다.
(h4') 상기 제2 금속 시드층과 상기 제3 금속 시드층의 표면 상에 각각 제6 포토레지스트층과 제7 포토레지스트층을 도포한다. 상기 제6 포토레지스트층과 제7 포토레지스트층을 노광 및 현상하여 각각 제6 피쳐 패턴과 제7 피쳐 패턴을 형성한다.
(h5') 상기 제6 피쳐 패턴과 상기 제7 피쳐 패턴에 각각 구리를 전기 도금하여 제2 회로층과 제3 회로층을 형성한다.
(h6') 상기 제6 포토레지스트층과 상기 제7 포토레지스트층을 제거한다. 노출된 상기 제2 금속 시드층과 상기 제3 금속 시드층을 에칭한다.
일부 실시방식에 있어서 레이저, 기계 드릴링 또는 포토리소그래피의 방식을 통해 상기 제1 절연층을 부분적으로 박형화하여 윈도우를 형성함으로써 상기 제1 칩의 단자를 노출시킨다.
일부 실시방식에 있어서, 화학 도금 또는 스퍼터링의 방식을 통해 금속 시드층을 제조하는 단계를 포함한다. 바람직하게는, 화학 도금 방식을 통해 금속 시드층을 제조한다.
일부 실시방식에 있어서, 금속 시드층은 티타늄, 구리, 티타늄-텅스텐 합금, 또는 이들의 조합을 포함한다.
일부 실시방안에 있어서, 이하 (i) 단계를 더 포함한다.
(h) 단계 이후, 상기 제2 회로층과 상기 제3 회로층 상에 각각 제1 솔더 레지스트층과 제2 솔더 레지스트층을 형성하고, 노출된 금속을 표면 처리하여 각각 제1 금속 표면 처리층과 제2 금속 표면 처리층을 형성한다.
일부 실시방식에 있어서, 항산화, ENEPIG(electroless nickel electroless palladium immersion gold), 주석 도금 또는 침지 은(immersion silver)을 통해 노출된 금속을 표면 처리한다.
본 발명의 제2 양상은 양면 상호 연결 임베디드 칩 패키지 구조를 제공한다. 여기에는 제1 절연층 및 제2 절연층이 포함된다. 상기 제1 절연층은 높이 방향을 따라 상기 제1 절연층을 관통하는 제1 도통 구리 기둥층 및 인접한 제1 도통 구리 기둥과의 사이에 위치한 제1 칩을 포함한다. 상기 제1 칩은 상기 제1 절연층의 하표면 내에 실장된다. 상기 제2 절연층은 상기 제2 절연층의 상표면 내에 위치한 제1 도통 회로층 및 방열 구리면을 포함한다. 상기 제1 도통 회로층 상에는 제2 도통 구리 기둥층이 설치된다. 상기 제1 도통 구리 기둥층은 상기 제1 도통 회로층과 연결된다. 상기 방열 구리면은 상기 제1 칩의 후면과 연결된다. 상기 제1 절연층과 상기 제2 절연층을 관통하는 소자 거치 개구 프레임을 더 포함한다. 여기에서 상기 소자 거치 개구 프레임의 바닥부에는 제2 칩이 실장된다. 상기 제2 칩과 상기 소자 거치 개구 프레임의 갭 내에는 절연 패키지층이 형성된다. 상기 제1 칩과 상기 제2 칩은 두께 차이가 존재한다.
일부 실시방식에 있어서, 상기 제2 칩은 수동 소자이다.
일부 실시방식에 있어서, 상기 제1 절연층과 상기 제2 절연층 상에는 각각 제2 회로층과 제3 회로층이 설치된다. 상기 제1 칩의 단자는 상기 제2 회로층과 연결된다. 상기 제2 칩의 단자는 상기 제2 회로층 또는 상기 제3 회로층과 연결된다. 상기 제1 도통 회로층과 상기 제2 회로층은 상기 제1 도통 구리 기둥층을 통해 도통되도록 연결된다. 상기 제1 도통 회로층과 상기 제3 회로층은 상기 제2 도통 구리 기둥층을 통해 도통되도록 연결된다.
일부 실시방식에 있어서, 상기 제2 회로층 및 상기 제3 회로층 상에 각각 형성된 제1 솔더 레지스트층 및 제2 솔더 레지스트층을 더 포함한다. 상기 제1 솔더 레지스트층 내에는 제1 금속 표면 처리층이 설치된다. 상기 제2 솔더 레지스트층 내에는 제2 금속 표면 처리층이 설치된다.
일부 실시방식에 있어서, 상기 제1 칩과 상기 제2 칩은 각각 적어도 하나의 칩을 포함한다.
일부 실시방식에 있어서, 상기 제1 절연층과 상기 제2 절연층은 같거나 상이한 절연 재료를 포함한다.
일부 실시방식에 있어서, 상기 제1 절연층과 상기 제2 절연층은 각각 폴리이미드(polyimide), 에폭시 수지(epoxy resin), 비스말레이미드/트리아진 수지(bismaleimide/triazine resin), 폴리페닐렌 에테르(polyphenylene ether), 폴리아크릴레이트(polyacrylate), 프리프레그(prepreg), 필름형 유기 수지 또는 이들의 조합을 포함한다.
일부 실시방식에 있어서, 상기 제1 도통 구리 기둥층의 단부는 상기 제1 절연층과 가지런하거나 상기 제1 절연층보다 높다. 상기 제2 도통 구리 기둥층의 단부는 상기 제2 절연층과 가지런하거나 상기 제2 절연층보다 높다.
일부 실시방식에 있어서, 상기 제1 도통 구리 기둥층과 상기 제2 도통 구리 기둥층은 각각 적어도 하나의 구리 비아 기둥을 포함한다.
일부 실시방식에 있어서, 상기 제1 도통 구리 기둥층과 상기 제2 도통 구리 기둥층은 각각 적어도 하나의 같거나 상이한 단면 치수 및/또는 형상의 구리 비아 기둥을 포함한다.
본 발명의 더 나은 이해를 돕고 본 발명의 실시방식을 도시하기 위해, 이하에서는 순수한 예시의 방식으로 첨부 도면을 참조한다.
첨부 도면을 구체적으로 참조할 경우, 특정한 도면은 예시적이며 본 발명의 바람직한 실시방식에 대한 예시적인 논의의 목적만을 위한 것임에 유의한다. 또한 본 발명의 원리 및 개념적 측면을 설명하기 위해 가장 유용하고 이해하기 쉬운 것으로 여겨지는 예시를 제공할 목적으로 제공됨에 유의한다. 이와 관련하여, 본 발명의 기본적인 이해에 필요한 것보다 더 자세하게 본 발명의 구조적 세부사항을 설명하려는 시도는 이루어지지 않았다. 또한 도면을 참조한 설명은 당업자가 본 발명의 여러 형태가 실제로 어떻게 구현될 수 있는지에 대해 이해할 수 있도록 할 것이다. 도면은 하기와 같다.
도 1은 종래 기술에 따른 집적 회로 패키지 방법 및 패키지 구조의 단면도이다.
도 2는 본 발명의 일 실시방식에 따른 양면 상호 연결 임베디드 칩 패키지 구조의 단면도이다.
도 3은 본 발명의 다른 일 실시예에 따른 양면 상호 연결 임베디드 칩 패키지 구조의 단면도이다.
도 4(a) 내지 도 4(q)는 본 발명의 일 실시방식에 따른 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법의 각 단계 중간 구조의 단면도이다.
도 2는 양면 상호 연결 임베디드 칩 패키지 구조(100)의 단면도를 도시한 것이다. 양면 상호 연결 임베디드 칩 패키지 구조(100)는 제1 절연층(101) 및 제2 절연층(102)을 포함한다. 제1 절연층(101) 및 제2 절연층(102)은 동일한 절연 재료를 포함할 수 있으며, 상이한 절연 재료를 포함할 수도 있다. 또한 폴리이미드(polyimide), 에폭시 수지(epoxy resin), 비스말레이미드/트리아진 수지(bismaleimide/triazine resin), 폴리페닐렌 에테르(polyphenylene ether), 폴리아크릴레이트(polyacrylate), 프리프레그(prepreg), 필름형 유기 수지 또는 이들의 조합을 포함할 수 있다.
제1 절연층(101)은 높이 방향을 따라 제1 절연층(101)을 관통하는 제1 도통 구리 기둥층(1012) 및 인접한 제1 도통 구리 기둥과의 사이에 위치한 제1 칩(1014)을 포함한다. 제1 칩(1014)은 적어도 하나의 칩을 포함할 수 있다. 제1 칩(1014)은 제1 절연층(101)의 하표면 내에 실장된다. 바람직하게는 제1 칩(1014)은 접착 재료를 통해 제1 절연층(101)의 하표면 내에 부착된다. 제1 도통 구리 기둥층(1012)의 단부는 제1 절연층(101)과 가지런할 수 있으며, 제1 절연층(101)보다 높을 수도 있다. 제1 도통 구리 기둥층(1012)은 적어도 하나의 구리 비아 기둥을 포함할 수 있다. 구리 비아 기둥의 단면은 원형일 수 있으며, 사각형일 수도 있고, 필요에 따라 결정할 수 있다. 바람직하게는 제1 도통 구리 기둥층(1012)은 복수의 구리 비아 기둥을 전송 IO 채널로 설치한다. 이의 단면 치수 및/또는 형상은 같을 수도, 상이할 수도 있다.
제2 절연층(102)은 제2 절연층(102) 상표면 내에 위치한 제1 도통 회로층(1021) 및 방열 구리면(1023)을 포함한다. 제1 도통 회로층(1021) 상에는 제2 도통 구리 기둥층(1025)이 설치된다. 제1 도통 구리 기둥층(1012)은 제1 도통 회로층(1021)과 연결된다. 방열 구리면(1023)은 제1 칩(1014)의 후면과 연결된다. 제2 도통 구리 기둥층(1025)의 단부는 제2 절연층(102)과 가지런할 수 있으며, 제2 절연층(102)보다 높을 수도 있다. 제2 도통 구리 기둥층(1025)은 적어도 하나의 구리 비아 기둥을 포함할 수 있다. 구리 비아 기둥의 단면은 원형일 수 있으며, 사각형일 수도 있고, 필요에 따라 결정할 수 있다. 바람직하게는 제2 도통 구리 기둥층(1025)은 복수의 구리 비아 기둥을 전송 IO 채널로 설치한다. 이의 단면 치수 및/또는 형상은 같을 수도, 상이할 수도 있다.
양면 상호 연결 임베디드 칩 패키지 구조(100)는 제1 절연층(101)과 제2 절연층(102)을 관통하는 소자 거치 개구 프레임(1027)을 더 포함한다. 여기에서 소자 거치 개구 프레임(1027)의 바닥부에는 제2 칩(1029)이 실장된다. 제2 칩(1029)은 적어도 하나의 칩을 포함할 수 있다. 제2 칩(1029)은 수동 소자일 수도 있다. 제2 칩(1029)과 소자 거치 개구 프레임(1027)의 갭 내에는 절연 패키지층이 형성되어, 제2 칩(1029)을 패키징한다. 제1 칩(1014)과 제2 칩(1029)은 두께 차이가 존재한다.
제1 절연층(101)과 제2 절연층(102) 상에는 각각 제2 회로층(1042)과 제3 회로층(1052)이 설치된다. 제1 칩(1014)의 단자는 제2 회로층(1042)과 연결된다. 제2 칩(1029)의 단자는 제3 회로층(1052)과 연결된다. 제1 도통 회로층(1021)과 제2 회로층(1042)은 제1 도통 구리 기둥층(1012)을 통해 도통되도록 연결된다. 제1 도통 회로층(1021)과 제3 회로층(1052)은 제2 도통 구리 기둥층(1025)을 통해 도통되도록 연결된다. 두께가 상이한 제1 칩(1014)과 제2 칩(1029)을 각각 상이한 절연층에 임베디드 패키징한다. 이를 통해 두께 차이가 비교적 큰 칩의 임베디드 패키징을 구현하며, 각 부품의 양면 팬아웃 상호 연결을 구현하기가 용이하다.
양면 상호 연결 임베디드 칩 패키지 구조(100)는 제2 회로층(1042)과 제3 회로층(1052) 상에 각각 형성된 제1 솔더 레지스트층(1043)과 제2 솔더 레지스트층(1053)을 더 포함한다. 제1 솔더 레지스트층(1043) 내에는 제1 금속 표면 처리층(1044)이 설치된다. 제2 솔더 레지스트층(1053) 내에는 제2 금속 표면 처리층(1054)이 설치된다.
도 3을 참조하면, 양면 상호 연결 임베디드 칩 패키지 구조(200)와 양면 상호 연결 임베디드 칩 패키지 구조(100)의 차이점은, 제2 칩(1029)의 단자가 제2 회로층(1042)과 연결된다는 것이다.
도 4(a) 내지 도 4(q)는 본 발명의 일 실시방식에 따른 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법의 각 단계 중간 구조의 단면도이다.
상기 제조 방법은 다음 단계를 포함한다. 즉, 동판(1011)을 준비한다. 이는 (a) 단계이며 도 4(a)에 도시된 바와 같다. 동판(1011)의 두께는 실제 수요에 따라 결정할 수 있다. 예를 들어, 지지 수요, 조작 수요에 따라 동판(1011)의 두께를 결정할 수 있다.
그 후 동판(1011)의 적어도 일측 표면 상에 제1 포토레지스트층을 도포한다. 제1 포토레지스트층을 노광 및 현상하여 제1 피쳐 패턴을 형성한다. 제1 피쳐 패턴에 구리를 전기 도금하여 제1 도통 구리 기둥층(1012) 및 제1 루프 스트립형 구리 기둥층(1013)을 형성한다. 그 후 제1 포토레지스트층을 제거한다. 이는 (b) 단계이며 도 4(b)에 도시된 바와 같다. 통상적으로, 동판(1011)의 일측 표면 상에 도통 구리 기둥층과 루프 스트립형 구리 기둥층을 제조할 수 있다. 동판(1011)의 양측 표면 상에 모두 도통 구리 기둥층과 루프 스트립형 구리 기둥층을 제조할 수도 있다. 본 실시방안에서는 후속적으로 동판(1011)의 일측 표면 상에만 도통 구리 기둥층과 루프 스트립형 구리 기둥층을 제조한 경우를 설명하였다. 그러나 동판(1011)의 일측 표면 상에만 도통 구리 기둥층과 루프 스트립형 구리 기둥층을 제조해야만 후속적인 작업을 수행하는 것으로 한정하지 않는다.
제1 도통 구리 기둥층(1012)과 제1 루프 스트립형 구리 기둥층(1013)의 평면도는 도 4bb에 도시된 바와 같다. 통상적으로, 제1 도통 구리 기둥층(1012)은 복수의 구리 비아 기둥을 전송 IO 채널로 설치할 수 있다. 이의 단면 치수는 같을 수도, 상이할 수도 있다. 또한 이의 단면 형상은 같을 수도, 상이할 수도 있다. 제1 루프 스트립형 구리 기둥층(1013)은 적어도 하나의 루프 스트립형 구리 기둥을 포함한다. 제1 루프 스트립형 구리 기둥층(1013)은 복수의 루프 스트립형 구리 기둥을 설치하여 후속적인 소자 거치 개구 프레임 제조에 사용할 수 있다. 임베디드가 필요한 칩의 수량에 따라 결정하며, 이의 치수는 같을 수도, 상이할 수도 있다. 본 실시방안에서는 후속적으로 하나의 루프 스트립형 구리 기둥을 포함하는 경우만 설명하였으나, 루프 스트립형 구리 기둥층에 하나의 루프 스트립형 구리 기둥만 포함되어야만 후속적인 작업을 수행할 수 있는 것으로 한정하지 않는다.
이어서 동판(1011)의 표면에 제1 칩(1014)을 실장한다. 제1 칩(1014)은 제1 도통 구리 기둥층(1012)의 인접한 제1 도통 구리 기둥 사이에 위치한다. 또한 동판(1011)의 표면 상에 제1 절연층(101)을 형성하여 제1 도통 구리 기둥층(1012), 제1 루프 스트립형 구리 기둥층(1013) 및 제1 칩(1014)을 패키징한다. 이는 (c) 단계이며, 도 4(c)에 도시된 바와 같다. 통상적으로, 먼저 동판(1011)의 표면에 접착 재료를 부착한 후, 제1 칩(1014)의 후면을 접착 재료 상에 부착하여 동판(1011)의 표면에 제1 칩(1014)을 실장할 수 있다. 제1 칩(1014)은 적어도 하나의 칩을 포함할 수 있으며, 제1 칩(1014)의 수량은 실제 수요에 따라 결정할 수 있다. 동판(1011)의 표면에 절연 재료를 압착하는 방식을 통해 동판(1011)의 표면 상에 제1 절연층(101)을 형성한다. 제1 절연층(101)은 폴리이미드, 에폭시 수지, 비스말레이미드/트리아진 수지, 폴리페닐렌 에테르, 폴리아크릴레이트, 프리프레그, 필름형 유기 수지 또는 이들의 조합을 포함할 수 있다.
그 후 동판(1011)의 표면 상에 제2 포토레지스트층을 도포한다. 또한 제2 포토레지스트층을 노광 및 현상하여 제2 피쳐 패턴을 형성한다. 제2 피쳐 패턴 중 노출된 동판(1011)을 에칭하여 제1 회로층을 형성하며, 제2 포토레지스트층을 제거한다. 이는 (d) 단계이며, 도 4(d)에 도시된 바와 같다. 제1 회로층은 제1 도통 회로층(1021), 제1 희생 회로층(1022) 및 방열 구리면(1023)을 포함한다. 방열 구리면(1023)은 제1 칩(1014)의 후면과 연결되어, 제1 칩(1014)의 방열을 가속화한다. 제1 도통 구리 기둥층(1012)은 제1 도통 회로층(1021)과 연결된다. 제1 루프 스트립형 구리 기둥층(1013)은 제1 희생 회로층(1022)과 연결된다.
이어서 제1 회로층과 동판(1011)의 표면에 제1 금속 시드층(1024)을 형성한다. 제1 금속 시드층(1024) 상에 제3 포토레지스트층을 도포한다. 또한 제3 포토레지스트층을 노광 및 현상하여 제3 피쳐 패턴을 형성한다. 제3 피쳐 패턴에 구리를 전기 도금하여 제2 도통 구리 기둥층(1025) 및 제2 루프 스트립형 구리 기둥층(1026)을 형성한다. 제3 포토레지스트층을 제거하고, 노출된 제1 금속 시드층을 에칭한다. 그 후 제1 회로층, 제2 도통 구리 기둥층(1025) 및 제2 루프 스트립형 구리 기둥층(1026)을 커버하는 제2 절연층(102)을 형성한다. 이는 (e) 단계이며, 도 4(e)에 도시된 바와 같다.
통상적으로, 화학 도금 또는 스퍼터링의 방식을 통해 제1 금속 시드층(1024)을 제조할 수 있다. 제1 금속 시드층(1024)은 티타늄, 구리, 티타늄-텅스텐 합금, 또는 이들의 조합을 포함한다. 바람직하게는 티타늄과 구리를 스퍼터링하여 제1 금속 시드층(1024)을 제작한다.
제2 도통 구리 기둥층(1025)은 복수의 구리 비아 기둥을 전송 IO 채널로 설치할 수 있다. 이의 단면 치수는 같을 수도, 상이할 수도 있다. 또한 이의 단면 형상은 같을 수도, 상이할 수도 있다. 제2 도통 구리 기둥층(1025)은 제1 도통 회로층(1021)과 연결된다. 제2 루프 스트립형 구리 기둥층(1026)은 적어도 하나의 루프 스트립형 구리 기둥을 포함한다. 제2 루프 스트립형 구리 기둥층(1026)은 복수의 루프 스트립형 구리 기둥을 설치하여 후속적인 소자 거치 개구 프레임 제조에 사용할 수 있다. 임베디드가 필요한 칩의 수량에 따라 결정하며, 이의 치수는 같을 수도, 상이할 수도 있다. 본 실시방안에서는 후속적으로 하나의 루프 스트립형 구리 기둥을 포함하는 경우만 설명하였으나, 루프 스트립형 구리 기둥층에 하나의 루프 스트립형 구리 기둥만 포함되어야만 후속적인 작업을 수행할 수 있는 것으로 한정하지 않는다. 제2 루프 스트립형 구리 기둥층(1026)은 제1 희생 회로층(1022)과 연결된다. 제1 루프 스트립형 구리 기둥층(1013)은 제2 루프 스트립형 구리 기둥층(1026)과 세로 방향으로 겹친다. 따라서 후속적인 공정에서 복수의 절연층을 관통하는 소자 거치 개구 프레임을 형성하기는 데 도움이 된다.
제1 회로층, 제2 도통 구리 기둥층(1025) 및 제2 루프 스트립형 구리 기둥층(1026)의 표면에 절연 재료를 압착하는 방식을 통해 제2 절연층(102)을 형성할 수 있다. 제2 절연층(102)은 폴리이미드, 에폭시 수지, 비스말레이미드/트리아진 수지, 폴리페닐렌 에테르, 폴리아크릴레이트, 프리프레그, 필름형 유기 수지 또는 이들의 조합을 포함할 수 있다.
그 후 제1 절연층(101)과 제2 절연층(102)을 각각 박형화하여 제1 도통 구리 기둥층(1012)과 제1 루프 스트립형 구리 기둥층(1013)의 단부 및 제2 도통 구리 기둥층(1025)과 제2 루프 스트립형 구리 기둥층(1026)의 단부를 노출시킨다. 이는 (f) 단계이며, 도 4(f)에 도시된 바와 같다. 통상적으로, 기판 연마, 플라즈마 에칭 또는 샌드블래스팅의 방식을 통해 제1 절연층(101)과 제2 절연층(102)을 각각 전체적으로 박형화할 수 있다. 이를 통해 제1 도통 구리 기둥층(1012)과 제1 루프 스트립형 구리 기둥층(1013)의 단부 및 제2 도통 구리 기둥층(1025)과 제2 루프 스트립형 구리 기둥층(1026)의 단부를 노출시킬 수 있다. 레이저, 기계 드릴링 또는 포토리소그래피의 방식을 통해 제1 절연층(101)과 제2 절연층(102)을 각각 부분적으로 박형화할 수도 있다. 이를 통해 제1 도통 구리 기둥층(1012)과 제1 루프 스트립형 구리 기둥층(1013)의 단부 및 제2 도통 구리 기둥층(1025)과 제2 루프 스트립형 구리 기둥층(1026)의 단부를 노출시킬 수 있다. 바람직하게는 기판 연마, 플라즈마 에칭 또는 샌드블래스팅의 방식을 통해 제1 절연층(101)과 제2 절연층(102)을 각각 전체적으로 박형화한다. 이를 통해 제1 도통 구리 기둥층(1012)과 제1 루프 스트립형 구리 기둥층(1013)의 단부 및 제2 도통 구리 기둥층(1025)과 제2 루프 스트립형 구리 기둥층(1026)의 단부를 노출시킬 수 있다.
이어서 제1 절연층(101)과 제2 절연층(102)의 표면 상에 각각 제4 포토레지스트층과 제5 포토레지스트층을 도포한다. 제4 포토레지스트층과 제5 포토레지스트층을 노광 및 현상하여 각각 제4 피쳐 패턴과 제5 피쳐 패턴을 형성한다. 제4 피쳐 패턴과 제5 피쳐 패턴에 각각 제1 루프 스트립형 구리 기둥층(1013)과 제2 루프 스트립형 구리 기둥층(1026)의 세로 방향 상에서 동일한 위치에 있는 루프 스트립형 구리 기둥 및 제1 희생 회로층(1022)을 에칭한다. 또한 그 내부의 절연 재료를 제거하여 소자 거치 개구 프레임(1027)을 형성하고, 제4 포토레지스트층과 제5 포토레지스트층을 각각 제거한다. 이는 (g) 단계이며, 도 4(g)에 도시된 바와 같다. 제4 피쳐 패턴과 제5 피쳐 패턴을 형성하여 제1 루프 스트립형 구리 기둥층(1013)과 제2 루프 스트립형 구리 기둥층(1026)을 노출시킨다. 또한 제1 도통 구리 기둥층(1012)과 제2 도통 구리 기둥층(1025)을 차페하여, 루프 스트립형 구리 기둥을 에칭할 때 도통 구리 기둥층이 영향 받는 것을 방지한다. 통상적으로 소자 거치 개구 프레임의 수량은 실제 수요에 따라 결정할 수 있다. 본 실시방안에서 후속적으로 하나의 소자 거치 개구 프레임을 포함하는 경우만 설명하였으나, 구조 중 하나의 소자 거치 개구 프레임만 포함되어야 후속적인 작업을 수행할 수 있는 것으로 한정하지 않는다.
(g) 단계에 이어서, 제2 절연층(102)의 표면에 제1 접착층(1028)을 설치한다. 제2 칩(1029)을 소자 거치 개구 프레임(1027) 내에 넣고, 제2 칩(1029)의 단자면을 제1 접착층(1028) 상에 부착한다. 이는 (h) 단계이며, 도 4(h)에 도시된 바와 같다. 통상적으로, 제1 접착층(1028)은 접착 테이프일 수 있다. 통상적으로 접착 테이프는 시판되는 열에 의해 분해될 수 있거나 자외선을 조사하면 분해될 수 있는 투명 필름이다. 제2 칩(1029)을 소자 거치 개구 프레임(1027) 내에 넣고 제2 칩(1029)의 단자면을 노출된 제1 접착층(1028) 상에 부착한다. 이를 통해 제2 칩(1029)을 지지하고 임시 고정한다. 제2 칩(1029)은 적어도 하나의 칩을 포함할 수 있다. 제2 칩(1029)의 수량은 실제 수요에 따라 결정할 수 있다. 제2 칩(1029)은 수동 소자일 수 있다.
이어서 제2 칩(1029)과 소자 거치 개구 프레임(1027)의 갭 내부 및 제1 절연층(101)의 표면에 절연 패키지층(103)을 형성한다. 절연 패키지층(103)을 박형화하여 제1 도통 구리 기둥층(1012)의 단부를 노출시킨다. 이는 (i) 단계이며, 도 4(i)에 도시된 바와 같다. 통상적으로 제2 칩(1029)과 소자 거치 개구 프레임(1027)의 갭 내에 절연 재료를 압착하는 방식을 통해 절연 패키지층(103)을 형성할 수 있다. 절연 패키지층(103)은 폴리이미드, 에폭시 수지, 비스말레이미드/트리아진 수지, 폴리페닐렌 에테르, 폴리아크릴레이트, 프리프레그, 필름형 유기 수지 또는 이들의 조합을 포함할 수 있다.
통상적으로 기판 연마, 플라즈마 에칭 또는 샌드블래스팅의 방식을 통해 절연 패키지층(103)을 전체적으로 박형화하여 제1 도통 구리 기둥층(1012)의 단부를 노출시킬 수 있다. 레이저, 기계 드릴링 또는 포토리소그래피의 방식을 통해 절연 패키지층(103)을 부분적으로 박형화하여 제1 도통 구리 기둥층(1012)의 단부를 노출시킬 수 있다. 바람직하게는 기판 연마, 플라즈마 에칭 또는 샌드블래스팅의 방식을 통해 절연 패키지층(103)을 전체적으로 박형화한다.
그 후 제1 절연층(101)을 부분적으로 박형화하여 윈도우(1015)를 형성함으로써 제1 칩(1014)의 단자를 노출시키며, 제1 접착층(1028)을 제거한다. 이는 (j) 단계이며, 도 4(j)에 도시된 바와 같다. 통상적으로 레이저, 기계 드릴링 또는 포토리소그래피의 방식을 통해 제1 절연층(101)을 부분적으로 박형화하여 윈도우(1015)를 형성한다. 바람직하게는 레이저의 방식을 통해 제1 절연층(101)을 부분적으로 박형화하여 윈도우(1015)를 형성한다. 자외선 조사 또는 열분해의 방식을 채택해 제1 접착층(1028)을 제거할 수 있으며, 직접 떼는 방식을 통해 제1 접착층(1028)을 제거할 수도 있다.
이어서, 제1 절연층(101)의 표면과 윈도우(1015)의 바닥부 및 측벽에 제2 금속 시드층(1041)을 형성한다. 제2 절연층(102)의 표면에는 제3 금속 시드층(1051)을 형성한다. 제2 금속 시드층(1041)과 제3 금속 시드층(1051)의 표면 상에 각각 제6 포토레지스트층과 제7 포토레지스트층을 도포한다. 제6 포토레지스트층과 제7 포토레지스트층을 노광 및 현상하여 각각 제6 피쳐 패턴과 제7 피쳐 패턴을 형성한다. 제6 피쳐 패턴과 제7 피쳐 패턴에 각각 구리를 전기 도금하여 제2 회로층(1042)과 제3 회로층(1052)을 형성한다. 제6 포토레지스트층과 제7 포토레지스트층을 제거하고, 노출된 제2 금속 시드층(1041)과 제3 금속 시드층(1051)을 에칭한다. 이는 (k) 단계이며, 도 4(k)에 도시된 바와 같다. 통상적으로 화학 도금 또는 스퍼터링의 방식을 통해 각각 제2 금속 시드층(1041)과 제3 금속 시드층(1051)을 제조한다. 제2 금속 시드층(1041)과 제3 금속 시드층(1051)은 각각 티타늄, 구리, 티타늄-텅스텐 합금, 또는 이들의 조합을 포함할 수 있다. 바람직하게는, 티타늄과 구리를 스퍼터링하여 제2 금속 시드층(1041)과 제3 금속 시드층(1051)을 제작한다.
마지막으로 각각 제2 회로층(1042)과 제3 회로층(1052) 상에 제1 솔더 레지스트층(1043)과 제2 솔더 레지스트층(1053)을 형성한다. 또한 노출된 금속을 표면 처리하여 각각 제1 금속 표면 처리층(1044)과 제2 금속 표면 처리층(1054)을 형성함으로써, 구조(100)를 획득한다. 이는 (l) 단계이며, 도 4(l)에 도시된 바와 같다. 통상적으로, 항산화, ENEPIG, 주석 도금 또는 침지 은의 방식을 통해 노출된 금속을 표면 처리할 수 있다.
(g) 단계에 이어서, 제1 절연층(101)의 표면에 제1 접착층(1028)을 설치한다. 제2 칩(1029)을 소자 거치 개구 프레임(1027) 내에 넣고, 제2 칩(1029)의 단자면을 제1 접착층(1028) 상에 부착한다. 이는 (m) 단계이며, 도 4(m)에 도시된 바와 같다.
이어서 제2 칩(1029)과 소자 거치 개구 프레임(1027)의 갭 내부 및 제2 절연층(102)의 표면에 절연 패키지층(103)을 형성한다. 절연 패키지층(103)을 박형화하여 제2 도통 구리 기둥층(1025)의 단부를 노출시키며, 제1 접착층(1028)을 제거한다. 이는 (n) 단계이며, 도 4(n)에 도시된 바와 같다.
그 후, 제2 절연층(102)의 표면에 제2 접착층을 설치한다. 제1 절연층(101)을 부분적으로 박형화하여 윈도우(1015)를 형성함으로써 제1 칩(1014)의 단자를 노출시키고 제2 접착층을 제거한다. 이는 (o) 단계이며, 도 4(o)에 도시된 바와 같다. 통상적으로 제2 접착층은 접착 테이프일 수 있다. 통상적으로 접착 테이프는 시판되는 열분해성 또는 자외선 조사에 의해 분해될 수 있는 투명 필름이다. 자외선 조사 또는 열분해의 방식을 채택해 제2 접착층을 제거할 수 있으며, 직접 떼는 방식을 통해 제2 접착층을 제거할 수도 있다.
이어서, 제1 절연층(101)의 표면과 윈도우(1015)의 바닥부 및 측벽에 제2 금속 시드층(1041)을 형성한다. 제2 절연층(102)의 표면에는 제3 금속 시드층(1051)을 형성한다. 제2 금속 시드층(1041)과 제3 금속 시드층(1051)의 표면 상에 각각 제6 포토레지스트층과 제7 포토레지스트층을 도포한다. 제6 포토레지스트층과 제7 포토레지스트층을 노광 및 현상하여 각각 제6 피쳐 패턴과 제7 피쳐 패턴을 형성한다. 제6 피쳐 패턴과 제7 피쳐 패턴에 각각 구리를 전기 도금하여 제2 회로층(1042)과 제3 회로층(1052)을 형성한다. 제6 포토레지스트층과 제7 포토레지스트층을 제거하고, 노출된 제2 금속 시드층(1041)과 제3 금속 시드층(1051)을 에칭한다. 이는 (p) 단계이며, 도 4(p)에 도시된 바와 같다.
마지막으로 각각 제2 회로층(1042)과 제3 회로층(1052) 상에 제1 솔더 레지스트층(1043)과 제2 솔더 레지스트층(1053)을 형성한다. 또한 노출된 금속을 표면 처리하여 각각 제1 금속 표면 처리층(1044)과 제2 금속 표면 처리층(1054)을 형성함으로써, 구조(200)를 획득한다. 이는 (q) 단계이며, 도 4(q)에 도시된 바와 같다. 통상적으로, 항산화, ENEPIG, 주석 도금 또는 침지 은의 방식을 통해 노출된 금속을 표면 처리할 수 있다.
본 기술 분야의 당업자는 본 발명이 상기에서 구체적으로 예시되고 설명된 것으로 제한되지 않음을 이해할 수 있다. 또한 본 발명의 범위는 첨부된 청구범위에 의해 한정되며, 전술한 각 기술적 특징의 조합과 하위 조합 및 이들의 변형과 개선을 포함한다. 본 기술분야의 당업자는 전술한 설명을 읽은 후 이러한 조합, 변형 및 개선을 예측할 수 있다.
청구범위에서 용어 "포괄하는" 및 "포함하는", "함유하는" 등과 같은 변형은 나열된 구성요소가 포함되지만 일반적으로 다른 구성요소를 배제하지 않음을 의미한다.

Claims (24)

  1. 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법에 있어서,
    (a) 동판을 준비하고, 상기 동판의 적어도 일측 표면 상에 제1 도통 구리 기둥층 및 제1 루프 스트립형 구리 기둥층을 형성하고, 여기에서 상기 제1 루프 스트립형 구리 기둥층은 적어도 하나의 루프 스트립형 구리 기둥을 포함하는 단계;
    (b) 상기 동판의 표면에 제1 칩을 실장하고, 상기 제1 칩은 상기 제1 도통 구리 기둥층의 인접한 제1 도통 구리 기둥 사이에 위치하고, 상기 동판의 표면 상에 제1 절연층을 형성하여 상기 제1 도통 구리 기둥층, 상기 제1 루프 스트립형 구리 기둥층 및 상기 제1 칩을 패키징하는 단계;
    (c) 상기 동판을 에칭하여 제1 회로층을 형성하고, 여기에서 상기 제1 회로층은 제1 도통 회로층, 제1 희생 회로층 및 방열 구리면을 포함하고, 여기에서 상기 방열 구리면은 상기 제1 칩의 후면과 연결되고, 상기 제1 도통 구리 기둥층은 상기 제1 도통 회로층과 연결되고, 상기 제1 루프 스트립형 구리 기둥층은 상기 제1 희생 회로층과 연결되는 단계;
    (d) 상기 제1 회로층 상에 제2 절연층을 형성하고, 상기 제2 절연층은 상기 제1 회로층의 표면 상에 위치한 제2 도통 구리 기둥층 및 제2 루프 스트립형 구리 기둥층을 포함하고, 상기 제2 도통 구리 기둥층은 상기 제1 도통 회로층과 연결되고, 상기 제2 루프 스트립형 구리 기둥층은 상기 제1 희생 회로층과 연결되고, 상기 제1 루프 스트립형 구리 기둥층은 상기 제2 루프 스트립형 구리 기둥층과 세로 방향으로 겹치는 단계;
    (e) 상기 제1 절연층과 상기 제2 절연층을 각각 박형화하여 상기 제1 도통 구리 기둥층과 상기 제1 루프 스트립형 구리 기둥층의 단부 및 상기 제2 도통 구리 기둥층과 상기 제2 루프 스트립형 구리 기둥층의 단부를 노출시키는 단계;
    (f) 상기 제1 루프 스트립형 구리 기둥층과 상기 제2 루프 스트립형 구리 기둥층의 세로 방향 상에서 동일한 위치에 있는 루프 스트립형 구리 기둥 및 제1 희생 회로층을 동시에 에칭하고, 그 내부의 절연 재료를 제거하여 소자 거치 개구 프레임을 형성하는 단계;
    (g) 상기 소자 거치 개구 프레임의 바닥부 또는 꼭대기부에 제2 칩을 실장하고, 상기 제2 칩과 상기 소자 거치 개구 프레임의 갭 내에 절연 패키지층을 형성하는 단계; 및
    (h) 상기 제1 절연층과 상기 제2 절연층의 표면 상에 각각 제2 회로층과 제3 회로층을 형성하고, 여기에서 상기 제1 도통 회로층과 상기 제2 회로층은 상기 제1 도통 구리 기둥층을 통해 도통되도록 연결되고, 상기 제1 도통 회로층과 상기 제3 회로층은 상기 제2 도통 구리 기둥층을 통해 도통되도록 연결되고, 상기 제2 칩의 단자는 상기 제2 회로층 또는 상기 제3 회로층과 연통되는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  2. 제1항에 있어서,
    (a) 단계는,
    (a1) 동판을 준비하고, 상기 동판의 적어도 일측 표면 상에 제1 포토레지스트층을 도포하고, 상기 제1 포토레지스트층을 노광 및 현상하여 제1 피쳐 패턴을 형성하는 단계;
    (a2) 상기 제1 피쳐 패턴에 구리를 전기 도금하여 제1 도통 구리 기둥층 및 제1 루프 스트립형 구리 기둥층을 형성하는 단계; 및
    (a3) 상기 제1 포토레지스트층을 제거하는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  3. 제1항에 있어서,
    (b) 단계는 상기 동판의 표면에 접착 재료를 부착하고 상기 제1 칩의 후면을 상기 접착 재료 상에 부착하여 상기 동판의 표면에 제1 칩을 실장하는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  4. 제1항에 있어서,
    (c) 단계는,
    (c1) 상기 동판의 표면 상에 제2 포토레지스트층을 도포하고, 상기 제2 포토레지스트층을 노광 및 현상하여 제2 피쳐 패턴을 형성하는 단계;
    (c2) 상기 제2 피쳐 패턴 중 노출된 동판을 에칭하여 제1 회로층을 형성하는 단계; 및
    (c3) 상기 제2 포토레지스트층을 제거하는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  5. 제1항에 있어서,
    (d) 단계는,
    (d1) 상기 제1 회로층과 상기 동판의 표면에 제1 금속 시드층을 형성하는 단계;
    (d2) 상기 제1 금속 시드층 상에 제3 포토레지스트층을 도포하고, 상기 제3 포토레지스트층을 노광 및 현상하여 제3 피쳐 패턴을 형성하는 단계;
    (d3) 상기 제3 피쳐 패턴에 구리를 전기 도금하여 제2 도통 구리 기둥층 및 제2 루프 스트립형 구리 기둥층을 형성하는 단계;
    (d4) 상기 제3 포토레지스트층을 제거하고, 노출된 제1 금속 시드층을 에칭하는 단계; 및
    (d5) 상기 제1 회로층, 상기 제2 도통 구리 기둥층 및 상기 제2 루프 스트립형 구리 기둥층을 커버하는 제2 절연층을 형성하는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  6. 제1항에 있어서,
    (e) 단계는 기판 연마, 플라즈마 에칭 또는 샌드블래스팅의 방식을 통해 상기 제1 절연층과 상기 제2 절연층을 각각 전체적으로 박형화하여 상기 제1 도통 구리 기둥층과 상기 제1 루프 스트립형 구리 기둥층의 단부 및 상기 제2 도통 구리 기둥층과 상기 제2 루프 스트립형 구리 기둥층의 단부를 노출시키는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  7. 제1항에 있어서,
    (e) 단계는 레이저, 기계 드릴링 또는 포토리소그래피의 방식을 통해 상기 제1 절연층과 상기 제2 절연층을 각각 부분적으로 박형화하여 상기 제1 도통 구리 기둥층과 상기 제1 루프 스트립형 구리 기둥층의 단부 및 상기 제2 도통 구리 기둥층과 상기 제2 루프 스트립형 구리 기둥층의 단부를 노출시키는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  8. 제1항에 있어서,
    (f) 단계는,
    (f1) 상기 제1 절연층과 상기 제2 절연층의 표면 상에 각각 제4 포토레지스트층과 제5 포토레지스트층을 도포하고, 상기 제4 포토레지스트층과 제5 포토레지스트층을 노광 및 현상하여 각각 제4 피쳐 패턴과 제5 피쳐 패턴을 형성하는 단계;
    (f2) 상기 제4 피쳐 패턴과 상기 제5 피쳐 패턴에 각각 상기 제1 루프 스트립형 구리 기둥층과 상기 제2 루프 스트립형 구리 기둥층의 세로 방향 상에서 동일한 위치에 있는 루프 스트립형 구리 기둥 및 제1 희생 회로층을 에칭하고, 그 내부의 절연 재료를 제거하여 소자 거치 개구 프레임을 형성하는 단계; 및
    (f3) 상기 제4 포토레지스트층과 상기 제5 포토레지스트층을 각각 제거하는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  9. 제1항에 있어서,
    (g) 단계는,
    (g1) 상기 제1 절연층의 표면에 제1 접착층을 설치하는 단계;
    (g2) 상기 제2 칩을 상기 소자 거치 개구 프레임 내에 넣고, 여기에서 상기 제2 칩의 단자면은 상기 제1 접착층 상에 부착되는 단계;
    (g3) 상기 제2 칩과 상기 소자 거치 개구 프레임의 갭 내부 및 상기 제2 절연층의 표면에 절연 패키지층을 형성하는 단계;
    (g4) 상기 절연 패키지층을 박형화하여 상기 제2 도통 구리 기둥층의 단부를 노출시키는 단계; 및
    (g5) 상기 제1 접착층을 제거하는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  10. 제9항에 있어서,
    (h) 단계는,
    (h1) 상기 제2 절연층의 표면에 제2 접착층을 설치하는 단계;
    (h2) 상기 제1 절연층을 부분적으로 박형화하여 윈도우를 형성함으로써 상기 제1 칩의 단자를 노출시키는 단계;
    (h3) 상기 제2 접착층을 제거하는 단계;
    (h4) 상기 제1 절연층의 표면과 상기 윈도우의 바닥부 및 측벽에 제2 금속 시드층을 형성하고, 상기 제2 절연층의 표면에 제3 금속 시드층을 형성하는 단계;
    (h5) 상기 제2 금속 시드층과 상기 제3 금속 시드층의 표면 상에 각각 제6 포토레지스트층과 제7 포토레지스트층을 도포하고, 상기 제6 포토레지스트층과 상기 제7 포토레지스트층을 노광 및 현상하여 각각 제6 피쳐 패턴과 제7 피쳐 패턴을 형성하는 단계;
    (h6) 상기 제6 피쳐 패턴과 상기 제7 피쳐 패턴에 각각 구리를 전기 도금하여 제2 회로층과 제3 회로층을 형성하는 단계; 및
    (h7) 상기 제6 포토레지스트층과 상기 제7 포토레지스트층을 제거하고, 노출된 제2 금속 시드층과 제3 금속 시드층을 에칭하는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  11. 제1항에 있어서,
    (g) 단계는,
    (g1') 상기 제2 절연층의 표면에 제1 접착층을 설치하는 단계;
    (g2') 상기 제2 칩을 상기 소자 거치 개구 프레임 내에 넣고, 여기에서 상기 제2 칩의 단자면은 상기 제1 접착층 상에 부착되는 단계;
    (g3') 상기 제2 칩과 상기 소자 거치 개구 프레임의 갭 내부 및 상기 제1 절연층의 표면에 절연 패키지층을 형성하는 단계; 및
    (g4') 상기 절연 패키지층을 박형화하여 상기 제1 도통 구리 기둥층의 단부를 노출시키는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  12. 제11항에 있어서,
    (h) 단계는,
    (h1') 상기 제1 절연층을 부분적으로 박형화하여 윈도우를 형성함으로써 상기 제1 칩의 단자를 노출시키는 단계;
    (h2') 상기 제1 접착층을 제거하는 단계;
    (h3') 상기 제1 절연층의 표면과 상기 윈도우의 바닥부 및 측벽에 제2 금속 시드층을 형성하고, 상기 제2 절연층의 표면에 제3 금속 시드층을 형성하는 단계;
    (h4') 상기 제2 금속 시드층과 상기 제3 금속 시드층의 표면 상에 각각 제6 포토레지스트층과 제7 포토레지스트층을 도포하고, 상기 제6 포토레지스트층과 제7 포토레지스트층을 노광 및 현상하여 각각 제6 피쳐 패턴과 제7 피쳐 패턴을 형성하는 단계;
    (h5') 상기 제6 피쳐 패턴과 상기 제7 피쳐 패턴에 각각 구리를 전기 도금하여 제2 회로층과 제3 회로층을 형성하는 단계; 및
    (h6') 상기 제6 포토레지스트층과 상기 제7 포토레지스트층을 제거하고, 노출된 상기 제2 금속 시드층과 상기 제3 금속 시드층을 에칭하는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  13. 제5항, 제10항 또는 제12항에 있어서,
    화학 도금 또는 스퍼터링의 방식을 통해 금속 시드층을 제조하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  14. 제5항, 제10항 또는 제12항에 있어서,
    금속 시드층은 티타늄, 구리, 티타늄-텅스텐 합금 또는 이들의 조합을 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  15. 제1항에 있어서,
    (h) 단계 이후, 상기 제2 회로층과 상기 제3 회로층 상에 각각 제1 솔더 레지스트층과 제2 솔더 레지스트층을 형성하고, 노출된 금속을 표면 처리하여 각각 제1 금속 표면 처리층과 제2 금속 표면 처리층을 형성하는 (i) 단계를 더 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  16. 제15항에 있어서,
    항산화, ENEPIG, 주석 도금 또는 침지 은을 통해 노출된 금속을 표면 처리하는 단계를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조의 제조 방법.
  17. 양면 상호 연결 임베디드 칩 패키지 구조에 있어서,
    제1 절연층 및 제2 절연층을 포함하고, 상기 제1 절연층은 높이 방향을 따라 상기 제1 절연층을 관통하는 제1 도통 구리 기둥층 및 인접한 제1 도통 구리 기둥과의 사이에 위치한 제1 칩을 포함하고, 상기 제1 칩은 상기 제1 절연층의 하표면 내에 실장되고, 상기 제2 절연층은 상기 제2 절연층의 상표면 내에 위치한 제1 도통 회로층 및 방열 구리면을 포함하고, 상기 제1 도통 회로층 상에는 제2 도통 구리 기둥층이 설치되고, 상기 제1 도통 구리 기둥층은 상기 제1 도통 회로층과 연결되고, 상기 방열 구리면은 상기 제1 칩의 후면과 연결되고, 상기 제1 절연층과 상기 제2 절연층을 관통하는 소자 거치 개구 프레임을 더 포함하고, 여기에서 상기 소자 거치 개구 프레임의 바닥부에는 제2 칩이 실장되고, 상기 제2 칩과 상기 소자 거치 개구 프레임의 갭 내에는 절연 패키지층이 형성되고, 상기 제1 칩과 상기 제2 칩은 두께 차이가 존재하는 양면 상호 연결 임베디드 칩 패키지 구조.
  18. 제17항에 있어서,
    상기 제1 절연층과 상기 제2 절연층 상에 각각 제2 회로층과 제3 회로층이 설치되고, 상기 제1 칩의 단자는 상기 제2 회로층과 연결되고, 상기 제2 칩의 단자는 상기 제2 회로층 또는 상기 제3 회로층과 연결되고, 상기 제1 도통 회로층과 상기 제2 회로층은 상기 제1 도통 구리 기둥층을 통해 도통되도록 연결되고, 상기 제1 도통 회로층과 상기 제3 회로층은 상기 제2 도통 구리 기둥층을 통해 도통되도록 연결되는 양면 상호 연결 임베디드 칩 패키지 구조.
  19. 제18항에 있어서,
    각각 상기 제2 회로층 및 상기 제3 회로층 상에 형성된 제1 솔더 레지스트층 및 제2 솔더 레지스트층을 더 포함하고, 상기 제1 솔더 레지스트층 내에는 제1 금속 표면 처리층이 설치되고, 상기 제2 솔더 레지스트층 내에는 제2 금속 표면 처리층이 설치되는 양면 상호 연결 임베디드 칩 패키지 구조.
  20. 제17항에 있어서,
    상기 제1 칩과 상기 제2 칩은 각각 적어도 하나의 칩을 포함하는 양면 상호 연결 임베디드 칩 패키지 구조.
  21. 제17항에 있어서,
    상기 제1 절연층과 상기 제2 절연층은 같거나 상이한 절연 재료를 포함하는 양면 상호 연결 임베디드 칩 패키지 구조.
  22. 제17항에 있어서,
    상기 제1 도통 구리 기둥층의 단부는 상기 제1 절연층과 가지런하거나 상기 제1 절연층보다 높고, 상기 제2 도통 구리 기둥층의 단부는 상기 제2 절연층과 가지런하거나 상기 제2 절연층보다 높은 양면 상호 연결 임베디드 칩 패키지 구조.
  23. 제17항에 있어서,
    상기 제1 도통 구리 기둥층과 상기 제2 도통 구리 기둥층은 각각 적어도 하나의 구리 비아 기둥을 포함하는 양면 상호 연결 임베디드 칩 패키지 구조.
  24. 제23항에 있어서,
    상기 제1 도통 구리 기둥층과 상기 제2 도통 구리 기둥층은 각각 적어도 하나의 같거나 상이한 단면 치수 및/또는 형상의 구리 비아 기둥을 포함하는 양면 상호 연결 임베디드 칩 패키지 구조.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
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WO2024120411A1 (en) * 2022-12-06 2024-06-13 Tongfu Microelectronics Co., Ltd. Fan-out chip packaging method
CN117497532B (zh) * 2024-01-02 2024-04-09 成都雷电微力科技股份有限公司 一种aip三维堆叠tr气密封装组件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110900A (ja) * 2000-10-02 2002-04-12 Toyo Kohan Co Ltd 半導体パッケージユニット及びその製造方法
JP2008288298A (ja) 2007-05-16 2008-11-27 Toppan Printing Co Ltd 電子部品を内蔵したプリント配線板の製造方法
CN103311205A (zh) * 2013-05-16 2013-09-18 华天科技（西安）有限公司 一种防止芯片凸点短路的封装件及其制造工艺
CN106129052A (zh) * 2016-08-10 2016-11-16 江阴芯智联电子科技有限公司 双向集成埋入式芯片重布线基板结构及其制作方法
CN111554639A (zh) * 2020-04-02 2020-08-18 珠海越亚半导体股份有限公司 嵌入式芯片封装及其制造方法
CN111883431B (zh) * 2020-06-15 2021-09-21 珠海越亚半导体股份有限公司 一种具有高效散热结构的封装基板及其制造方法
CN111463178B (zh) * 2020-06-22 2020-10-09 珠海越亚半导体股份有限公司 一种散热嵌埋封装方法
CN112701055B (zh) * 2020-12-22 2022-04-22 杰群电子科技（东莞）有限公司 一种埋置元件的封装方法及封装结构
CN115763416A (zh) * 2021-01-05 2023-03-07 珠海越亚半导体股份有限公司 一种金属框架封装基板及其制造方法
CN113471347A (zh) * 2021-05-14 2021-10-01 南通越亚半导体有限公司 Led嵌埋封装基板及其制造方法
CN113451259B (zh) * 2021-05-14 2023-04-25 珠海越亚半导体股份有限公司 一种多器件分次嵌埋封装基板及其制造方法

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