KR20130077787A - 인쇄회로기판 및 인쇄회로기판 제조 방법 - Google Patents

인쇄회로기판 및 인쇄회로기판 제조 방법 Download PDF

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KR20130077787A
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이창배
김진구
권영도
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삼성전기주식회사
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Abstract

본 발명은 인쇄회로기판 및 인쇄회로기판 제조 방법에 관한 것이다.
본 발명의 실시 예에 따르면, 베이스 기판, 상부가 수직으로 에칭된 접속 패드를 포함하며, 베이스 기판 상부에 형성되는 회로층, 베이스 기판 상부에 형성되며, 접속 패드를 노출시키는 개구부를 포함하는 솔더 레지스트층 및 개구부에 의해서 노출된 접속 패드 상부에 형성된 표면 처리층을 포함하는 인쇄회로기판이 제공된다.

Description

인쇄회로기판 및 인쇄회로기판 제조 방법{PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 인쇄회로기판 및 인쇄회로기판 제조 방법에 관한 것이다.
최근 전자제품은 다기능화 및 고속화의 추세가 빠른 속도로 진행되고 있다. 이런 추세에 대응하기 위해서 반도체 칩과 같은 외부 장치와 인쇄회로기판을 연결시켜주는 기술이 매우 빠른 속도로 발전하고 있다.
이러한 인쇄회로기판의 발전에 요구되는 사항은 외부 장치를 실장하기 위한 인쇄회로기판의 고속화 및 고밀도화와 밀접하게 연관되어 있다. 또한, 이들을 만족시키기 위해서는 외부 장치를 실장하는 인쇄회로기판의 경박단소화, 미세 회로화, 우수한 전기적 특성, 고 신뢰성, 고속 신호전달 구조 등의 개선 및 발전이 필요한 실정이다.
외부 장치를 인쇄회로기판에 실장 하기 위해서, 인쇄회로기판의 최외층에는 외부 장치를 실장 하기 위한 접속 패드와 접속 패드 상부가 노출되도록 형성된 솔더 레지스트층이 형성될 수 있다. 이와 같이 노출된 접속 패드에 범프가 형성되며, 범프에 의해서 인쇄회로기판에 외부 장치가 실장 되며, 전기적으로 연결될 수 있다.(일본 공개특허공보 제2004-345904호)
그러나, 노출된 접속 패드에 범프가 형성되기 이전에 습식 에칭 공정을 통해서 접속 패드 상부의 표면 산화막을 제거할 수 있다. 이때, 습식 에칭 공정 시 접속 패드는 1um 이상으로 과하게 에칭함으로써, 언더컷(Undercut) 현상이 발생하게 된다. 또한, 솔더 범프 실장 시, 접속 패드의 소실(Dissolution) 및 확산 반응에 의해서 최종적으로 접속 패드가 2~3um의 깊이까지 반응하게 될 수 있다. 따라서, 솔더 범프가 실장되는 접속 패드 및 솔더 레지스트층 하부의 접속 패드까지 반응하게 되어 솔더 범프가 접속 패드로부터 탈락 될 수 있다.
본 발명은 접속 패드의 표면 산화막 제거 시, 언더컷(Undercut)을 방지하는 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.
본 발명은 접속 패드와 솔더 범프 간의 접속 신뢰성을 향상시킬 수 있는 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.
본 발명은 표면 처리 공정의 단위 공정 생략을 통해 비용 및 시간을 감소시킬 수 있는 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.
본 발명의 일 측면에 따르면, 베이스 기판, 상부가 수직으로 에칭된 접속 패드를 포함하며, 상기 베이스 기판 상부에 형성되는 회로층, 상기 베이스 기판 상부에 형성되며, 상기 접속 패드를 노출시키는 개구부를 포함하는 솔더 레지스트층 및 상기 개구부에 의해서 노출된 상기 접속 패드 상부에 형성된 표면 처리층을 포함하는 인쇄회로기판이 제공된다.
상기 접속 패드는 상기 개구부에 의해서 노출된 상부가 0.1um 이하로 수직 에칭될 수 있다.
상기 표면 처리층은 유기물 보호막(Organic Solder ability Preservative; OSP)으로 형성될 수 있다.
상기 유기물 보호막은 이미다졸(Imidazole)계, 벤조트리아졸(benzotriazole)계, 벤지미다졸(Benzimidazole)계 중 적어도 하나에 의해서 형성될 수 있다.
상기 표면 처리층은 메탈 표면 처리층으로 형성될 수 있다.
상기 메탈 표면 처리층은 ENEPIG(electroless nickel-electroless palladium-immersion gold) 및 ENIG(electroless nickel-immersion gold) 중 적어도 하나를 포함할 수 있다.
상기 표면 처리층 상부에 형성되는 솔더 범프를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 외부로 노출된 접속 패드를 포함하는 회로층이 형성된 베이스 기판을 준비하는 단계, 상기 접속 패드 상부에 플라즈마(Plasma) 에칭을 수행하는 단계 및 상기 플라즈마 에칭이 수행된 상기 접속 패드 상부에 표면 처리층을 형성하는 단계를 포함하는 인쇄회로기판 제조 방법이 제공된다.
상기 플라즈마 에칭을 수행하는 단계에서 상기 반응 가스는 아르곤(Ar) 가스, 수소(H2) 가스 또는 아르곤과 수소가 혼합된 가스일 수 있다.
상기 플라즈마 에칭을 수행하는 단계에서 상기 베이스 기판의 상기 접속 패드는 0.1um 이하로 제거될 수 있다.
상기 표면 처리층을 형성하는 단계에서 상기 표면 처리층은 유기물 보호막(Organic Solder ability Preservative; OSP)으로 형성될 수 있다.
상기 유기물 보호막은 이미다졸(Imidazole)계, 벤조트리아졸(benzotriazole)계, 벤지미다졸(Benzimidazole)계 중 적어도 하나에 의해서 형성될 수 있다.
상기 표면 처리층을 형성하는 단계에서 상기 표면 처리층은 메탈 표면 처리층으로 형성될 수 있다.
상기 메탈 표면 처리층은 ENEPIG(electroless nickel-electroless palladium-immersion gold) 및 ENIG(electroless nickel-immersion gold) 중 적어도 하나를 포함할 수 있다.
상기 플라즈마 에칭을 수행하는 단계 이전에 상기 베이스 기판에 탈지 공정을 수행하는 단계를 더 포함할 수 있다.
상기 탈지 공정을 수행하는 단계 이후에 상기 베이스 기판에 수세 공정을 수행하는 단계를 더 포함할 수 있다.
상기 표면 처리층을 형성하는 단계 이후에 상기 베이스 기판에 수세 공정을 수행하는 단계를 더 포함할 수 있다.
상기 세정을 수행하는 단계 이후에 상기 베이스 기판에 건조 공정을 수행하는 단계를 더 포함할 수 있다.
상기 표면 처리층을 형성하는 단계 이후에 상기 표면 처리층 상부에 솔더 범프를 형성하는 단계를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 플라즈마 에칭을 통해서 접속 패드의 표면 산화막을 제거함으로써, 언더컷을 방지할 수 있다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 접속 패드의 표면 산화막 제거 시, 언더컷을 방지함으로써 접속 패드와 솔더 범프 간의 접속 신뢰성을 향상시킬 수 있다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 플라즈마 에칭 공정에 따라 다수개의 단위 공정을 생략함으로써, 비용 및 시간을 감소시킬 수 있다.
도1은 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도2 내지 도12은 본 발명의 실시 예에 따른 인쇄회로기판 제조 방법을 나타낸 순서도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법에 관하여 상세히 설명하기로 한다.
인쇄회로기판
도1은 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도1을 참조하면, 인쇄회로기판(100)은 베이스 기판(110), 제1 회로층(113), 제1 절연층(121), 제2 회로층(140), 솔더 레지스트층(123), 표면 처리층(150) 및 솔더 범프(160)를 포함할 수 있다.
베이스 기판(110)은 빌드업 되는 인쇄회로기판을 지지할 수 있는 경질의 소재로 이루어질 수 있다. 예를 들어, 베이스 기판(110)은 금속판 또는 절연재가 될 수 있다. 여기서, 금속판은 동박이 될 수 있으며, 절연재는 복합 고분자 수지로 이루어질 수 있다. 또는 베이스 기판(110)은 ABF(Ajinomoto Build up Film)를 채용하여 미세회로를 용이하게 구현하거나 프리프레그를 채용하여 인쇄회로기판을 얇게 제작할 수 있다. 다만, 이에 한정되는 것은 아니고, 베이스 기판(110)은 에폭시 수지 또는 개질 된 에폭시 수지, 비스페놀 A 수지, 에폭시-노볼락 수지, 아라미드 강화되거나 유리 섬유 강화되거나 종이 강화된 에폭시 수지를 포함한 경질의 절연재로 형성될 수 있다. 본 발명의 실시 예에 따른 베이스 기판(110)은 절연재의 양면에 동박이 형성된 양면 금속 적층판(111)이 될 수 있다.
또한, 베이스 기판(110)은 관통 비아(112)를 포함할 수 있다. 관통 비아(112)는 베이스 기판(110) 양면에 내층 회로층인 제1 회로층(113)이 형성되는 경우, 제1 회로층(113) 간의 전기적 연결을 수행하기 위해 형성될 수 있다. 관통 비아(112)는 전도성 금속으로 형성될 수 있다.
제1 회로층(113)은 베이스 기판(110) 상부에 형성될 수 있다. 도1에 도시된 바로 제1 회로층(113)은 베이스 기판(110) 양측 상부에 각각 형성될 수 있다. 베이스 기판(110) 양측에 형성된 제1 회로층(113)은 관통 비아(112)에 의해서 상호 전기적으로 연결될 수 있다. 제1 회로층(113)은 전도성 금속을 포함하여 형성될 수 있다. 예를 들어, 제1 회로층(113)은 금, 은, 니켈, 알루미늄, 구리 및 이들의 합금 중 적어도 하나를 포함하여 형성될 수 있다.
절연층(121)은 베이스 기판(110) 및 제1 회로층(113) 상부에 형성될 수 있다. 절연층(121)은 제1 회로층(113)을 노출시키는 비아홀(122)을 포함할 수 있다. 여기서 제1 절연층(121)은 통상적으로 사용되는 절연층이 될 수 있다. 즉, 제1 절연층(121)은 FR-4, BT, ABF 등의 에폭시계 수지가 사용될 수 있다.
제2 회로층(140)은 제1 절연층(121) 상부에 형성될 수 있다. 제2 회로층(140)은 접속 패드(141), 비아(142), 비아 패드(143) 및 제2 회로 패턴(144) 등을 포함할 수 있다. 여기서, 제2 회로 패턴(144)은 전기 신호를 전송하는 일반적인 패턴일 수 있다.
접속 패드(141) 및 비아 패드(143)는 제2 회로층(140)과 제2 회로층(140) 상부에 형성되는 구조물과 전기적 연결을 위한 구성부가 될 수 있다. 본 발명의 실시 예에 따르면, 비아 패드(143)는 비아(142) 상부에 형성될 수 있다. 또한, 접속 패드(141) 및 비아 패드(143)는 상부가 수직 에칭된 형태로 형성될 수 있다. 예를 들어, 도1을 참조하면, 접속 패드(141) 및 비아 패드(143)는 솔더 레지스트층(123)의 개구부(124)에 의해서 노출된 상부가 수직 에칭된 형태로 형성될 수 있다. 여기서, 접속 패드(141) 및 비아 패드(143) 상부의 수직 에칭 깊이는 0.1㎛이하가 될 수 있다. 제2 회로층(140)은 구리로 형성될 수 있다. 그러나, 제2 회로층(140)을 형성하는 물질의 종류는 구리에 한정되지 않는다. 즉, 제2 회로층(140)의 종류는 니켈, 금 등과 같은 전도성 물질 중 어느 것도 가능할 수 있다. 또한, 본 발명의 실시 예에 따르면, 제2 회로층(140) 하부에는 시드층(131)이 형성될 수 있다. 시드층(131)은 제2 회로층(140)이 일정 두께를 가지며 형성될 수 있도록 제2 회로층(140) 하부에 미리 형성될 수 있다. 시드층(131)은 전도성 금속으로 형성될 수 있으며, 제2 회로층(140)과 동일한 재질로 형성될 수 있다.
솔더 레지스트층(123)은 제2 회로층(140) 및 제1 절연층(121) 상부에 형성될 수 있다. 솔더 레지스트층(123)은 접속 패드(141) 및 비아 패드(143)의 상부를 노출시키는 개구부(124)를 포함할 수 있다. 즉, 솔더 레지스트층(123)은 접속 패드(141) 및 비아 패드(143)을 제외한 제2 회로층(140) 및 제1 절연층(121) 상부에 형성될 수 있다.
표면 처리층(150)은 솔더 레지스트층(123)의 개구부(124)에 의해서 노출된 접속 패드(141) 및 비아 패드(143) 상부에 형성될 수 있다. 즉, 표면 처리층(150)은 접속 패드(141) 및 비아 패드(143)의 수직 에칭된 상부에 형성될 수 있다. 표면 처리층(150)은 유기물 보호막(Organic Solder ability Preservative; OSP)으로 형성될 수 있다. 유기물 보호막은 이미다졸(Imidazole)계, 벤조트리아졸(benzotriazole)계, 벤지미다졸(Benzimidazole)계 등의 유기 화합물로 형성될 수 있다. 또는 표면 처리층(150)은 메탈 표면 처리층으로 형성될 수 있다. 메탈 표면 처리층은 ENEPIG(electroless nickel-electroless palladium-immersion gold) 및 ENIG(electroless nickel-immersion gold) 중 적어도 하나를 포함하여 형성될 수 있다.
솔더 범프(160)는 표면 처리층(150) 상부에 형성될 수 있다. 도1에는 미도시 되었지만, 솔더 범프(160) 상부에는 반도체 칩과 같은 외부 장치가 실장될 수 있다. 또한, 솔더 범프(160)는 외부 장치와 접속 패드(141) 및 비아 패드(143) 간의 전기적 연결을 수행할 수 있다.
인쇄회로기판 제조 방법
도2 내지 도12은 본 발명의 실시 예에 따른 인쇄회로기판 제조 방법을 나타낸 순서도이다.
도2를 참조하면, 베이스 기판(110)이 제공된다.
베이스 기판(110)은 빌드업 되는 인쇄회로기판을 지지할 수 있는 경질의 소재로 이루어질 수 있다. 예를 들어, 베이스 기판(110)은 금속판 또는 절연재가 될 수 있다. 여기서, 금속판은 동박이 될 수 있으며, 절연재는 복합 고분자 수지로 이루어질 수 있다. 또는 베이스 기판(110)은 ABF(Ajinomoto Build up Film)를 채용하여 미세회로를 용이하게 구현하거나 프리프레그를 채용하여 인쇄회로기판을 얇게 제작할 수 있다. 다만, 이에 한정되는 것은 아니고, 베이스 기판(110)은 에폭시 수지 또는 개질 된 에폭시 수지, 비스페놀 A 수지, 에폭시-노볼락 수지, 아라미드 강화되거나 유리 섬유 강화되거나 종이 강화된 에폭시 수지를 포함한 경질의 절연재로 형성될 수 있다.
본 발명의 실시 예에 따른 베이스 기판(110)은 절연재의 양면에 동박이 형성된 양면 금속 적층판(111)이 될 수 있다. 또한, 베이스 기판(110)은 관통 비아(112)를 포함할 수 있다. 관통 비아(112)는 본 발명의 실시 예에 따른 양면 금속 적층판(111)에 관통홀을 가공하여 관통 비아(112)를 형성할 수 있다. 관통 비아(112)는 베이스 기판(110) 양면에 내층 회로층인 제1 회로층(113)이 형성되는 경우, 제1 회로층(113) 간의 전기적 연결을 수행하기 위해 형성될 수 있다. 관통 비아(112)는 전해 도금으로 도금되어 형성될 수 있다. 또는 관통 비아(112)는 통상의 도전성 페이스트로 충전되어 형성될 수 있다. 또한 제1 회로층(113)은 전도성 금속을 포함하여 형성될 수 있다. 예를 들어, 제1 회로층(113)은 금, 은, 니켈, 알루미늄, 구리 및 이들의 합금 중 적어도 하나를 포함하여 형성될 수 있다.
도3을 참조하면, 베이스 기판(110) 상부에 비아홀(122)을 포함하는 제1 절연층(121)이 형성될 수 있다. 우선, 양면 금속 적층판(111) 및 관통 비아(112) 상부에 제1 절연층(121)이 형성될 수 있다. 여기서 제1 절연층(121)은 통상적으로 사용되는 절연층이 될 수 있다. 즉, 제1 절연층(121)은 FR-4, BT, ABF 등의 에폭시계 수지가 사용될 수 있다. 양면 금속 적층판(111) 및 관통 비아(112) 상부에 제1 절연층(121)을 형성한 후, 비아홀(122)을 형성할 수 있다. 비아홀(122)은 관통 비아(112)의 상부에 형성된 제1 회로층(113)이 노출되도록 제1 절연층(121)에 형성될 수 있다.
여기서, 비아홀(122)은 통상의 에칭 또는 드릴 공정을 통해서 형성될 수 있다.
도4를 참조하면, 비아홀(122)을 형성한 후, 제1 절연층(121) 및 노출된 제1 회로층(113) 상부에 시드층(131)을 형성할 수 있다. 여기서 시드층(131)은 무전해 도금법으로 형성될 수 있다.
도5를 참조하면, 시드층(131) 상부에 제1 도금 레지스트(210)를 형성할 수 있다. 본 발명의 실시 예에 따르면, 제1 도금 레지스트(210)는 드라이 필름이 될 수 있다. 시드층(131) 상부에 형성된 제1 도금 레지스트(210)는 제2 회로층(미도시) 형성을 위해 도금할 부분을 제외한 소정의 부위에 형성될 수 있다.
도6을 참조하면, 시드층(131) 상부에 제2 회로층(140)을 형성할 수 있다. 제2 회로층(140)은 접속 패드(141), 비아(142), 비아 패드(143) 및 제2 회로 패턴(144) 등을 포함할 수 있다. 여기서, 제2 회로 패턴(144)은 전기 신호를 전송하는 일반적인 패턴일 수 있다.
여기서 접속 패드(141) 및 비아 패드(143)는 제2 회로층(140)과 제2 회로층(140) 상부에 형성되는 구조물과 전기적 연결을 위해 형성될 수 있다. 본 발명의 실시 예에 따르면, 비아 패드(143)는 비아(142) 상부에 형성될 수 있다. 제2 회로층(140)은 전해 도금법에 의해서 형성될 수 있다. 전해 도금을 수행함으로써, 제1 도금 레지스트(210)가 형성되지 않은 시드층(131) 상부에 제2 회로층(140)이 형성될 수 있다. 예를 들어, 제2 회로층(140)은 구리로 형성될 수 있다. 그러나, 제2 회로층(140)을 형성하는 물질의 종류는 구리에 한정되지 않는다. 즉, 제2 회로층(140)의 종류는 니켈, 금 등과 같은 전도성 물질 중 어느 것도 가능할 수 있다. 여기서, 관통 비아(112)와 전기적으로 연결되는 제1 회로층(113)에 비아(142)가 형성됨에 따라, 관통 비아(112)와 제2 회로층(140) 간의 전기적 연결이 가능할 수 있다.
도7을 참조하면, 시드층(131) 상부에 형성된 제1 도금 레지스트(210)를 제거할 수 있다. 이와 같이 제1 도금 레지스트(210)를 제거하면 제1 도금 레지스트(210)가 제거된 부분에 시드층(131)이 노출될 수 있다.
도8을 참조하면, 제1 도금 레지스트(210)를 제거 한 후, 제1 도금 레지스트(210)의 제거에 의해서 노출된 시드층(131)을 제거할 수 있다. 이때, 노출된 시드층(131)은 통상의 플래시 에칭법을 이용하여 제거할 수 있다.
도9를 참조하면, 제1 절연층(121) 및 제2 회로층(140) 상부에 솔더 레지스트층(123)을 형성할 수 있다.
솔더 레지스트층(123)은 반도체 칩 등을 실장 하기 위해 솔더 범프(도12의 160)가 형성될 개구부(124)를 포함할 수 있다. 솔더 레지스트층(123)에 형성된 개구부(124)에 의해서 제2 회로층(140)의 접속 패드(141) 및 비아 패드(143)가 노출될 수 있다. 추후에 이와 같이 노출된 접속 패드(141) 및 비아 패드(143) 상부에 반도체 칩(미도시) 등과 같은 외부 장치의 실장 및 전기적 접속을 위한 솔더 범프(도12의 160)가 형성될 수 있다. 솔더 레지스트층(123)은 솔더 범프(도12의 160) 형성 시, 제2 회로 패턴(144)을 보호하기 위해서 형성될 수 있다. 또한, 솔더 레지스트층(123)은 제2 회로 패턴(144) 상부에 형성됨으로써, 제2 회로 패턴(144)이 산화되는 것을 방지할 수 있다.
도10을 참조하면, 노출된 접속 패드(141) 및 비아 패드(143)에 플라즈마 에칭이 수행될 수 있다. 제2 회로 패턴(144)은 상부에 솔더 레지스트층(123)이 형성됨으로써, 산화되는 것을 방지할 수 있다. 그러나, 제2 회로층(140)의 접속 패드(141) 및 비아 패드(143)는 솔더 레지스트층(123)의 개구부(124)에 의해서 외부로 노출되기 때문에 산화가 진행될 수 있다. 즉, 접속 패드(141) 및 비아 패드(143) 상부에는 표면 산화막(미도시)이 형성될 수 있다. 이와 같이 접속 패드(141) 및 비아 패드(143)의 표면 산화막(미도시)을 제거하기 위해서, 접속 패드(141) 및 비아 패드(143) 상부에 플라즈마 에칭이 수행될 수 있다.
플라즈마 에칭은 전기적 에너지에 의해 가속화된 반응 가스 입자가 접속 패드(141) 및 비아 패드(143) 표면에 충돌하여 물리적으로 고분자 표면 분자 사슬을 파괴하여 깎아내는 공정이다. 이와 같은 플라즈마 에칭은 진공 상태의 챔버 안에서 수행될 수 있다. 플라즈마 에칭은 반응 가스의 종류, 에너지 밀도 등에 의해서 접속 패드(141) 및 비아 패드(143)의 에칭 정도 및 조도 등을 제어할 수 있다. 플라즈마 에칭에 사용되는 반응 가스는 주로 불활성 가스 및 환원성 가스가 사용될 수 있다. 예를 들어, 불활성 가스는 헬륨(He), 네온(Ne), 크립톤(Kr), 제논(Xe), 라돈(Rn), 질소(N), 아르곤(Ar), 등으로 구성될 수 있다. 또한, 예를 들어, 환원성 가스는 수소(H2), 메탄(CH4), 암모니아(N|H3) 등으로 구성될 수 있다. 본 발명의 실시 예에 따르면, 플라즈마 에칭에 사용되는 반응 가스는 아르곤 가스, 수소 가스 또는 이들의 혼합 가스가 될 수 있다.
이와 같은 플라즈마 에칭에 의해서 솔더 레지스트층(123)의 개구부(124)에 의해서 노출된 접속 패드(141) 및 비아 패드(143)는 0.1um이하 정도 에칭될 수 있다. 일반적으로 접속 패드(141) 및 비아 패드(143)에 형성되는 표면 산화막(미도시)은 0.1um이하로 형성될 수 있다. 따라서, 플라즈마 에칭에 의해서 접속 패드(141) 및 비아 패드(143)의 표면을 0.1um 이하 정도 에칭함으로써, 표면 산화막(미도시)을 제거할 수 있다.
본 발명의 실시 예에 따르면, 솔더 레지스트(123)을 형성한 후에 플라즈마 에칭을 수행하지만, 플라즈마 에칭을 수행하기 이전에 당업자에 의해서 추가적으로 탈지 공정 및 수세 공정이 수행될 수 있다.
탈지 공정 및 수세 공정은 플라즈마 에칭 공정을 수행하기 위한 전처리 공정이 될 수 있다. 탈지 공정은 접속 패드(141) 및 비아 패드(143)의 표면에 부착되거나 형성된 오염물 및 유지성 불순물을 제거하기 위한 공정이다. 탈지 공정을 수행한 이후 수세 공정이 수행될 수 있다. 수세 공정은 접속 패드(141) 및 비아 패드(143)의 표면에 부착되어 있는 전 공정의 용액을 단시간에 확산시키기 위한 공정이다. 이와 같은 탈지 공정 및 수세 공정은 공지된 기술에 의해서 수행될 수 있다.
도11을 참조하면, 접속 패드(141) 및 비아 패드(143) 상부에 표면 처리층(150)이 형성될 수 있다. 표면 처리층(150)은 노출된 비아 패드(143)가 산화되는 것을 방지하기 위해서 형성될 수 있다. 표면 처리층(150)은 유기물 보호막(Organic Solder ability Preservative; OSP)으로 형성될 수 있다. 유기물 보호막은 이미다졸(Imidazole)계, 벤조트리아졸(benzotriazole)계, 벤지미다졸(Benzimidazole)계 등의 유기 화합물로 형성될 수 있다. 이와 같은 유기물 보호막을 접속 패드(141) 및 비아 패드(143) 상부 선택적으로 형성함으로써, 표면 처리층(150)을 형성할 수 있다. 유기물 보호막은 접속 패드(141) 및 비아 패드(143) 상부에 유기 화합물을 피막시켜 형성할 수 있다. 본 발명의 실시 예에 따른 표면 처리층(150)인 유기물 보호막은 접속 패드(141) 및 비아 패드(143)에 선택적으로 도포될 수 있기 때문에 미세 회로에 적합하며, 폐수 등이 발생하지 않는 환경 친화적인 공정이다. 또는 표면 처리층(150)은 메탈 표면 처리층으로 형성될 수 있다. 메탈 표면 처리층은 ENEPIG(electroless nickel-electroless palladium-immersion gold) 및 ENIG(electroless nickel-immersion gold) 중 적어도 하나를 포함하여 형성될 수 있다.
본 발명의 실시 예에 따르면, 접속 패드(141) 및 비아 패드(143) 상부에 표면 처리층(150)이 형성된 이후에 수세 공정이 더 수행될 수 있다. 이때, 수세 공정은 공지된 기술에 의해서 수행될 수 있다. 또한 수세 공정 이후에 건조 공정이 수행될 수 있다. 건조 공정은 수세 공정이 수행된 인쇄회로기판을 건조하기 위한 공정이다. 건조 공정 역시 공지된 기술에 의해서 수행될 수 있다.
도12를 참조하면, 접속 패드(141) 및 비아 패드(143) 상부에 솔더 범프(160)가 형성될 수 있다. 도12에는 미도시 되었지만, 솔더 범프(160) 상부에는 반도체 칩과 같은 외부 장치가 실장될 수 있다. 또한, 솔더 범프(160)는 외부 장치와 접속 패드(141) 및 비아 패드(143) 간의 전기적 연결을 수행할 수 있다.
본 발명의 실시 예에 따르면, 플라즈마 에칭에 의해서 비아 패드(143)의 표면 산화막(미도시)을 제거함으로써, 습식 에칭 공정인 화학적 에칭 시, 접속 패드(141) 및 비아 패드(143)가 과하게 에칭되는 언더컷(Undercut) 현상을 방지할 수 있다.
또한, 플라즈마 에칭에 의해서 접속 패드(141) 및 비아 패드(143)의 언더컷 현상을 방지함으로써, 접속 패드(141) 및 비아 패드(143)와 추후 상부에 형성될 솔더 범프(160)이 탈락되는 것을 방지할 수 있다. 따라서, 접속 패드(141) 및 비아 패드(143)와 솔더 범프(160) 간의 접속 신뢰성을 향상시킬 수 있다.
또한, 플라즈마 에칭에 의해서 접속 패드(141) 및 비아 패드(143)의 표면 산화막을 제거 함으로써, 화학적 에칭 시, 화학약품으로 인하여 발생되는 공해 및 원가 상승 문제를 해결할 수 있다.
본 발명의 실시 예에 따르면, 인쇄회로기판 및 인쇄회로기판 제조 방법을 베이스 기판의 양면에 회로층이 형성되는 양면 인쇄회로기판을 예시로 도시 및 설명되었지만, 이에 한정되지 않는다. 즉, 본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 베이스 기판 단면에 회로층이 형성되는 단면 인쇄회로기판에도 적용될 수 있다. 또한, 단층뿐만 아니라 다층 구조의 인쇄회로기판에도 적용될 수 있다.
또한, 본 발명의 실시 예에 따르면, 플라즈마 에칭 방법이 인쇄회로기판에 적용되었지만, 인쇄회로기판뿐만 아니라 WLP(Wafer Level Package) 등과 같이 표면 처리가 요구되는 모든 기판에 적용될 수 있다.
이상 본 발명을 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법이 이에 한정되지 않으며, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 인쇄회로기판
110: 베이스 기판
111: 양면 금속 적층판
112: 관통 비아
113: 제1 회로층
121: 제1 절연층
122: 비아홀
123: 솔더 레지스트층
124: 개구부
131: 시드층
140: 제2 회로층
141: 제2 회로 패턴
142: 비아
143: 비아 패드
150: 표면 처리층
160: 솔더 범프
210: 도금 레지스트

Claims (19)

  1. 베이스 기판;
    상부가 수직으로 에칭된 접속 패드를 포함하며, 상기 베이스 기판 상부에 형성되는 회로층;
    상기 베이스 기판 상부에 형성되며, 상기 접속 패드를 노출시키는 개구부를 포함하는 솔더 레지스트층; 및
    상기 개구부에 의해서 노출된 상기 접속 패드 상부에 형성된 표면 처리층을 포함하는 인쇄회로기판.
  2. 청구항1에 있어서,
    상기 접속 패드는 상기 개구부에 의해서 노출된 상부가 0.1um 이하로 수직 에칭된 인쇄회로기판.
  3. 청구항1에 있어서,
    상기 표면 처리층은 유기물 보호막(Organic Solder ability Preservative; OSP)으로 형성되는 인쇄회로기판.
  4. 청구항3에 있어서,
    상기 유기물 보호막은 이미다졸(Imidazole)계, 벤조트리아졸(benzotriazole)계, 벤지미다졸(Benzimidazole)계 중 적어도 하나에 의해서 형성되는 인쇄회로기판.
  5. 청구항1에 있어서,
    상기 표면 처리층은 메탈 표면 처리층으로 형성되는 인쇄회로기판.
  6. 청구항5에 있어서,
    상기 메탈 표면 처리층은 ENEPIG(electroless nickel-electroless palladium-immersion gold) 및 ENIG(electroless nickel-immersion gold) 중 적어도 하나를 포함하는 인쇄회로기판.
  7. 청구항1에 있어서,
    상기 표면 처리층 상부에 형성되는 솔더 범프를 더 포함하는 인쇄회로기판.
  8. 외부로 노출된 접속패드를 포함하는 회로층이 형성된 베이스 기판을 준비하는 단계;
    상기 접속 패드 상부에 플라즈마(Plasma) 에칭을 수행하는 단계; 및
    상기 플라즈마 에칭이 수행된 상기 접속 패드 상부에 표면 처리층을 형성하는 단계;
    를 포함하는 인쇄회로기판 제조 방법.
  9. 청구항8에 있어서,
    상기 플라즈마 에칭을 수행하는 단계에서,
    상기 반응 가스는 아르곤(Ar) 가스, 수소(H2) 가스 또는 아르곤과 수소가 혼합된 가스인 인쇄회로기판 제조 방법.
  10. 청구항8에 있어서,
    상기 플라즈마 에칭을 수행하는 단계에서,
    상기 베이스 기판의 상기 접속 패드는 0.1um 이하로 제거되는 인쇄회로기판 제조 방법.
  11. 청구항8에 있어서,
    상기 표면 처리층을 형성하는 단계에서,
    상기 표면 처리층은 유기물 보호막(Organic Solder ability Preservative; OSP)으로 형성되는 인쇄회로기판 제조 방법.
  12. 청구항11에 있어서,
    상기 유기물 보호막은 이미다졸(Imidazole)계, 벤조트리아졸(benzotriazole)계, 벤지미다졸(Benzimidazole)계 중 적어도 하나에 의해서 형성되는 인쇄회로기판 제조 방법.
  13. 청구항8에 있어서,
    상기 표면 처리층을 형성하는 단계에서,
    상기 표면 처리층은 메탈 표면 처리층으로 형성되는 인쇄회로기판 제조 방법.
  14. 청구항 13에 있어서,
    상기 메탈 표면 처리층은 ENEPIG(electroless nickel-electroless palladium-immersion gold) 및 ENIG(electroless nickel-immersion gold) 중 적어도 하나를 포함하는 인쇄회로기판 제조 방법.

  15. 청구항8에 있어서
    상기 플라즈마 에칭을 수행하는 단계 이전에,
    상기 베이스 기판에 탈지 공정을 수행하는 단계를 더 포함하는 인쇄회로기판 제조 방법.
  16. 청구항8에 있어서,
    상기 탈지 공정을 수행하는 단계 이후에,
    상기 베이스 기판에 수세 공정을 수행하는 단계를 더 포함하는 인쇄회로기판 제조 방법.
  17. 청구항8에 있어서,
    상기 표면 처리층을 형성하는 단계 이후에,
    상기 베이스 기판에 수세 공정을 수행하는 단계를 더 포함하는 인쇄회로기판 제조 방법.
  18. 청구항17에 있어서,
    상기 세정을 수행하는 단계 이후에,
    상기 베이스 기판에 건조 공정을 수행하는 단계를 더 포함하는 인쇄회로기판 제조 방법.
  19. 청구항8에 있어서,
    상기 표면 처리층을 형성하는 단계 이후에,
    상기 표면 처리층 상부에 솔더 범프를 형성하는 단계를 더 포함하는 인쇄회로기판 제조 방법.
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