KR20230087367A - 다중 소자 분층 임베디드 패키지 구조 및 이의 제조 방법 - Google Patents

다중 소자 분층 임베디드 패키지 구조 및 이의 제조 방법 Download PDF

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KR20230087367A
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시엔밍 천
레이 펑
까오 황
번시아 황
예지에 홍
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주하이 엑세스 세미컨덕터 컴퍼니., 리미티드
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Abstract

본 발명은 다중 소자 분층 임베디드 패키지 구조의 제조 방법을 개시한다. 여기에는 폴리머 지지 프레임을 제조하는 단계; 제1 소자 거치 개구 프레임 내에 제1 소자를 실장하여 제1 패키지층을 형성하는 단계; 제1 회로층과 제2 회로층을 형성하고, 제1 소자의 단자와 제2 회로층이 연통되고, 제1 도통 회로층과 제2 회로층이 제1 도통 구리 기둥층을 통해 도통되도록 연결되는 단계; 제2 도통 구리 기둥층과 제2 희생 구리 기둥층을 형성하는 단계; 제1 회로층 상에 제2 절연층을 형성하고, 제2 회로층 상에 제3 절연층을 형성하는 단계; 제1 소자 거치 개구 프레임과 수직으로 중첩되는 제2 소자 거치 개구 프레임을 형성하는 단계; 제2 소자 거치 개구 프레임 내에 제2 소자와 제3 소자를 실장하여 제2 패키지층을 형성하는 단계; 및 제2 절연층 상에 제3 회로층을 형성하고, 제2 소자와 제3 소자의 단자는 각각 제3 회로층과 연통되고, 제1 도통 회로층과 제3 회로층은 제2 도통 구리 기둥층과 도통되도록 연결되는 단계가 포함된다. 다중 소자 분층 임베디드 패키지 구조를 더 개시한다.

Description

다중 소자 분층 임베디드 패키지 구조 및 이의 제조 방법{STRUCTURE FOR EMBEDDING AND PACKAGING MULTIPLE DEVICES BY LAYER AND METHOD FOR MANUFACTURING SAME}
본 발명은 전자 소자 패키지 구조에 관한 것으로, 더욱 상세하게는 다중 소자 분층 임베디드 패키지 구조 및 이의 제조 방법에 관한 것이다.
현재 패널 레벨 임베디드 패키지 분야에서 이미 여러 소자의 임베디드 패키지를 구현할 수 있지만 여전히 어느 정도 한계가 있다. 여러 소자가 일회성으로 기판 내부의 동일 층에 임베디드 패키징되어 수평 방향 치수가 비교적 크다. 따라서 임베디드 패키지 소형화의 개발 수요를 충족시킬 수 없다. 또한 실제 제품 구조와 배선 설계에 따라 가장 합리적인 임베디드 패키지 구조를 구현할 수 없으며, 배선 난이도가 높고 도선 길이가 길어 전기적 성능에 영향을 미친다.
본 발명의 실시방식은 다중 소자 분층 임베디드 패키지 구조 및 그 제조 방법을 제공함으로써 상기 기술적 과제를 해결하는 것에 관한 것이다. 본 발명은 패키지 모듈의 실제 수요에 따라 여러 소자를 기판의 상이한 층에 각각 임베디드 패키징할 수 있다. 이는 XY 방향의 치수를 효과적으로 축소시키고 더 높은 밀도로 집적한 패키지를 구현할 수 있다. 또한 배선 난이도를 낮추고 소자와 기판을 최단 거리에서 전기적으로 연결하여 패키지 모듈의 전기적 성능을 향상시킬 수 있다.
본 발명의 제1 양상은 다중 소자 분층 임베디드 패키지 구조의 제조 방법을 제공하며 여기에는 하기 단계가 포함된다.
(a) 폴리머 지지 프레임을 준비한다. 상기 폴리머 지지 프레임은 제1 절연층, 상기 제1 절연층을 관통하는 제1 도통 구리 기둥층 및 제1 소자 거치 개구 프레임을 포함한다.
(b) 상기 제1 소자 거치 개구 프레임의 바닥부에 제1 소자를 실장한다. 또한 상기 제1 소자 거치 개구 프레임과 상기 제1 소자의 갭 내에 제1 패키지층을 형성한다.
(c) 상기 제1 절연층의 상하표면 상에 각각 제1 회로층과 제2 회로층을 형성한다. 상기 제1 회로층은 제1 도통 회로층과 제1 희생 회로층을 포함한다. 상기 제1 희생 회로층은 상기 제1 소자 거치 개구 프레임을 덮는다. 상기 제1 소자의 단자는 상기 제2 회로층과 연통된다. 상기 제1 도통 회로층과 상기 제2 회로층은 상기 제1 도통 구리 기둥층을 통해 도통되도록 연결된다.
(d) 상기 제1 회로층 상에 제2 구리 기둥층을 형성한다. 상기 제2 구리 기둥층은 제2 도통 구리 기둥층과 제2 희생 구리 기둥층을 포함한다. 상기 제2 희생 구리 기둥층은 상기 제1 희생 회로층 상에 위치한다.
(e) 상기 제1 회로층과 상기 제2 구리 기둥층 상에 절연 재료를 적층한다. 절연 재료를 박형화하여 상기 제2 구리 기둥층의 단부를 노출시켜 제2 절연층을 형성한다. 상기 제2 회로층 상에 절연 재료를 적층하여 제3 절연층을 형성한다.
(f) 상기 제1 희생 회로층과 상기 제2 희생 구리 기둥층을 에칭하여 제2 소자 거치 개구 프레임을 형성한다. 상기 제2 소자 거치 개구 프레임과 상기 제1 소자 거치 개구 프레임은 수직으로 중첩된다.
(g) 상기 제2 소자 거치 개구 프레임의 바닥부에 제2 소자와 제3 소자를 실장한다. 또한 상기 제2 소자 거치 개구 프레임과 상기 제2 소자 및 상기 제3 소자의 갭 내에 제2 패키지층을 형성한다. 상기 제2 소자와 상기 제3 소자는 각각 상기 제1 소자와 분층되어 수직으로 중첩된다.
(h) 상기 제2 절연층의 상표면 상에 제3 회로층을 형성한다. 상기 제2 소자의 단자 및 상기 제3 소자의 단자는 각각 상기 제3 회로층과 연통된다. 상기 제1 도통 회로층과 상기 제3 회로층은 상기 제2 도통 구리 기둥층을 통해 도통되도록 연결된다.
일부 실시방식에 있어서, 이하 단계를 더 포함한다.
(i) (h) 단계에 이어서, 상기 제3 회로층 상에 절연 재료를 적층하여 제4 절연층을 형성한다. 상기 제3 절연층과 상기 제4 절연층 내에 각각 제1 블라인드홀과 제2 블라인드홀을 형성한다.
(j) 상기 제1 블라인드홀 내와 상기 제3 절연층의 표면에 각각 제1 도통홀과 제5 회로층을 형성한다. 상기 제2 블라인드홀 내와 상기 제4 절연층의 표면에 각각 제2 도통홀과 제4 회로층을 형성한다. 상기 제2 회로층과 상기 제5 회로층은 상기 제1 도통홀을 통해 도통되도록 연결된다. 상기 제3 회로층과 상기 제4 회로층은 상기 제2 도통홀을 통해 도통되도록 연결된다.
(k) 상기 제4 회로층 상에 제1 솔더 레지스트층을 형성한다. 상기 제5 회로층 상에 제2 솔더 레지스트층을 형성한다. 또한 각각 상기 제1 솔더 레지스트층과 상기 제2 솔더 레지스트층 내에 노출된 금속을 표면 처리하고, 제1 금속 표면 처리층과 제2 금속 표면 처리층을 형성한다.
일부 실시방식에 있어서 (b) 단계는 하기 단계를 포함한다.
(b1) 상기 제1 절연층의 바닥부에 제1 접착층을 설치한다.
(b2) 상기 제1 소자의 단자면을 상기 제1 소자 거치 개구 프레임 내에 노출된 제1 접착층 상에 부착한다.
(b3) 상기 제1 절연층의 상표면 및 상기 제1 소자와 상기 제1 소자 거치 개구 프레임의 갭에 패키지 재료를 적층하고, 상기 패키지 재료를 경화하여 제1 패키지층을 형성한다.
(b4) 상기 제1 패키지층을 박형화하여 상기 제1 도통 구리 기둥층의 단부를 노출시킨다.
(b5) 상기 제1 접착층을 제거한다.
일부 실시방식에 있어서, 상기 제1 접착층은 단면 접착 테이프를 포함한다.
일부 실시방식에 있어서, (g) 단계는 상기 제2 소자 거치 개구 프레임의 바닥부에 점성 재료를 설치한 후, 상기 제2 소자의 후면과 상기 제3 소자의 후면을 각각 상기 점성 재료 상에 실장하여, 상기 제2 소자 거치 개구 프레임의 바닥부에 상기 제2 소자와 상기 제3 소자가 실장되도록 구현하는 단계를 포함한다.
일부 실시방식에 있어서, (g) 단계는 상기 제2 소자의 후면과 상기 제3 소자의 후면에 각각 점성 재료를 설치한 후, 상기 제2 소자의 후면과 상기 제3 소자의 후면을 각각 상기 제2 소자 거치 개구 프레임의 바닥부에 실장하여, 상기 제2 소자 거치 개구 프레임의 바닥부에 상기 제2 소자와 상기 제3 소자가 실장되도록 구현하는 단계를 포함한다.
일부 실시방식에 있어서, (i) 단계는 레이저 가공의 방식을 통해 블라인드홀을 형성하는 단계를 포함한다.
일부 실시방식에 있어서, 절연 재료는 순수 수지 또는 유리 섬유 함유 수지로부터 선택된다.
일부 실시방식에 있어서, 상기 제1 패키지층과 상기 제2 패키지층은 각각 열경화성 유전 재료 또는 감광성 유전 재료로부터 선택된다.
일부 실시방식에 있어서, 상기 제1 소자, 상기 제2 소자 및 상기 제3 소자는 각각 능동 소자 및 수동 소자 중 하나 이상을 포함한다.
본 발명의 제2 양상은 다중 소자 분층 임베디드 패키지 구조의 제조 방법을 제공하며 여기에는 하기 단계가 포함된다.
(a) 폴리머 지지 프레임을 준비한다. 상기 폴리머 지지 프레임은 제1 절연층, 상기 제1 절연층을 관통하는 제1 도통 구리 기둥층 및 제1 소자 거치 개구 프레임을 포함한다.
(b) 상기 제1 소자 거치 개구 프레임의 꼭대기부에 제1 소자를 실장한다. 또한 상기 제1 소자 거치 개구 프레임과 상기 제1 소자의 갭 내에 제1 패키지층을 형성한다.
(c) 상기 제1 절연층의 하표면 상에 제2 회로층을 형성한다. 상기 제1 절연층의 상표면 상에는 제5 절연층을 형성한다. 상기 제5 절연층은 상기 제5 절연층 하표면 내에 위치한 제6 회로층 및 상기 제6 회로층 상에 위치한 제3 도통 구리 기둥층을 포함한다. 상기 제1 소자의 단자는 상기 제6 회로층과 연통되고, 상기 제6 회로층과 상기 제2 회로층은 상기 제1 도통 구리 기둥층을 통해 도통되도록 연결된다.
(d) 상기 제5 절연층의 상표면 상에 제1 회로층을 형성한다. 상기 제1 회로층은 제1 도통 회로층과 제1 희생 회로층을 포함한다. 상기 제1 도통 회로층과 상기 제6 회로층은 상기 제3 도통 구리 기둥층을 통해 도통되도록 연결된다. 상기 제1 희생 회로층과 상기 제1 소자 거치 개구 프레임는 세로 방향 상에서의 위치가 동일하다.
(e) 상기 제1 회로층 상에 제2 구리 기둥층을 형성한다. 상기 제2 구리 기둥층은 제2 도통 구리 기둥층과 제2 희생 구리 기둥층을 포함한다. 상기 제2 희생 구리 기둥층은 상기 제1 희생 회로층 상에 위치한다.
(f) 상기 제1 회로층과 상기 제2 구리 기둥층 상에 절연 재료를 적층한다. 절연 재료를 박형화하여 상기 제2 구리 기둥층의 단부를 노출시켜 제2 절연층을 형성한다. 상기 제2 회로층 상에 절연 재료를 적층하여 제3 절연층을 형성한다.
(g) 상기 제1 희생 회로층과 상기 제2 희생 구리 기둥층을 에칭하여 제2 소자 거치 개구 프레임을 형성한다. 상기 제2 소자 거치 개구 프레임과 상기 제1 소자 거치 개구 프레임은 수직으로 중첩된다.
(h) 상기 제2 소자 거치 개구 프레임의 바닥부에 제2 소자와 제3 소자를 실장한다. 상기 제2 절연층의 상표면 상 및 제2 소자 거치 개구 프레임과 상기 제2 소자 및 상기 제3 소자의 갭 내에 제2 패키지층을 형성한다. 상기 제1 소자는 상기 제2 소자 및 상기 제3 소자와 분층되어 수직으로 중첩된다.
(i) 상기 제2 패키지층 내에 제3 블라인드홀을 형성한다. 상기 제3 블라인드홀 내에 제3 도통홀을 형성한다. 상기 제2 패키지층과 상기 제3 도통홀의 표면에 제3 회로층을 형성한다. 상기 제2 소자의 단자와 상기 제3 소자의 단자는 각각 상기 제3 도통홀을 통해 상기 제3 회로층과 도통되도록 연결된다. 상기 제1 도통 회로층과 상기 제3 회로층은 상기 제2 도통 구리 기둥층을 통해 상기 제3 도통홀과 도통되도록 연결된다.
일부 실시방식에 있어서, 이하 단계를 더 포함한다.
(j) (i) 단계에 이어서, 상기 제3 회로층 상에 절연 재료를 적층하여 제4 절연층을 형성한다. 상기 제3 절연층과 상기 제4 절연층 내에 각각 제1 블라인드홀과 제2 블라인드홀을 형성한다.
(k) 상기 제1 블라인드홀 내와 상기 제3 절연층의 표면에 각각 제1 도통홀과 제5 회로층을 형성한다. 상기 제2 블라인드홀 내와 상기 제4 절연층의 표면에 각각 제2 도통홀과 제4 회로층을 형성한다. 상기 제2 회로층과 상기 제5 회로층은 상기 제1 도통홀을 통해 도통되도록 연결된다. 상기 제3 회로층과 상기 제4 회로층은 상기 제2 도통홀을 통해 도통되도록 연결된다.
(l) 상기 제4 회로층 상에 제1 솔더 레지스트층을 형성한다. 상기 제5 회로층 상에 제2 솔더 레지스트층을 형성한다. 또한 각각 상기 제1 솔더 레지스트층과 상기 제2 솔더 레지스트층 내에 노출된 금속을 표면 처리하고, 제1 금속 표면 처리층과 제2 금속 표면 처리층을 형성한다.
본 발명의 제3 양상은 다중 소자 분층 임베디드 패키지 구조에 관한 것이다. 이는 본 발명의 제1 양상에 따른 다중 소자 분층 임베디드 패키지 구조의 제조 방법이 채택되어 제조된다.
일부 실시방식에 있어서, 제1 절연층 및 상기 제1 절연층 상방의 제2 절연층을 포함한다. 상기 제1 절연층은 높이 방향을 따라 상기 제1 절연층을 관통하는 제1 도통 구리 기둥층과 제1 소자 거치 개구 프레임을 포함한다. 상기 제1 소자 거치 개구 프레임의 바닥부에는 제1 소자가 실장된다. 상기 제1 소자 거치 개구 프레임과 상기 제1 소자의 갭 내에는 제1 패키지층이 설치된다. 상기 제2 절연층은 제2 소자 거치 개구 프레임, 상기 제2 절연층 하표면 내에 위치한 제1 도통 회로층 및 상기 제1 도통 회로층 상에 위치한 제2 도통 구리 기둥층을 포함한다. 상기 제2 소자 거치 개구 프레임의 바닥부에는 제2 소자와 제3 소자가 실장된다. 상기 제2 소자 거치 개구 프레임과 상기 제2 소자 및 상기 제3 소자의 갭 내에는 제2 패키지층이 설치된다. 여기에서 상기 제1 소자 거치 개구 프레임과 상기 제2 소자 거치 개구 프레임은 수직으로 중첩된다. 상기 제1 소자와 상기 제2 소자 및 상기 제3 소자는 분층되어 수직으로 중첩된다.
일부 실시방식에 있어서 이하와 같다.
상기 제1 절연층 하방의 제3 절연층 및 상기 제2 절연층 상방의 제4 절연층을 더 포함한다. 상기 제3 절연층은 상기 제3 절연층 상표면 내에 위치한 제2 회로층, 상기 제2 회로층 상의 제1 도통홀 및 상기 제3 절연층 하표면 상에 위치한 제5 회로층을 포함한다. 상기 제2 회로층과 상기 제5 회로층은 상기 제1 도통홀을 통해 도통되도록 연결된다. 상기 제1 도통 회로층과 상기 제2 회로층은 상기 제1 도통 구리 기둥층을 통해 도통되도록 연결된다. 상기 제1 소자의 단자는 상기 제2 회로층과 연통된다.
상기 제4 절연층은 상기 제4 절연층 하표면 내에 위치한 제3 회로층, 상기 제3 회로층 상의 제2 도통홀 및 상기 제4 절연층 상표면 상에 위치한 제4 회로층을 포함한다. 상기 제2 소자의 단자와 상기 제3 소자의 단자는 각각 상기 제3 회로층과 연통된다. 상기 제3 회로층과 상기 제4 회로층은 상기 제2 도통홀을 통해 도통되도록 연결된다. 상기 제1 도통 회로층과 상기 제3 회로층은 상기 제2 도통 구리 기둥층을 통해 도통되도록 연결된다.
일부 실시방식에 있어서, 상기 제4 회로층 및 상기 제5 회로층 상에 각각 형성된 제1 솔더 레지스트층 및 제2 솔더 레지스트층을 더 포함한다. 상기 제1 솔더 레지스트층 내에는 제1 금속 표면 처리층이 설치된다. 상기 제2 솔더 레지스트층 내에는 제2 금속 표면 처리층이 설치된다.。
본 발명의 제4 양상은 다중 소자 분층 임베디드 패키지 구조에 관한 것이다. 이는 본 발명의 제2 양상에 따른 다중 소자 분층 임베디드 패키지 구조의 제조 방법이 채택되어 제조된다.
일부 실시방식에 있어서, 제1 절연층, 상기 제1 절연층 상방의 제5 절연층 및 상기 제5 절연층 상방의 제2 절연층을 포함한다. 상기 제1 절연층은 높이 방향을 따라 상기 제1 절연층을 관통하는 제1 도통 구리 기둥층과 제1 소자 거치 개구 프레임을 포함한다. 상기 제1 소자 거치 개구 프레임의 꼭대기부에는 제1 소자가 실장된다. 상기 제1 소자 거치 개구 프레임과 상기 제1 소자의 갭 내에는 제1 패키지층이 설치된다. 상기 제5 절연층은 상기 제5 절연층 하표면 내에 위치한 제6 회로층 및 상기 제6 회로층 상에 위치한 제3 도통 구리 기둥층을 포함한다. 상기 제2 절연층은 제2 소자 거치 개구 프레임, 상기 제2 절연층 하표면 내에 위치한 제1 도통 회로층 및 상기 제1 도통 회로층 상에 위치한 제2 도통 구리 기둥층을 포함한다. 상기 제2 소자 거치 개구 프레임의 바닥부에는 제2 소자와 제3 소자가 실장된다. 상기 제2 절연층의 상표면 및 상기 제2 소자 거치 개구 프레임과 상기 제2 소자 및 상기 제3 소자의 갭 내에는 제2 패키지층이 설치된다. 여기에서 상기 제6 회로층과 상기 제1 도통 회로층은 상기 제3 도통 구리 기둥층을 통해 도통되도록 연결된다. 상기 제1 소자의 단자는 상기 제6 회로층과 연통된다. 상기 제1 소자 거치 개구 프레임과 상기 제2 소자 거치 개구 프레임은 수직으로 중첩된다. 상기 제1 소자와 상기 제2 소자 및 상기 제3 소자는 분층되어 수직으로 중첩된다.
일부 실시방식에 있어서 이하와 같다.
상기 제1 절연층 하방의 제3 절연층 및 상기 제2 절연층 상방의 제4 절연층을 더 포함한다. 상기 제3 절연층은 상기 제3 절연층 상표면 내에 위치한 제2 회로층, 상기 제2 회로층 상의 제1 도통홀 및 상기 제3 절연층 하표면 상에 위치한 제5 회로층을 포함한다. 상기 제2 회로층과 상기 제5 회로층은 상기 제1 도통홀을 통해 도통되도록 연결된다. 상기 제6 회로층과 상기 제2 회로층은 상기 제1 도통 구리 기둥층을 통해 도통되도록 연결된다.
상기 제4 절연층은 상기 제4 절연층 하표면 내에 위치한 제3 회로층, 상기 제3 회로층 상의 제2 도통홀 및 상기 제4 절연층 상표면 상에 위치한 제4 회로층을 포함한다. 상기 제3 회로층과 상기 제4 회로층은 상기 제2 도통홀을 통해 도통되도록 연결된다. 상기 제2 패키지층 내에는 제3 도통홀이 설치된다. 상기 제2 소자의 단자와 상기 제3 소자의 단자는 각각 상기 제3 도통홀을 통해 상기 제3 회로층과 도통되도록 연결된다. 상기 제1 도통 회로층과 상기 제3 회로층은 상기 제2 도통 구리 기둥층을 통해 상기 제3 도통홀과 도통되도록 연결된다.
일부 실시방식에 있어서, 상기 제4 회로층 및 상기 제5 회로층 상에 각각 형성된 제1 솔더 레지스트층 및 제2 솔더 레지스트층을 더 포함한다. 상기 제1 솔더 레지스트층 내에는 제1 금속 표면 처리층이 설치된다. 상기 제2 솔더 레지스트층 내에는 제2 금속 표면 처리층이 설치된다.
본 발명의 더 나은 이해를 돕고 본 발명의 실시예를 예시하기 위해, 이하에서는 순수한 예시의 방식으로 첨부 도면을 참조한다.
첨부 도면을 구체적으로 참조할 경우, 특정한 도면은 예시적이며 본 발명의 바람직한 실시예에 대한 예시적인 논의의 목적만을 위한 것임에 유의한다. 또한 본 발명의 원리 및 개념적 측면을 설명하기 위해 가장 유용하고 이해하기 쉬운 것으로 여겨지는 예시를 제공할 목적으로 제공됨에 유의한다. 이와 관련하여, 본 발명의 기본적인 이해에 필요한 것보다 더 자세하게 본 발명의 구조적 세부사항을 설명하려는 시도는 이루어지지 않았다. 또한 도면을 참조한 설명은 당업자가 본 발명의 여러 형태가 실제로 어떻게 구현될 수 있는지에 대해 이해할 수 있도록 할 것이다. 도면은 하기와 같다.
도 1은 종래 기술에 따른 집적 회로 패키지 방법 및 패키지 구조의 단면도이다.
도 2는 본 발명의 일 실시방식에 따른 다중 소자 분층 임베디드 패키지 구조의 단면도이다.
도 3은 본 발명의 일 실시방식에 따른 다중 소자 분층 임베디드 패키지 구조의 단면도이다.
도 4(a) 내지 도 4(m)은 본 발명의 일 실시방식에 따른 다중 소자 분층 임베디드 패키지 구조의 제조 방법의 각 단계 중간 구조의 단면도이다.
전자 기술이 지속적으로 발전함에 따라, 전자 제품이 고기능화, 고밀도 직접화되는 경향을 보이고 있다. 소자의 소형화는 이미 극한에 가깝다. 따라서 고기능화, 고밀도 집적화를 구현하기 위해 여러 소자를 합리적으로 패키징하는 방법은 현재 업계에서 중요한 연구 과제로 부상하였다. 동시에 비용과 효율성을 고려하여 패널 레벨 패키지도 현재 하나의 추세가 되었다. 기판 제조 과정에서 소자를 기판 내부에 임베디드하면 패키지 부피를 효과적으로 축소시킬 수 있으며 생산 효율도 향상시킬 수 있다. 또한 웨이퍼 레벨 패키지에 비해 비용이 대폭 절감된다. 끊임없는 발전과 진화를 거쳐 패널 레벨 임베디드 패키지 기술이 점점 더 많이 적용되어 반도체 패키지 분야에서 점점 더 중요한 역할을 수행하고 있다. 이와 동시에, 패널 레벨 임베디드 패키지 기술도 발전하였다. 현재 패널 레벨 임베디드 패키지 분야에서는 이미 여러 소자의 임베디드 패키지를 구현할 수 있지만 여전히 일정한 한계가 존재한다.
종래의 패널 레벨 임베디드 패키지 방식은 이미 여러 칩 등 부품의 임베디드 패키지를 구현할 수 있다. 예를 들어, 선행 기술 CN109686669B는 패널 레벨 임베디드 패키지 방법을 개시하였다. 도 1에 도시된 바와 같이, 상기 패키지 구조는 여러 소자(11)를 기판 중간 한 층의 프레임(10)에 일회성으로 임베디드한다. 패키징 후 단면 팬아웃(fan-out)을 수행한 다음 양면 빌드업(build-up)을 수행한다. 상기 방식은 어느 정도 한계가 있다. 소자가 반드시 완전히 일회성으로 시작층에 임베디드 패키징되어야 하므로, 여러 칩 등의 소자를 상이한 층에 임베디드 패키징할 수 없다. 여러 소자를 일회성으로 기판 내부의 동일 층에 임베디드 패키징할 수만 있기 때문에 수평 방향의 크기가 비교적 커 임베디드 패키지의 소형화 개발 요건을 충족시킬 수 없다. 또한 실제 제품 구조와 배선 설계에 따라 가장 합리적인 임베디드 패키지 구조를 구현할 수 없으며, 배선 난이도가 높고 도선 길이가 증가해 전기적 성능에 영향을 미친다.
상술한 문제를 해결하기 위해, 본 발명은 다중 소자 분층 임베디드 패키지 구조 및 이의 제조 방법을 제공한다. 이하에서는 첨부 도면을 참조하여 상세하게 설명한다.
도 2는 다중 소자 분층 임베디드 패키지 구조(100)의 단면도이다. 패키지 구조(100)는 제1 절연층(101) 및 제1 절연층(101) 상방의 제2 절연층(201)을 포함한다. 제1 절연층(101)과 제2 절연층(201)은 동일한 재료를 포함할 수 있으며, 상이한 재료를 포함할 수도 있다. 제1 절연층(101)과 제2 절연층(201)은 각각 순수 수지 또는 유리 함유 수지로부터 선택될 수 있다. 바람직하게는 제1 절연층은 폴리이미드, 에폭시 수지, 비스말레아미드 트리아진 수지(BT), 세라믹 필러, 유리 섬유 또는 이들의 조합으로부터 선택된다. 제2 절연층은 유리 함유 수지로부터 선택된다.
제1 절연층(101)은 높이 방향을 따라 제1 절연층(101)을 관통하는 제1 도통 구리 기둥층(1012)과 제1 소자 거치 개구 프레임(1013)을 포함한다. 제1 소자 거치 개구 프레임(1013)의 바닥부에는 제1 소자(1041)가 실장된다. 제1 소자 거치 개구 프레임(1013)과 제1 소자(1041)의 갭 내에는 제1 패키지층(1015)이 설치된다. 통상적으로 본 실시방식에 언급된 소자는 능동 소자와 수동 소자 중 하나 이상을 포함할 수 있다. 소자는 각각 집적 회로의 구동 칩(IC driver), 전계 효과 트랜지스터(FET) 등과 같은 베어 칩일 수 있다. 커패시터, 저항 또는 인덕터 등과 같은 수동 소자 일 수도 있다. 또한 볼 그리드 어레이(BGA)/랜드 그리드 어레이(LGA) 등과 같이 예비 패키징을 거친 단일 패키지체일 수도 있다. 또는 그 중 여러 소자의 조합일 수도 있다. 바람직하게는 제1 소자(1041)는 수동 소자이다.
본 실시방식에 언급된 도통 구리 기둥층은 적어도 하나의 구리 비아 기둥을 IO 채널로 포함하여, 층과 층 사이의 도통을 구현할 수 있다. 복수의 구리 비아 기둥의 치수 및/또는 형상은 같을 수도, 상이할 수도 있다. 구리 비아 기둥은 중실 구리 기둥일 수 있으며, 표면에 구리가 도금된 중공 기둥일 수도 있다. 바람직하게는 제1 도통 구리 기둥층(1012)은 복수의 구리 비아 기둥을 IO 채널로 포함한다. 제1 도통 구리 기둥층의 단부는 제1 절연층과 가지런할 수 있으며, 제1 절연층보다 높을 수도 있다.
본 실시방식에 언급된 패키지층은 열경화성 유전 재료로부터 선택될 수 있으며, 감광성 유전 재료로부터 선택될 수도 있다. 바람직하게는 제1 패키지층(1015)은 열경화성 수지 재료로부터 선택된다. 제1 패키지층(1015)은 제1 소자(1041)를 덮으며, 제1 소자(1041)를 고정시킬 수 있다. 또한 제1 소자(1041)와 제2 소자(1042) 또는 제3 소자(1043) 사이에 단락이 발생하는 것을 방지할 수 있다.
제2 절연층(201)은 제2 소자 거치 개구 프레임(2016), 제2 절연층(201) 하표면 내에 위치한 제1 도통 회로층(2012) 및 제1 도통 회로층(2012) 상에 위치한 제2 도통 구리 기둥층(2014)을 포함한다. 제2 도통 구리 기둥층(2014)은 복수의 구리 비아 기둥을 IO 채널로 포함한다. 제2 도통 구리 기둥층(2014)의 단부는 제2 절연층(201)과 가지런할 수 있으며, 제2 절연층(201)보다 높을 수도 있다. 제2 소자 거치 개구 프레임(2016)의 바닥부에는 제2 소자(1042)와 제3 소자(1043)가 실장된다. 바람직하게는 제2 소자(1042)와 제3 소자(1043)는 모두 수동 소자이다. 제2 소자 거치 개구 프레임(2016)과 제2 소자(1042) 및 제3 소자(1043)의 갭 내에는 제2 패키지층(2018)이 설치된다. 바람직하게는 제2 패키지층(2018)은 열경화성 수지 재료로부터 선택되고, 제2 패키지층(2018)은 제2 소자(1042)와 제3 소자(1043)를 고정할 수 있다. 제1 소자 거치 개구 프레임(1013)과 제2 소자 거치 개구 프레임(2016)은 수직으로 중첩되고, 제1 소자(1041)와 제2 소자(1042) 및 제3 소자(1043)는 분층되어 수직으로 중첩된다. 따라서 기판의 XY 방향 치수를 효과적으로 축소시키고 더 높은 밀도로 집적한 패키지를 구현할 수 있다. 또한 배선 난이도를 낮추고 소자와 기판을 최단 거리에서 전기적으로 연결하여 패키지 모듈의 전기적 성능을 향상시킬 수 있다.
패키지 구조(100)는 제1 절연층(101) 하방의 제3 절연층(301) 및 제2 절연층(201) 상방의 제4 절연층(401)을 더 포함한다. 바람직하게는 제3 절연층(301)과 제4 절연층(401)은 각각 순수 수지로부터 선택된다. 제3 절연층(301)은 제3 절연층(301) 상표면 내의 제2 회로층(3012), 제2 회로층(3012) 상의 제1 도통홀(3014) 및 제3 절연층(301) 하표면 상에 위치한 제5 회로층(3015)을 포함한다. 제2 회로층(3012)과 제5 회로층(3015)은 제1 도통홀(3014)을 통해 도통되도록 연결된다. 제1 도통 회로층(2012)과 제2 회로층(3012)은 제1 도통 구리 기둥층(1012)을 통해 도통되도록 연결된다. 제1 소자의 단자는 제2 회로층과 연통된다.
제4 절연층(401)은 제4 절연층(401) 하표면 내에 위치한 제3 회로층(4012), 제3 회로층(4012) 상의 제2 도통홀(4014) 및 제4 절연층(401) 상표면 상에 위치한 제4 회로층(4015)을 포함한다. 제2 소자(1042)의 단자와 제3 소자(1043)의 단자는 각각 제3 회로층(4012)과 연통된다. 제3 회로층(4012)과 제4 회로층(4015)은 제2 도통홀(4014)을 통해 도통되도록 연결된다. 제1 도통 회로층(1012)과 제3 회로층(4012)은 제2 도통 구리 기둥층(2014)을 통해 도통되도록 연결된다.
도 2를 참조하면, 패키지 구조(100)는 각각 제4 회로층(4015)과 제5 회로층(3015) 상에 형성된 제1 솔더 레지스트층(601)과 제2 솔더 레지스트층(701)을 더 포함한다. 제1 솔더 레지스트층(601) 내에는 제1 금속 표면 처리층(6011)이 설치되고, 제2 솔더 레지스트층(701) 내에는 제2 금속 표면 처리층(7011)이 설치된다.
도 3은 다중 소자 분층 임베디드 패키지 구조(200)의 단면도이다. 패키지 구조(200)와 패키지 구조(100)의 차이점은 다음과 같다. 즉, 패키지 구조(200)는 제1 절연층(101)과 제2 절연층(201) 사이에 위치한 제5 절연층(501)을 포함한다. 바람직하게는 제5 절연층(501)은 유리 함유 수지로부터 선택된다. 제5 절연층(501)은 제5 절연층(501) 하표면 내에 위치한 제6 회로층(5012) 및 제6 회로층(5012) 상에 위치한 제3 도통 구리 기둥층(5013)을 포함한다. 바람직하게는 제3 도통 구리 기둥층(5013)은 복수의 구리 비아 기둥을 IO 채널로 포함한다. 제3 도통 구리 기둥층(5013)의 단부는 제5 절연층(501)과 가지런할 수 있으며, 제5 절연층(501)보다 높을 수도 있다. 제1 도통 회로층(2012)과 제6 회로층(5012)은 제3 도통 구리 기둥층(5013)을 통해 도통되도록 연결된다. 제1 소자(1041)는 제1 소자 거치 개구 프레임(1013)의 꼭대기부에 실장된다. 제1 소자(1041)의 단자는 제6 회로층(5012)과 연통된다. 제2 절연층(201)의 상표면 및 제2 소자 거치 개구 프레임(2016)과 제2 소자(1042) 및 제3 소자(1043)의 갭 내에는 제2 패키지층(2018)이 설치된다. 제2 패키지층(2018) 내에는 제3 도통홀(2019)이 설치된다. 제2 소자(1042)의 단자와 제3 소자(1043)의 단자는 각각 제3 도통홀(2019)을 통해 제3 회로층(4012)과 연통된다. 제1 도통 회로층(2012)과 제3 회로층(4012)은 제2 도통 구리 기둥층(2014)을 통해 제3 도통홀(2019)과 도통되도록 연결된다.
도 4(a) 내지 도 4(m)은 본 발명의 일 실시방식에 따른 다중 소자 분층 임베디드 패키지 구조(100)의 제조 방법의 각 단계 중간 구조의 단면도이다.
상기 제조 방법은 다음 단계를 포함한다. 즉, 폴리머 지지 프레임을 준비한다. 이는 도 4(a)에 도시된 바와 같다. 폴리머 지지 프레임은 제1 절연층(101), 제1 절연층(101)을 관통하는 제1 도통 구리 기둥층(1012) 및 제1 소자 거치 개구 프레임(1013)을 포함한다. 통상적으로 제1 소자 거치 개구 프레임(1013)은 제1 절연층(101)을 관통할 수 있으며, 복수의 제1 소자 거치 개구 프레임(1013)을 설치하여 후속적인 소자 실장에 사용할 수 있다. 이의 치수는 같을 수도, 상이할 수도 있다. 임베디드가 필요한 소자의 형상과 크기에 따라 결정한다.
통상적으로, 폴리머 지지 프레임의 제조 방법은 이하의 하위 단계를 포함한다.
희생 캐리어를 획득한다.
희생 캐리어 상에 구리 시드층을 도포한다.
희생 캐리어 상에 레지스트층을 도포한다.
다른 구리 시드층을 도포한다.
포토레지스트층을 도포한다.
패터닝된 포토레지스트는 구리 비아와 루프 스트립형 비아를 구비한 패턴이다.
패턴에 구리를 전기 도금하여 제1 도통 구리 기둥층(1012) 및 제1 루프 스트립형 구리 기둥층을 형성한다.
포토레지스트층을 박리한다.
절연 재료를 채택해 제1 도통 구리 기둥층(1012) 및 제1 루프 스트립형 구리 기둥층을 적층한다.
절연 재료를 박형화 및 평탄화하여 제1 도통 구리 기둥층(1012) 및 제1 루프 스트립형 구리 기둥층의 단부를 노출시키고, 제1 절연층(101)을 형성한다.
희생 캐리어를 제거한다.
레지스트층을 에칭한다.
제1 절연층(101)의 상하표면 상에 각각 상부 포토레지스트층과 하부 포토레지스트층을 도포한다. 상구 포토레지스트층과 하부 포토레지스트층을 노광 및 현상하여, 제1 루프 스트립형 구리 기둥층 내의 루프 스트립형 구리 기둥을 노출시킨다.
루프 스트립형 구리 기둥을 에칭하고 그 안의 유전 재료를 제거하여 제1 소자 거치 개구 프레임(1013)을 형성한다. 상구 포토레지스트층과 하부 포토레지스트층을 제거하여 폴리머 지지 프레임을 제조한다.
이어서 제1 절연층(101)의 바닥부에 제1 접착층(1014)을 설치한다. 제1 소자(1041)의 단자면을 제1 소자 거치 개구 프레임(1013) 내 노출된 제1 접착층(1014) 상에 부착한다. 이는 도 4(b)에 도시된 바와 같다. 통상적으로, 제1 접착층(1014)은 단면 접착 테이프일 수 있다. 통상적으로 단면 접착 테이프는 시판되는 열에 의해 분해될 수 있거나 자외선을 조사하면 분해될 수 있는 투명 필름이다. 제1 접착층(1014)은 제1 소자(1041)를 임시로 지지 및 고정할 수 있다. 바람직하게는 제1 소자는 수동 소자이다.
그 후 제1 절연층(101)의 상표면 및 제1 소자(1041)와 제1 소자 거치 개구 프레임(1013)의 갭에 패키지 재료를 적층한다. 패키지 재료를 경화하여 제1 패키지층(1015)을 형성한다. 제1 패키지층(1015)을 박형화하여 제1 도통 구리 기둥층(1012)의 단부를 노출시키며, 제1 접착층(1014)을 제거한다. 이는 도 4(c)에 도시된 바와 같다. 통상적으로, 자외선 조사 또는 열 분해의 방식을 채택해 제1 접착층(1014)을 제거할 수 있다. 패키지 재료는 열경화성 유전 재료로부터 선택할 수 있으며, 감광성 유전 재료로부터 선택할 수도 있다. 바람직하게는 열경화성 수지 재료를 적층하고, 가열 방식을 채택해 열경화성 수지 재료를 경화시켜 제1 패키지층(1015)을 형성한다. 플라즈마 에칭 또는 기판 연마의 방식을 채택해 제1 패키지층(1015)을 전체적으로 박형화하여 제1 도통 구리 기둥층(1012)의 단부를 노출시킨다.
이어서 제1 절연층(101)의 상하표면 상에 제1 회로층 및 제2 회로층(3012)을 각각 형성한다. 제1 회로층은 제1 도통 회로층(2012)과 제1 희생 회로층(2013)을 포함한다. 제1 희생 회로층(2013)은 제1 소자 거치 개구 프레임(1013)을 덮는다. 제1 소자(1041)의 단자는 제2 회로층(3012)과 연통된다. 제1 도통 회로층(2012)과 제2 회로층(3012)은 제1 도통 구리 기둥층(1012)을 통해 도통되도록 연결된다. 이는 도 4(d)에 도시된 바와 같다. 통상적으로 하기 단계를 포함한다.
제1 절연층(101)의 상하표면 상에 각각 제1 금속 시드층(2011) 및 제2 금속 시드층(3011)을 형성한다.
제1 금속 시드층(2011) 상에 제1 포토레지스트층을 도포하고, 제2 금속 시드층(3011) 상에 제2 포토레지스트층을 도포한다.
제1 포토레지스트층과 제2 포토레지스트층을 노광 및 현상하여, 각각 제1 피쳐 패턴과 제2 피쳐 패턴을 형성한다.
제1 피쳐 패턴에 제1 회로층을 전기 도금하여 형성하고, 제2 피쳐 패턴에 제2 회로층(3012)을 전기 도금하여 형성한다.
제1 포토레지스트층과 제2 포토레지스트층을 제거한다.
통상적으로 화학 도금 또는 스퍼터링의 방식을 통해 금속 시드층을 형성할 수 있다. 금속 시드층은 각각 티타늄, 구리, 티타늄-텅스텐 합금 또는 이들의 조합을 포함할 수 있다. 바람직하게는 티타늄과 구리를 스퍼터링하여 제1 금속 시드층(2011)과 제2 금속 시드층(3011)을 제작한다. 제1 피쳐 패턴과 제2 피쳐 패턴에 각각 구리를 전기 도금하여 제1 회로층과 제2 회로층(3012)을 형성한다. 제1 회로층과 제2 회로층(3012)의 두께는 실제 수요에 따라 결정할 수 있다. 제1 회로층 중의 제1 희생 회로층(2013)에 포함된 희생 회로의 수량은 실제 임베디드가 필요한 소자의 수량에 따라 결정할 수 있다.
그 후, 제1 회로층 상에 제2 구리 기둥층을 형성한다. 제2 구리 기둥층은 제2 도통 구리 기둥층(2014) 및 제2 희생 구리 기둥층(2015)을 포함한다. 제2 희생 구리 기둥층(2015)은 제1 희생 회로층(2013) 상에 위치한다. 이는 도 4(e)에 도시된 바와 같다. 통상적으로 하기 단계를 포함한다.
제1 회로층 상에 제3 포토레지스트층을 도포하고, 제3 포토레지스트층을 노광 및 현상하여 제3 피쳐 패턴을 형성한다.
제3 피쳐 패턴에 구리를 전기 도금하여 제2 구리 기둥층을 형성한다.
제3 포토레지스트층을 제거하고, 노출된 제1 금속 시드층(2011)과 제2 금속 시드층(3011)을 에칭한다.
이어서 제1 회로층과 제2 구리 기둥층 상에 절연 재료를 적층한다. 구리 기둥를 박형화하여 제2 구리 기둥층의 단부를 노출시켜 제2 절연층(201)을 형성한다. 제2 회로층(3012) 상에 절연 재료를 적층하여 제3 절연층(301)을 형성한다. 이는 도 4(f)에 도시된 바와 같다. 바람직하게는 제2 절연층은 유리를 함유한 수지로부터 선택된다. 제3 절연층은 순수 수지로부터 선택된다. 통상적으로 절연 재료를 전체적으로 박형화할 수 있다. 예를 들어, 기판 연마 또는 플라즈마 에칭의 방식을 통해 절연 재료를 전체적으로 박형화할 수 있으며, 절연재료를 부분적으로 박형화할 수도 있다. 예를 들어, 레이저 또는 기계 드릴링의 방식을 통해 제2 구리 기둥층 상의 절연 재료를 부분적으로 박형화하여 제2 구리 기둥층의 단부를 노출시킬 수 있다. 바람직하게는 기판 연마 또는 플라즈마 에칭의 방식을 채택해 절연 재료를 전체적으로 박형화하여 제2 구리 기둥층의 단부를 노출시킨다.
그 후 제1 희생 회로층(2013)과 제2 희생 구리 기둥층(2015)을 에칭하여 제2 소자 거치 개구 프레임(2016)을 형성한다. 제2 소자 거치 개구 프레임(2016)과 제1 소자 거치 개구 프레임(1013)은 수직으로 중첩된다. 이는 도 4(g)에 도시된 바와 같다. 통상적으로 하기 단계를 포함할 수 있다.
제2 절연층(201)의 상표면 상에 제4 포토레지스트층을 도포한다.
제4 피쳐 패턴을 노광 및 현상하고, 제2 희생 구리 기둥층(2015)의 단부를 노출시킨다.
제2 희생 구리 기둥층(2015)과 제1 희생 회로층(2013)을 에칭하고, 제2 소자 거치 개구 프레임(2016)을 형성한다.
제4 포토레지스트층을 제거한다.
이어서 제2 소자 거치 개구 프레임(2016)의 바닥부에 제2 소자(1042)와 제3 소자(1043)를 실장한다. 제2 소자(1042)와 제3 소자(1043)는 각각 제1 소자(1041)와 분층되어 수직으로 중첩된다. 이는 도 4(h)에 도시된 바와 같다. 통상적으로 제2 소자 거치 개구 프레임(2016)의 바닥부에 점성 재료(2017)를 설치한 후, 제2 소자(1042)의 후면과 제3 소자(1043)의 후면을 각각 점성 재료(2017) 상에 실장하여, 제2 소자 거치 개구 프레임(2016)의 바닥부에 제2 소자(1042)와 제3 소자(1043)를 실장할 수 있다. 제2 소자(1042)의 후면과 제3 소자(1043)의 후면에 각각 점성 재료(2017)를 설치한 후, 제2 소자(1042)의 후면과 제3 소자(1043)의 후면을 각각 제2 소자 거치 개구 프레임(2016)의 바닥부에 실장하여, 제2 소자 거치 개구 프레임(2016)의 바닥부에 제2 소자(1042)와 제3 소자(1043)를 실장할 수도 있다. 바람직하게는 제2 소자(1042)와 제3 소자(1043)는 각각 수동 소자이다.
이어서 제2 소자 거치 개구 프레임(2016)과 제2 소자(1042) 및 제3 소자(1043)의 갭 내에 제2 패키지층(2018)을 형성한다. 이는 도 4(i)에 도시된 바와 같다. 통상적으로 하기 단계를 포함한다.
제2 절연층(201)의 상표면 및 제2 소자 거치 개구 프레임(2016)과 제2 소자(1042) 및 제3 소자(1043)의 갭 내에 패키지 재료를 적층하고, 패키지 재료를 경화하여 제2 패키지층(2018)을 형성한다.
제2 패키지층(2018)을 박형화하고 제2 도통 구리 기둥층(2014)의 단부, 제2 소자(1042)의 단자 및 제3 소자 (1043)의 단자를 노출시킨다.
바람직하게는 열경화성 수지 재료를 적층하고, 가열 방식을 채택해 열경화성 수지 재료를 경화시켜 제2 패키지층(2018)을 형성한다. 플라즈마 에칭 또는 기판 연마의 방식을 채택해 제2 패키지층(2018)을 박형화하여 제2 도통 구리 기둥층(2014), 제2 소자(1042) 및 제3 소자(1043)의 단부를 노출시킬 수 있다.
그 후, 제2 절연층(201)의 상표면 상에 제3 회로층(4012)을 형성한다. 제2 소자(1042)의 단자와 제3 소자(1043)의 단자는 각각 제3 회로층(4012)과 연통된다. 제1 도통 회로층(2012)와 제3 회로층(4012)은 제2 도통 구리 기둥층(2014)을 통해 도통되도록 연결된다. 이는 도 4(j)에 도시된 바와 같다. 통상적으로 하기 단계를 포함할 수 있다.
제2 절연층(201)의 상표면 상에 제3 금속 시드층(4011)을 형성한다.
제3 금속 시드층(4011) 상에 제5 포토레지스트층을 도포하며, 노광 및 현상하여 제5 피쳐 패턴을 형성한다.
제5 피쳐 패턴에 구리를 전기 도금하여 제3 회로층(4012)을 형성한다.
제5 포토레지스트층을 제거하고, 노출된 제3 금속 시드층(4011)을 에칭한다.
바람직하게는 티타늄과 구리를 스퍼터링하여 제3 금속 시드층(4011)을 제작한다.
이어서 제3 회로층(4012) 상에 절연 재료를 적층하여 제4 절연층(401)을 형성한다. 제3 절연층(301)과 제4 절연층(401) 내에 각각 제1 블라인드홀(3017)과 제2 블라인드홀(4017)을 형성한다. 이는 도 4(k)에 도시된 바와 같다. 통상적으로 레이저 가공의 방식을 통해 블라인드홀을 형성할 수 있다. 바람직하게는 제4 절연층은 순수 수지로부터 선택된다.
그 후 제1 블라인드홀(3017) 내와 제3 절연층(301)의 표면에 각각 제1 도통홀(3014)와 제5 회로층(3015)을 형성한다. 제2 블라인드홀(4017) 내와 제4 절연층(401)의 표면에 각각 제2 도통홀(4014)과 제4 회로층(4015)을 형성한다. 제2 회로층(3012)과 제5 회로층(3015)은 제1 도통홀(3014)을 통해 도통되도록 연결된다. 제3 회로층(4012)과 제4 회로층(4015)은 제2 도통홀(4014)을 통해 도통되도록 연결된다. 이는 도 4(l)에 도시된 바와 같다. 통상적으로 하기 단계를 포함할 수 있다.
제1 블라인드홀(3017)의 바닥부와 측벽 및 제3 절연층(301)의 표면에 제5 금속 시드층(3013)을 형성한다. 제2 블라인드홀(4017)의 바닥부와 측벽 및 제4 절연층(401)의 표면에 제4 금속 시드층(4013)을 형성한다.
제4 금속 시드층(4013) 상에 제6 포토레지스트층을 도포하고, 제5 금속 시드층(3013) 상에 제7 포토레지스트층을 도포한다. 제6 포토레지스트층과 제7 포토레지스트층을 노광 및 현상하여 제6 피쳐 패턴과 제7 피쳐 패턴을 각각 형성한다.
제6 피쳐 패턴에 구리를 전기 도금하여 제2 도통홀(4014)과 제4 회로층(4015)을 형성한다. 제7 피쳐 패턴에 구리를 전기 도금하여 제1 도통홀(3014)과 제5 회로층(3015)을 형성한다.
제6 포토레지스트층과 제7 포토레지스트층을 제거하고, 노출된 제4 금속 시드층(4013)과 제5 금속 시드층(3013)을 에칭한다.
바람직하게는 티타늄과 구리를 스퍼터링하여 제4 금속 시드층(4013)과 제5 금속 시드층(3013)을 제작한다.
마지막으로 제4 회로층(4015) 상에 제1 솔더 레지스트층(601)을 형성한다. 제5 회로층(3015) 상에 제2 솔더 레지스트층(701)을 형성한다. 또한 각각 제1 솔더 레지스트층(601)과 제2 솔더 레지스트층(701) 내에 노출된 금속을 표면 처리하여, 제1 금속 표면 처리층(6011)과 제2 금속 표면 처리층(7011)을 형성한다. 이는 도 4(m)에 도시된 바와 같다. 통상적으로 항산화, ENEPIG, 주석 도금, 침지 은 등을 선택해 제1 금속 표면 처리층(6011)과 제2 금속 표면 처리층(7011)을 형성할 수 있다.
본 발명은 다중 소자 분층 임베디드 패키지 구조(200)의 제조 방법을 더 제공한다. 패키지 구조(200)의 제조 방법과 패키지 구조(100)의 제조 방법의 차이점을 다음과 같다. 1. 제1 소자 거치 개구 프레임(1013)의 꼭대기기부에 제1 소자(1041)를 실장한다. 2. 제1 패키지층(1015)을 형성한 후, 제1 절연층(101)의 상표면 상에 제5 절연층(501)을 형성한다. 제5 절연층(501)은 제5 절연층(501)의 하표면 내에 위치한 제6 회로층(5012) 및 제6 회로층(5012) 상에 위치한 제3 도통 구리 기둥층(5013)을 포함한다. 제1 소자(1041)의 단자는 제6 회로층(5012)과 연통된다. 제6 회로층(5012)과 제2 회로층(3012)은 제1 도통 구리 기둥층(1012)을 통해 도통되도록 연결된다. 3. 제5 절연층(501) 상에 제1 도통 회로층(2012) 및 제1 희생 회로층(2013)을 포함하는 제1 회로층을 형성한다. 제1 도통 회로층(2012)과 제6 회로층(5012)은 제3 도통 구리 기둥층(5013)을 통해 도통되도록 연결된다. 4. 제2 절연층(201)의 상표면 및 제2 소자 거치 개구 프레임(2016)과 제2 소자(1042) 및 제3 소자(1043)의 갭 내에는 제2 패키지층(2018)이 설치된다. 5. 제2 패키지층(2018) 내에는 제3 도통홀(2019)이 설치된다. 제2 소자(1042)의 단자와 제3 소자(1043)의 단자는 각각 제3 도통홀(2019)을 통해 제3 회로층(4012)과 연통된다. 제1 도통 회로층(2012)과 제3 회로층(4012)은 제2 도통 구리 기둥층(2014)을 통해 제3 도통홀(2019)과 도통되도록 연결된다.
패키지 구조(200)의 제조 방법에서 다른 단계는 패키지 구조(100)의 제조 방법에서 상응하는 단계와 동일하므로, 반복하여 설명하지 않기로 한다.
본 기술 분야의 당업자는 본 발명이 상기에서 구체적으로 예시되고 설명된 것으로 제한되지 않음을 이해할 수 있다. 또한 본 발명의 범위는 첨부된 청구범위에 의해 한정되며, 전술한 각 기술적 특징의 조합과 하위 조합 및 이들의 변형과 개선을 포함한다. 본 기술분야의 당업자는 전술한 설명을 읽은 후 이러한 조합, 변형 및 개선을 예측할 수 있다.
청구범위에서 용어 "포괄하는" 및 "포함하는", "함유하는" 등과 같은 변형은 나열된 구성요소가 포함되지만 일반적으로 다른 구성요소를 배제하지 않음을 의미한다.

Claims (20)

  1. 다중 소자 분층 임베디드 패키지 구조의 제조 방법에 있어서,
    (a) 폴리머 지지 프레임을 준비하고, 상기 폴리머 지지 프레임은 제1 절연층, 상기 제1 절연층을 관통하는 제1 도통 구리 기둥층 및 제1 소자 거치 개구 프레임을 포함하는 단계;
    (b) 상기 제1 소자 거치 개구 프레임의 바닥부에 제1 소자를 실장하고, 상기 제1 소자 거치 개구 프레임과 상기 제1 소자의 갭 내에 제1 패키지층을 형성하는 단계;
    (c) 상기 제1 절연층의 상하표면 상에 각각 제1 회로층과 제2 회로층을 형성하고, 상기 제1 회로층은 제1 도통 회로층과 제1 희생 회로층을 포함하고, 상기 제1 희생 회로층은 상기 제1 소자 거치 개구 프레임을 덮고, 상기 제1 소자의 단자는 상기 제2 회로층과 연통되고, 상기 제1 도통 회로층과 상기 제2 회로층은 상기 제1 도통 구리 기둥층을 통해 도통되도록 연결되는 단계;
    (d) 상기 제1 회로층 상에 제2 구리 기둥층을 형성하고, 상기 제2 구리 기둥층은 제2 도통 구리 기둥층과 제2 희생 구리 기둥층을 포함하고, 상기 제2 희생 구리 기둥층은 상기 제1 희생 회로층 상에 위치하는 단계;
    (e) 상기 제1 회로층과 상기 제2 구리 기둥층 상에 절연 재료를 적층하고, 절연 재료를 박형화하여 상기 제2 구리 기둥층의 단부를 노출시켜 제2 절연층을 형성하고, 상기 제2 회로층 상에 절연 재료를 적층하여 제3 절연층을 형성하는 단계;
    (f) 상기 제1 희생 회로층과 상기 제2 희생 구리 기둥층을 에칭하여 제2 소자 거치 개구 프레임을 형성하고, 상기 제2 소자 거치 개구 프레임과 상기 제1 소자 거치 개구 프레임은 수직으로 중첩되는 단계;
    (g) 상기 제2 소자 거치 개구 프레임의 바닥부에 제2 소자와 제3 소자를 실장하고, 상기 제2 소자 거치 개구 프레임과 상기 제2 소자 및 상기 제3 소자의 갭 내에 제2 패키지층을 형성하고, 상기 제2 소자와 상기 제3 소자는 각각 상기 제1 소자와 분층되어 수직으로 중첩되는 단계; 및
    (h) 상기 제2 절연층의 상표면 상에 제3 회로층을 형성하고, 상기 제2 소자의 단자 및 상기 제3 소자의 단자는 각각 상기 제3 회로층과 연통되고, 상기 제1 도통 회로층과 상기 제3 회로층은 상기 제2 도통 구리 기둥층을 통해 도통되도록 연결되는 단계를 포함하는 다중 소자 분층 임베디드 패키지 구조의 제조 방법.
  2. 제1항에 있어서,
    (h) 단계에 이어서, 상기 제3 회로층 상에 절연 재료를 적층하여 제4 절연층을 형성하고, 상기 제3 절연층과 상기 제4 절연층 내에 각각 제1 블라인드홀과 제2 블라인드홀을 형성하는 (i) 단계;
    (j) 상기 제1 블라인드홀 내와 상기 제3 절연층의 표면에 각각 제1 도통홀과 제5 회로층을 형성하고, 상기 제2 블라인드홀 내와 상기 제4 절연층의 표면에 각각 제2 도통홀과 제4 회로층을 형성하고, 상기 제2 회로층과 상기 제5 회로층은 상기 제1 도통홀을 통해 도통되도록 연결되고, 상기 제3 회로층과 상기 제4 회로층은 상기 제2 도통홀을 통해 도통되도록 연결되는 단계; 및
    (k) 상기 제4 회로층 상에 제1 솔더 레지스트층을 형성하고, 상기 제5 회로층 상에 제2 솔더 레지스트층을 형성하고, 각각 상기 제1 솔더 레지스트층과 상기 제2 솔더 레지스트층 내에 노출된 금속을 표면 처리하고, 제1 금속 표면 처리층과 제2 금속 표면 처리층을 형성하는 단계를 더 포함하는 다중 소자 분층 임베디드 패키지 구조의 제조 방법.
  3. 제1항에 있어서,
    (b) 단계는,
    (b1) 상기 제1 절연층의 바닥부에 제1 접착층을 설치하는 단계;
    (b2) 상기 제1 소자의 단자면을 상기 제1 소자 거치 개구 프레임 내에 노출된 제1 접착층 상에 부착하는 단계;
    (b3) 상기 제1 절연층의 상표면 및 상기 제1 소자와 상기 제1 소자 거치 개구 프레임의 갭에 패키지 재료를 적층하고, 상기 패키지 재료를 경화하여 제1 패키지층을 형성하는 단계;
    (b4) 상기 제1 패키지층을 박형화하여 상기 제1 도통 구리 기둥층의 단부를 노출시키는 단계; 및
    (b5) 상기 제1 접착층을 제거하는 단계를 포함하는 다중 소자 분층 임베디드 패키지 구조의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 접착층은 단면 접착 테이프를 포함하는 다중 소자 분층 임베디드 패키지 구조의 제조 방법.
  5. 제1항에 있어서,
    (g) 단계는 상기 제2 소자 거치 개구 프레임의 바닥부에 점성 재료를 설치한 후, 상기 제2 소자의 후면과 상기 제3 소자의 후면을 각각 상기 점성 재료 상에 실장하여, 상기 제2 소자 거치 개구 프레임의 바닥부에 상기 제2 소자와 상기 제3 소자가 실장되도록 구현하는 단계를 포함하는 다중 소자 분층 임베디드 패키지 구조의 제조 방법.
  6. 제1항에 있어서,
    (g) 단계는 상기 제2 소자의 후면과 상기 제3 소자의 후면에 각각 점성 재료를 설치한 후, 상기 제2 소자의 후면과 상기 제3 소자의 후면을 각각 상기 제2 소자 거치 개구 프레임의 바닥부에 실장하여, 상기 제2 소자 거치 개구 프레임의 바닥부에 상기 제2 소자와 상기 제3 소자가 실장되도록 구현하는 단계를 포함하는 다중 소자 분층 임베디드 패키지 구조의 제조 방법.
  7. 제2항에 있어서,
    (i) 단계는 레이저 가공의 방식을 통해 블라인드홀을 형성하는 단계를 포함하는 다중 소자 분층 임베디드 패키지 구조의 제조 방법.
  8. 제2항에 있어서,
    절연 재료는 순수 수지 또는 유리 섬유 함유 수지로부터 선택되는 다중 소자 분층 임베디드 패키지 구조의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 패키지층과 상기 제2 패키지층은 각각 열경화성 유전 재료 또는 감광성 유전 재료로부터 선택되는 다중 소자 분층 임베디드 패키지 구조의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 소자, 상기 제2 소자 및 상기 제3 소자는 각각 능동 소자와 수동 소자 중 하나 이상을 포함하는 다중 소자 분층 임베디드 패키지 구조의 제조 방법.
  11. 다중 소자 분층 임베디드 패키지 구조의 제조 방법에 있어서,
    (a) 폴리머 지지 프레임을 준비하고, 상기 폴리머 지지 프레임은 제1 절연층, 상기 제1 절연층을 관통하는 제1 도통 구리 기둥층 및 제1 소자 거치 개구 프레임을 포함하는 단계;
    (b) 상기 제1 소자 거치 개구 프레임의 꼭대기부에 제1 소자를 실장하고, 상기 제1 소자 거치 개구 프레임과 상기 제1 소자의 갭 내에 제1 패키지층을 형성하는 단계;
    (c) 상기 제1 절연층의 하표면 상에 제2 회로층을 형성하고, 상기 제1 절연층의 상표면 상에는 제5 절연층을 형성하고, 상기 제5 절연층은 상기 제5 절연층의 하표면 내에 위치한 제6 회로층 및 상기 제6 회로층 상에 위치한 제3 도통 구리 기둥층을 포함하고, 상기 제1 소자의 단자는 상기 제6 회로층과 연통되고, 상기 제6 회로층과 상기 제2 회로층은 상기 제1 도통 구리 기둥층을 통해 도통되도록 연결되는 단계;
    (d) 상기 제5 절연층의 상표면 상에는 제1 회로층을 형성하고, 상기 제1 회로층은 제1 도통 회로층과 제1 희생 회로층을 포함하고, 상기 제1 도통 회로층과 상기 제6 회로층은 상기 제3 도통 구리 기둥층을 통해 도통되도록 연결되고, 상기 제1 희생 회로층과 상기 제1 소자 거치 개구 프레임은 세로 방향 상에서의 위치가 동일한 단계;
    (e) 상기 제1 회로층 상에는 제2 구리 기둥층을 형성하고, 상기 제2 구리 기둥층은 제2 도통 구리 기둥층과 제2 희생 구리 기둥층을 포함하고, 상기 제2 희생 구리 기둥층은 상기 제1 희생 회로층 상에 위치하는 단계;
    (f) 상기 제1 회로층과 상기 제2 구리 기둥층 상에 절연 재료를 적층하고, 절연 재료를 박형화하여 상기 제2 구리 기둥층의 단부를 노출시켜 제2 절연층을 형성하고, 상기 제2 회로층 상에 절연 재료를 적층하여 제3 절연층을 형성하는 단계;
    (g) 상기 제1 희생 회로층과 상기 제2 희생 구리 기둥층을 에칭하여 제2 소자 거치 개구 프레임을 형성하고, 상기 제2 소자 거치 개구 프레임과 상기 제1 소자 거치 개구 프레임은 수직으로 중첩되는 단계;
    (h) 상기 제2 소자 거치 개구 프레임의 바닥부에 제2 소자와 제3 소자를 실장하고, 상기 제2 절연층의 상표면 상 및 상기 제2 소자 거치 개구 프레임과 상기 제2 소자 및 상기 제3 소자의 갭 내에 제2 패키지층을 형성하고, 상기 제1 소자는 상기 제2 소자 및 상기 제3 소자와 분층되어 수직으로 중첩되는 단계; 및
    (i) 상기 제2 패키지층 내에 제3 블라인드홀을 형성하고, 상기 제3 블라인드홀 내에 제3 도통홀을 형성하고, 상기 제2 패키지층과 상기 제3 도통홀의 표면에 제3 회로층을 형성하고, 상기 제2 소자의 단자와 상기 제3 소자의 단자는 각각 상기 제3 도통홀을 통해 상기 제3 회로층과 도통되도록 연결되고, 상기 제1 도통 회로층과 상기 제3 회로층은 상기 제2 도통 구리 기둥층을 통해 상기 제3 도통홀과 도통되도록 연결되는 단계를 포함하는 다중 소자 분층 임베디드 패키지 구조의 제조 방법.
  12. 제11항에 있어서,
    (i) 단계에 이어서, 상기 제3 회로층 상에 절연 재료를 적층하여 제4 절연층을 형성하고, 상기 제3 절연층과 상기 제4 절연층 내에 각각 제1 블라인드홀과 제2 블라인드홀을 형성하는 (j) 단계;
    (k) 상기 제1 블라인드홀 내와 상기 제3 절연층의 표면에 각각 제1 도통홀과 제5 회로층을 형성하고, 상기 제2 블라인드홀 내와 상기 제4 절연층의 표면에 각각 제2 도통홀과 제4 회로층을 형성하고, 상기 제2 회로층과 상기 제5 회로층은 상기 제1 도통홀을 통해 도통되도록 연결되고, 상기 제3 회로층과 상기 제4 회로층은 상기 제2 도통홀을 통해 도통되도록 연결되는 단계; 및
    (l) 상기 제4 회로층 상에 제1 솔더 레지스트층을 형성하고, 상기 제5 회로층 상에 제2 솔더 레지스트층을 형성하고, 각각 상기 제1 솔더 레지스트층과 상기 제2 솔더 레지스트층 내에 노출된 금속을 표면 처리하고, 제1 금속 표면 처리층과 제2 금속 표면 처리층을 형성하는 단계를 더 포함하는 다중 소자 분층 임베디드 패키지 구조의 제조 방법.
  13. 제1항 내지 제10항 중 어느 한 항에 따른 다중 소자 분층 임베디드 패키지 구조의 제조 방법을 채택해 제조하는 다중 소자 분층 임베디드 패키지 구조.
  14. 제13항에 있어서,
    제1 절연층 및 상기 제1 절연층 상방의 제2 절연층을 포함하고, 상기 제1 절연층은 높이 방향을 따라 상기 제1 절연층을 관통하는 제1 도통 구리 기둥층과 제1 소자 거치 개구 프레임을 포함하고, 상기 제1 소자 거치 개구 프레임의 바닥부에는 제1 소자가 실장되고, 상기 제1 소자 거치 개구 프레임과 상기 제1 소자의 갭 내에는 제1 패키지층이 설치되고, 상기 제2 절연층은 제2 소자 거치 개구 프레임, 상기 제2 절연층의 하표면 내에 위치한 제1 도통 회로층 및 상기 제1 도통 회로층 상에 위치한 제2 도통 구리 기둥층을 포함하고, 상기 제2 소자 거치 개구 프레임의 바닥부에는 제2 소자와 제3 소자가 실장되고, 상기 제2 소자 거치 개구 프레임과 상기 제2 소자 및 상기 제3 소자의 갭 내에는 제2 패키지층이 설치되고, 여기에서 상기 제1 소자 거치 개구 프레임과 상기 제2 소자 거치 개구 프레임은 수직으로 중첩되고, 상기 제1 소자와 상기 제2 소자 및 상기 제3 소자는 분층되어 수직으로 중첩되는 다중 소자 분층 임베디드 패키지 구조.
  15. 제14항에 있어서,
    상기 제1 절연층 하방의 제3 절연층 및 상기 제2 절연층 상방의 제4 절연층을 더 포함하고, 상기 제3 절연층은 상기 제3 절연층의 상표면 내에 위치한 제2 회로층, 상기 제2 회로층 상의 제1 도통홀 및 상기 제3 절연층의 하표면 상에 위치한 제5 회로층을 포함하고, 상기 제2 회로층과 상기 제5 회로층은 상기 제1 도통홀을 통해 도통되도록 연결되고, 상기 제1 도통 회로층과 상기 제2 회로층은 상기 제1 도통 구리 기둥층을 통해 도통되도록 연결되고, 상기 제1 소자의 단자는 상기 제2 회로층과 연통되고,
    상기 제4 절연층은 상기 제4 절연층의 하표면 내에 위치한 제3 회로층, 상기 제3 회로층 상의 제2 도통홀 및 상기 제4 절연층의 상표면 상에 위치한 제4 회로층을 포함하고, 상기 제2 소자의 단자와 상기 제3 소자의 단자는 각각 상기 제3 회로층과 연통되고, 상기 제3 회로층과 상기 제4 회로층은 상기 제2 도통홀을 통해 도통되도록 연결되고, 상기 제1 도통 회로층과 상기 제3 회로층은 상기 제2 도통 구리 기둥층을 통해 도통되도록 연결되는 다중 소자 분층 임베디드 패키지 구조.
  16. 제15항에 있어서,
    각각 상기 제4 회로층 및 상기 제5 회로층 상에 형성된 제1 솔더 레지스트층 및 제2 솔더 레지스트층을 더 포함하고, 상기 제1 솔더 레지스트층 내에는 제1 금속 표면 처리층이 설치되고, 상기 제2 솔더 레지스트층 내에는 제2 금속 표면 처리층이 설치되는 다중 소자 분층 임베디드 패키지 구조.
  17. 제11항 및 제12항 중 어느 한 항에 따른 다중 소자 분층 임베디드 패키지 구조의 제조 방법을 채택해 제조하는 다중 소자 분층 임베디드 패키지 구조.
  18. 제17항에 있어서,
    제1 절연층, 상기 제1 절연층 상방의 제5 절연층 및 상기 제5 절연층 상방의 제2 절연층을 포함하고, 상기 제1 절연층은 높이 방향을 따라 상기 제1 절연층을 관통하는 제1 도통 구리 기둥층과 제1 소자 거치 개구 프레임을 포함하고, 상기 제1 소자 거치 개구 프레임의 꼭대기부에는 제1 소자가 실장되고, 상기 제1 소자 거치 개구 프레임과 상기 제1 소자의 갭 내에는 제1 패키지층이 설치되고, 상기 제5 절연층은 상기 제5 절연층의 하표면 내에 위치한 제6 회로층 및 상기 제6 회로층 상에 위치한 제3 도통 구리 기둥층을 포함하고, 상기 제2 절연층은 제2 소자 거치 개구 프레임, 상기 제2 절연층의 하표면 내에 위치한 제1 도통 회로층 및 상기 제1 도통 회로층 상에 위치한 제2 도통 구리 기둥층을 포함하고, 상기 제2 소자 거치 개구 프레임의 바닥부에는 제2 소자와 제3 소자가 실장되고, 상기 제2 절연층의 상표면 및 상기 제2 소자 거치 개구 프레임과 상기 제2 소자 및 상기 제3 소자의 갭 내에는 제2 패키지층이 설치되고, 여기에서 상기 제6 회로층과 상기 제1 도통 회로층은 상기 제3 도통 구리 기둥층을 통해 도통되도록 연결되고, 상기 제1 소자의 단자는 상기 제6 회로층과 연통되고, 상기 제1 소자 거치 개구 프레임과 상기 제2 소자 거치 개구 프레임은 수직으로 중첩되고, 상기 제1 소자와 상기 제2 소자 및 상기 제3 소자는 분층되어 수직으로 중첩되는 다중 소자 분층 임베디드 패키지 구조.
  19. 제18항에 있어서,
    상기 제1 절연층 하방의 제3 절연층 및 상기 제2 절연층 상방의 제4 절연층을 더 포함하고, 상기 제3 절연층은 상기 제3 절연층의 상표면 내에 위치한 제2 회로층, 상기 제2 회로층 상의 제1 도통홀 및 상기 제3 절연층의 하표면 상에 위치한 제5 회로층을 포함하고, 상기 제2 회로층과 상기 제5 회로층은 상기 제1 도통홀을 통해 도통되도록 연결되고, 상기 제6 회로층과 상기 제2 회로층은 상기 제1 도통 구리 기둥층을 통해 도통되도록 연결되고,
    상기 제4 절연층은 상기 제4 절연층의 하표면 내에 위치한 제3 회로층, 상기 제3 회로층 상의 제2 도통홀 및 상기 제4 절연층의 상표면 상에 위치한 제4 회로층을 포함하고, 상기 제3 회로층과 상기 제4 회로층은 상기 제2 도통홀을 통해 도통되도록 연결되고, 상기 제2 패키지층 내에는 제3 도통홀이 설치되고, 상기 제2 소자의 단자와 상기 제3 소자의 단자는 각각 상기 제3 도통홀을 통해 상기 제3 회로층과 도통되도록 연결되고, 상기 제1 도통 회로층과 상기 제3 회로층은 상기 제2 도통 구리 기둥층을 통해 상기 제3 도통홀과 도통되도록 연결되는 다중 소자 분층 임베디드 패키지 구조.
  20. 제19항에 있어서,
    각각 상기 제4 회로층 및 상기 제5 회로층 상에 형성된 제1 솔더 레지스트층 및 제2 솔더 레지스트층을 더 포함하고, 상기 제1 솔더 레지스트층 내에는 제1 금속 표면 처리층이 설치되고, 상기 제2 솔더 레지스트층 내에는 제2 금속 표면 처리층이 설치되는 다중 소자 분층 임베디드 패키지 구조.
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